JPH01210356A - データの縦横変換方式 - Google Patents
データの縦横変換方式Info
- Publication number
- JPH01210356A JPH01210356A JP63038025A JP3802588A JPH01210356A JP H01210356 A JPH01210356 A JP H01210356A JP 63038025 A JP63038025 A JP 63038025A JP 3802588 A JP3802588 A JP 3802588A JP H01210356 A JPH01210356 A JP H01210356A
- Authority
- JP
- Japan
- Prior art keywords
- data
- dual port
- port memory
- vertical
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 title claims abstract description 24
- 230000015654 memory Effects 0.000 claims abstract description 47
- 230000009977 dual effect Effects 0.000 claims abstract description 32
- 230000000873 masking effect Effects 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 11
- 230000006870 function Effects 0.000 abstract description 6
- 230000000717 retained effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- ALQLPWJFHRMHIU-UHFFFAOYSA-N 1,4-diisocyanatobenzene Chemical compound O=C=NC1=CC=C(N=C=O)C=C1 ALQLPWJFHRMHIU-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/12—Digital output to print unit, e.g. line printer, chain printer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Dot-Matrix Printers And Others (AREA)
- Record Information Processing For Printing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
プリンタの印字等に際してデータの縦横を変換する縦横
変換方式に関し、 簡単な回路構成でデータの縦横変換を高速に行うことを
目的とし、 データ配列の所望部分をマスク可能なデュアルポートメ
モリと、そのデュアルポートメモリから読出されたデー
タを保持するデータ保持手段と、デュアルボー１−メモ
リに書込むデータをマスクするマスク発生手段とを備え
るように構成する。
変換方式に関し、 簡単な回路構成でデータの縦横変換を高速に行うことを
目的とし、 データ配列の所望部分をマスク可能なデュアルポートメ
モリと、そのデュアルポートメモリから読出されたデー
タを保持するデータ保持手段と、デュアルボー１−メモ
リに書込むデータをマスクするマスク発生手段とを備え
るように構成する。
本発明は、プリンタの印字等に際してデータの縦横を変
換する縦横変換方式に関し、特に、デュアルポートメモ
リのマスク機能を利用したデータの縦横変換方式に関す
る。
換する縦横変換方式に関し、特に、デュアルポートメモ
リのマスク機能を利用したデータの縦横変換方式に関す
る。
プリンタの印字ヘッドは、ヘッドビンが１本のものや横
方向に配列されているもの等各種であるが、−船釣に縦
方向（列方向）に配列されているものが多い。それなの
に、作成されるデータは、最初は横方向（行方向）に配
列されていて、従来よりプリンタの印字に際し、縦方向
を一度に印字するため、１ワ一ド単位（横方向）しかア
クセスできないメモリ、例えばフレームメモリを有する
装置の場合は、第５図に示すように、プリンタが縦方向
に一度に印字するドツト数ｎだけＣＰＵが横方向をアク
セスして、縦横変換を行っていた。
方向に配列されているもの等各種であるが、−船釣に縦
方向（列方向）に配列されているものが多い。それなの
に、作成されるデータは、最初は横方向（行方向）に配
列されていて、従来よりプリンタの印字に際し、縦方向
を一度に印字するため、１ワ一ド単位（横方向）しかア
クセスできないメモリ、例えばフレームメモリを有する
装置の場合は、第５図に示すように、プリンタが縦方向
に一度に印字するドツト数ｎだけＣＰＵが横方向をアク
セスして、縦横変換を行っていた。
上記従来の縦横変換方式は、下記に示す如く、ＣＰＵに
多大な負荷を与え、他の処理速度の低下を招くことにな
る。
多大な負荷を与え、他の処理速度の低下を招くことにな
る。
第６図は、従来の縦横変換方式を示す説明図である。同
図（ａ）はフレームメモリで、ＣＰＵが一度にアクセス
できる範囲は、横方向に１ワ一ド単位（Ａｌ〜Ａ５）と
限定されている。ＣＰＵはこのメモリを縦方向にアクセ
スして、まず■から続出したデータは図（ｂ）の１段目
に示すように配分し、次に■から続出したデータは図（
ｂ）の２段目に示すように前記配分に加え、全アクセス
を終った時点で図（ｂ）の■に示すデータが作成される
ように編集し直したのち、ヘッドを移動しながらＸＩ、
Ｘ２．Ｘ３・・・を印字して行くので、ＣＰＵの負荷は
きわめて多大であり、処理速度の低下も甚だしかった。
図（ａ）はフレームメモリで、ＣＰＵが一度にアクセス
できる範囲は、横方向に１ワ一ド単位（Ａｌ〜Ａ５）と
限定されている。ＣＰＵはこのメモリを縦方向にアクセ
スして、まず■から続出したデータは図（ｂ）の１段目
に示すように配分し、次に■から続出したデータは図（
ｂ）の２段目に示すように前記配分に加え、全アクセス
を終った時点で図（ｂ）の■に示すデータが作成される
ように編集し直したのち、ヘッドを移動しながらＸＩ、
Ｘ２．Ｘ３・・・を印字して行くので、ＣＰＵの負荷は
きわめて多大であり、処理速度の低下も甚だしかった。
本発明は、このような問題点に鑑みて創案されたもので
、簡単な回路構成でデータの縦横変換を高速に行うこと
が可能なデータの縦横変換方式を提供することを目的と
する。
、簡単な回路構成でデータの縦横変換を高速に行うこと
が可能なデータの縦横変換方式を提供することを目的と
する。
本発明において、上記の問題点を解決するための手段は
、データ配列の縦／横を変換する縦横変換方式において
、データ配列の所望部分をマスク可能なデュアルポート
メモリと、該デュアルポートメモリから読出されたデー
タを保持するデータ保持手段と、デュアルポートメモリ
に書込むデータをマスクするマスク発生手段とを備えた
データの縦横変換方式によるものとする。
、データ配列の縦／横を変換する縦横変換方式において
、データ配列の所望部分をマスク可能なデュアルポート
メモリと、該デュアルポートメモリから読出されたデー
タを保持するデータ保持手段と、デュアルポートメモリ
に書込むデータをマスクするマスク発生手段とを備えた
データの縦横変換方式によるものとする。
尚、デュアルポートメモリとは、グラフインク処理を高
速化するために開発された公知のメモリで、ＣＰＵから
のデータの書込みと表示のための定時的な読出しとが同
時に可能なＲＡＭである。
速化するために開発された公知のメモリで、ＣＰＵから
のデータの書込みと表示のための定時的な読出しとが同
時に可能なＲＡＭである。
また、メモリに対するマスクは、これも公知の技術で、
データの所定の部分に所望のパターンを適用して、その
部分の保持又は消去を制御するものである。
データの所定の部分に所望のパターンを適用して、その
部分の保持又は消去を制御するものである。
本発明は、同時読書きが可能なデュアルポートメモリに
公知のマスク機能を付与することにより、所要のデータ
をマスクしつつ入出力を繰返して自動的にデータの縦横
変換を行おうとするもので、デュアルポートメモリから
読出されたデータは、データ保持手段に一旦保持された
のち、再び同じメモリに書込まれるが、その際マスク発
生手段がパターンをずらせながらデータをマスクし、こ
のループ動作を反復することにより配列の縦横変換を実
現するものである。
公知のマスク機能を付与することにより、所要のデータ
をマスクしつつ入出力を繰返して自動的にデータの縦横
変換を行おうとするもので、デュアルポートメモリから
読出されたデータは、データ保持手段に一旦保持された
のち、再び同じメモリに書込まれるが、その際マスク発
生手段がパターンをずらせながらデータをマスクし、こ
のループ動作を反復することにより配列の縦横変換を実
現するものである。
以下、図面を参照して、本発明の実施例を詳細に説明す
る。
る。
第１図は、本発明の一実施例を示すブロック図である。
同図において、縦横変換装置は、データ配列の所望部分
をマスクするマスク機能を有するデュアルポートメモリ
１と、そのデュアルポートメモリ１から読出されたデー
タ（ＳＰＤＯＯ〜０７）を保持するデータ保持手段であ
るＦｉＦｏ回路２と、デュアルポートメモリの書込みデ
ータをマスクするマスク発生手段としてのマスク発生回
路３とを主要部として構成されている。
をマスクするマスク機能を有するデュアルポートメモリ
１と、そのデュアルポートメモリ１から読出されたデー
タ（ＳＰＤＯＯ〜０７）を保持するデータ保持手段であ
るＦｉＦｏ回路２と、デュアルポートメモリの書込みデ
ータをマスクするマスク発生手段としてのマスク発生回
路３とを主要部として構成されている。
ＦｉＦｏ回路２の出力及びマスク発生回路３の出力は、
マルチプレクサ４を介して、デュアルポートメモリ１の
パラレルポートへ入力される。また、ＦｉＦｏ回路２及
びマスク発生回路３には、クロック信号（＊ＣＬＫ）が
入力され、タイミング発生回路５によりタイミング制御
される。タイミング発生回路５の制御ビットは、マルチ
プレクサ４と、デュアルポートメモリ１及びそのアドレ
ス発生回路６にも送られる。デュアルポートメモリ１の
出力は、別なりロック信号（＊５ＣＬＫ）により、シリ
アルポートから高速に送出される。この出力は、−船釣
にはプリンタ等に送られるものであるが、本実施例では
前記ＦｉＦｏ回路２へ入力される。
マルチプレクサ４を介して、デュアルポートメモリ１の
パラレルポートへ入力される。また、ＦｉＦｏ回路２及
びマスク発生回路３には、クロック信号（＊ＣＬＫ）が
入力され、タイミング発生回路５によりタイミング制御
される。タイミング発生回路５の制御ビットは、マルチ
プレクサ４と、デュアルポートメモリ１及びそのアドレ
ス発生回路６にも送られる。デュアルポートメモリ１の
出力は、別なりロック信号（＊５ＣＬＫ）により、シリ
アルポートから高速に送出される。この出力は、−船釣
にはプリンタ等に送られるものであるが、本実施例では
前記ＦｉＦｏ回路２へ入力される。
第２図は、それらメモリ間の入出力を模式的に示す説明
図である。図中１はデュアルポートメモリのビット列を
示し、左方にＭＳＢ （高位）、右方にＬＳＢ （低位
）が示されている。各ビット列は■〜■のサイクル毎に
シリアルポート側より順次送出され、例えばサイクル■
のデータ（００〜０７）は、図示の如＜ＦｉＦｏ回路２
ヘセットされる。ＦｉＦＯ回路２ヘセントされたデータ
はＭＳＢから順次１ビツトのデータを８ビツトにコピー
して、１バイトデータとしてマルチプレクサ４へ順次出
力され、合計８バイトにして出力される。
図である。図中１はデュアルポートメモリのビット列を
示し、左方にＭＳＢ （高位）、右方にＬＳＢ （低位
）が示されている。各ビット列は■〜■のサイクル毎に
シリアルポート側より順次送出され、例えばサイクル■
のデータ（００〜０７）は、図示の如＜ＦｉＦｏ回路２
ヘセットされる。ＦｉＦＯ回路２ヘセントされたデータ
はＭＳＢから順次１ビツトのデータを８ビツトにコピー
して、１バイトデータとしてマルチプレクサ４へ順次出
力され、合計８バイトにして出力される。
一方、前記マスク発生回路３は、第３図に示すようなパ
ターンを発生させる。第３図において、各サイクル■〜
［相］のＭＳＢとＬＳＢはＦｉＦｏ回路２のＭＳＢとＬ
ＳＢに対応させてあり、また、“０”はマスクしない部
分であり、“１”はマスクする部分である。
ターンを発生させる。第３図において、各サイクル■〜
［相］のＭＳＢとＬＳＢはＦｉＦｏ回路２のＭＳＢとＬ
ＳＢに対応させてあり、また、“０”はマスクしない部
分であり、“１”はマスクする部分である。
デュアルポートメモリ１のマスク機能を用いるためには
、そのデュアルポートメモリ１にライトするデータを入
力する前に、どのビットをマスクするかを該デュアルポ
ートメモリ１にライトしておき、＊ＲＡＳ信号及び＊Ｃ
ＡＳ信号に基づく次のライトサイクルでＦｉＦｏ回路２
からのデータを実際に書込めば、マスクされなかったデ
ータが書き替えられることになる。マルチプレクサ４は
、このマスクデータと実際に書込むデータとを切替える
ためのものである。
、そのデュアルポートメモリ１にライトするデータを入
力する前に、どのビットをマスクするかを該デュアルポ
ートメモリ１にライトしておき、＊ＲＡＳ信号及び＊Ｃ
ＡＳ信号に基づく次のライトサイクルでＦｉＦｏ回路２
からのデータを実際に書込めば、マスクされなかったデ
ータが書き替えられることになる。マルチプレクサ４は
、このマスクデータと実際に書込むデータとを切替える
ためのものである。
第４図は、上記のメモリ書替え動作を模式的に示す説明
図である。図（ａ）はサイクル■のマスクビットによる
動作を示し、図（ｂ）はサイクル■のマスクビットによ
る動作を示し、図（Ｃ）はサイクル■のマスクビットに
よる動作を示す。
図である。図（ａ）はサイクル■のマスクビットによる
動作を示し、図（ｂ）はサイクル■のマスクビットによ
る動作を示し、図（Ｃ）はサイクル■のマスクビットに
よる動作を示す。
まず図（ａ）に示す如く、デュアルポートメモＩ７１は
、タイミング発生回路５からサイクル■のマスクピント
が入力されると、アドレス発生回路６の指定するアドレ
スへ、マルチプレクサ４からのマスクデータ４１ａによ
り、マスクを実施する。
、タイミング発生回路５からサイクル■のマスクピント
が入力されると、アドレス発生回路６の指定するアドレ
スへ、マルチプレクサ４からのマスクデータ４１ａによ
り、マスクを実施する。
このマスクデータ４１ａは、第３図でサイクル■のマス
クパターンとして示したもので、各列の先頭ビットのみ
マスクされないことになる。ここで、ＦｉＦｏ回路２よ
りの８バイトデータがパラレルポートへ入力されるが、
サイクル■でＦｉＦｏにセットされているのは第２図で
示したデータ００〜０７なので、アドレス発生回路６が
順次アドレスを進めて書込みを行うと、各列ＰＰＤＩ
、 ＰＰＤ２．・・・ＰＰＤ８の先頭ビットは、それぞ
れ００，０１．・・・０７に書替えられる。
クパターンとして示したもので、各列の先頭ビットのみ
マスクされないことになる。ここで、ＦｉＦｏ回路２よ
りの８バイトデータがパラレルポートへ入力されるが、
サイクル■でＦｉＦｏにセットされているのは第２図で
示したデータ００〜０７なので、アドレス発生回路６が
順次アドレスを進めて書込みを行うと、各列ＰＰＤＩ
、 ＰＰＤ２．・・・ＰＰＤ８の先頭ビットは、それぞ
れ００，０１．・・・０７に書替えられる。
同様に、第４図（ｂ）に示すサイクル■では、各列の２
番目ビットのみマスクされず、第２図で示したデータ１
０．ＬＬ・・・１７に各列ＰＰＤＩ、ＰＰＤ２．・・・
ＰＰＤ８の２番目ピントが書替えられる。
番目ビットのみマスクされず、第２図で示したデータ１
０．ＬＬ・・・１７に各列ＰＰＤＩ、ＰＰＤ２．・・・
ＰＰＤ８の２番目ピントが書替えられる。
このような書替え動作を繰返して行き、第４図（Ｃ）に
示すサイクル■では、各列ＰＰＤＩ、ＰＰＤ２・・・Ｐ
ＰＤ８の最終ビットが対応するデータ７０，７１．・・
・７７に書替えられ、各列の全ビットが書替えられるこ
とになる。その結果、例えば第１列ＰＰＤＩでは００，
１０゜２０・・・７０という配列になり、第８列１’Ｐ
Ｄ８では０７，１７゜２７・・・７７という配列になっ
て、デュアルポートメモＵ ｌ内の全体は、第２図で示
したビット列の縦横を変換した配列に自動的になってい
る。
示すサイクル■では、各列ＰＰＤＩ、ＰＰＤ２・・・Ｐ
ＰＤ８の最終ビットが対応するデータ７０，７１．・・
・７７に書替えられ、各列の全ビットが書替えられるこ
とになる。その結果、例えば第１列ＰＰＤＩでは００，
１０゜２０・・・７０という配列になり、第８列１’Ｐ
Ｄ８では０７，１７゜２７・・・７７という配列になっ
て、デュアルポートメモＵ ｌ内の全体は、第２図で示
したビット列の縦横を変換した配列に自動的になってい
る。
このように、本実施例では、従来の如＜ ＣＰＵがデー
タを−々編集し直しながら入力するのではなく、データ
をデュアルポートメモリに配列しておいて、各列１ビッ
トを残してマスクし、露呈する前記１ビツトをずらせな
がら読出しと書込みをループすることにより、自動的に
メモリ中の配列の縦横変換を行うもので、しかもデュア
ルポートメモリは、パラレルポート側のデータとシリア
ルポート側のデータとを非同期にアクセスできるので、
上記の動作をきわめて高速に実現することができる。
タを−々編集し直しながら入力するのではなく、データ
をデュアルポートメモリに配列しておいて、各列１ビッ
トを残してマスクし、露呈する前記１ビツトをずらせな
がら読出しと書込みをループすることにより、自動的に
メモリ中の配列の縦横変換を行うもので、しかもデュア
ルポートメモリは、パラレルポート側のデータとシリア
ルポート側のデータとを非同期にアクセスできるので、
上記の動作をきわめて高速に実現することができる。
また、マスク発生回路が発生するマスクパターンは自在
に変えることができるので、任意の縦横変換も可能であ
る。
に変えることができるので、任意の縦横変換も可能であ
る。
以上、説明したとおり、本発明によれば、簡単な回路構
成でデータの縦横変換を高速に行うことが可能なデータ
の縦横変換方式を提供することができる。
成でデータの縦横変換を高速に行うことが可能なデータ
の縦横変換方式を提供することができる。
第１図は本発明の一実施例の構成図、
第２図は本発明のメモリデータの説明図、第３図は本発
明のマスクパターンの説明図、第４図は本発明のメモリ
書替え動作の説明図、第５図及び第６図は従来例の説明
図である。 １；デュアルポートメモリ、 ２；ＦｉＦＯ回路（データ保持手段）、３：マスク発生
回路（マスク発生手段）、４；マルチプレクサ、 ５；タイミング発生回路、 ６；アドレス発生回路。 代理人 弁理士 井 桁 貞 −（代表者）θ Ｏ〜
＠ ■ → さ ８８、 ト
明のマスクパターンの説明図、第４図は本発明のメモリ
書替え動作の説明図、第５図及び第６図は従来例の説明
図である。 １；デュアルポートメモリ、 ２；ＦｉＦＯ回路（データ保持手段）、３：マスク発生
回路（マスク発生手段）、４；マルチプレクサ、 ５；タイミング発生回路、 ６；アドレス発生回路。 代理人 弁理士 井 桁 貞 −（代表者）θ Ｏ〜
＠ ■ → さ ８８、 ト
Claims (1)
- 【特許請求の範囲】 データ配列の縦／横を変換する縦横変換方式において、 データ配列の所望部分をマスク可能なデュアルポートメ
モリ（１）と、 該デュアルポートメモリ（１）から読出されたデータを
保持するデータ保持手段（２）と、デュアルポートメモ
リ（１）に書込むデータをマスクするマスク発生手段（
３）とを備えることを特徴とするデータの縦横変換方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63038025A JPH01210356A (ja) | 1988-02-19 | 1988-02-19 | データの縦横変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63038025A JPH01210356A (ja) | 1988-02-19 | 1988-02-19 | データの縦横変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01210356A true JPH01210356A (ja) | 1989-08-23 |
Family
ID=12514027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63038025A Pending JPH01210356A (ja) | 1988-02-19 | 1988-02-19 | データの縦横変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01210356A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09193472A (ja) * | 1996-01-19 | 1997-07-29 | Canon Inc | 記録装置 |
-
1988
- 1988-02-19 JP JP63038025A patent/JPH01210356A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09193472A (ja) * | 1996-01-19 | 1997-07-29 | Canon Inc | 記録装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| GB2149157A (en) | High-speed frame buffer refresh apparatus and method | |
| US5269012A (en) | Stack memory system including an address buffer for generating a changed address by inverting an address bit | |
| JPH01210356A (ja) | データの縦横変換方式 | |
| JPS5952291A (ja) | ビデオｒａｍ書込み制御装置 | |
| JP2502530B2 (ja) | 印字装置 | |
| JP2661150B2 (ja) | データ転送装置 | |
| JPH0640260B2 (ja) | 記憶装置 | |
| JP2581144B2 (ja) | バス制御装置 | |
| JPS63231548A (ja) | デ−タの書き込み方式 | |
| JPS61117970A (ja) | 画像デ−タ記憶メモリの制御方法 | |
| JPH02106363A (ja) | 印字装置の図形情報回転回路 | |
| JPH0784860A (ja) | 情報処理システム | |
| JPH0619737B2 (ja) | メモリアクセス装置 | |
| JPS62175793A (ja) | 文字発生回路 | |
| JPS62260240A (ja) | デ−タ転送装置 | |
| JPS5860789A (ja) | パタン拡大方式 | |
| JPH04341994A (ja) | シリアルマスク付きビデオメモリ装置 | |
| JPS59226936A (ja) | 印刷出力装置 | |
| JPS60254477A (ja) | メモリシステム | |
| JPH0357660A (ja) | 強調文字発生回路 | |
| JPS60136825A (ja) | プリンタ装置のペ−ジ・メモリ | |
| JPH02275526A (ja) | 高速データ転送回路 | |
| JPS59124372A (ja) | メモリ制御装置 | |
| JPH0756753B2 (ja) | メモリ装置 | |
| JPH04298787A (ja) | ディスプレイ制御回路 |