JPH0120559B2 - - Google Patents
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- JPH0120559B2 JPH0120559B2 JP58063901A JP6390183A JPH0120559B2 JP H0120559 B2 JPH0120559 B2 JP H0120559B2 JP 58063901 A JP58063901 A JP 58063901A JP 6390183 A JP6390183 A JP 6390183A JP H0120559 B2 JPH0120559 B2 JP H0120559B2
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Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Die Bonding (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は電子部品、とりわけ、チツプ部品と称
されて、電極端子が固体部品の一部壁面に設けら
れている電子部品構体を回路上の配線用パツド部
に装着するための方法、いわゆる、チツプ部品の
実装方法に関する。
されて、電極端子が固体部品の一部壁面に設けら
れている電子部品構体を回路上の配線用パツド部
に装着するための方法、いわゆる、チツプ部品の
実装方法に関する。
従来例の構成とその問題点
従来の電子部品のうち、特にチツプ抵抗やチツ
プコンデンサー等のチツプ部品の実装では、マザ
ーボードやプリント基板上に実装される。
プコンデンサー等のチツプ部品の実装では、マザ
ーボードやプリント基板上に実装される。
その時のチツプ部品の電極は、通常Ag−Pdが
一般に良く用いられており、マザーボードやプリ
ント基板のチツプ取り付け箇所のソルダーパツド
表面は、Auメツキ、Niメツキ、Pb−Sn半田メツ
キ（又は半田デイツプ）等を施したものが多く用
いられている。
一般に良く用いられており、マザーボードやプリ
ント基板のチツプ取り付け箇所のソルダーパツド
表面は、Auメツキ、Niメツキ、Pb−Sn半田メツ
キ（又は半田デイツプ）等を施したものが多く用
いられている。
これら取り付ける方法の一つに、Pb−Sn半田
によつて、チツプ部品をマザーボードやプリント
基板のソルダーパツドに固着する方法が多く用い
られている。
によつて、チツプ部品をマザーボードやプリント
基板のソルダーパツドに固着する方法が多く用い
られている。
この半田付けに際しては、ペーストやフラツク
スを使用するが、これらは固着物や被固着物の表
面活性化を図る為で、大別して有機系と無機系と
がある。
スを使用するが、これらは固着物や被固着物の表
面活性化を図る為で、大別して有機系と無機系と
がある。
しかし、これらのフラツクスやペーストの使用
には、次のような問題がある。
には、次のような問題がある。
パツケージやマザーボードやプリント基板を、
汚染する原因となり、特に無機系は、洗滌が不完
全な場合、チツプ部品にリーク不良を生じる要因
となる。
汚染する原因となり、特に無機系は、洗滌が不完
全な場合、チツプ部品にリーク不良を生じる要因
となる。
又、半田を使用することでの問題点として、半
田でチツプ部品を固着した場合、固着工程後の半
田の融点以上の加熱は、チツプ部品等の離脱事故
を誘発する為、チツプ部品の実装手順に、多くの
制限が課せられる。従つて、チツプ部品を、半導
体パツケージ内に、半導体素子と一緒に実装する
場合、Pb−Sn半田とAu−Si（0.5〜3.5％）共晶時
の融点の差が著しく大きく、機械的衝撃等により
ダイボンドの工程で、チツプ部品の位置ズレや、
離脱に起因する不良が増える。
田でチツプ部品を固着した場合、固着工程後の半
田の融点以上の加熱は、チツプ部品等の離脱事故
を誘発する為、チツプ部品の実装手順に、多くの
制限が課せられる。従つて、チツプ部品を、半導
体パツケージ内に、半導体素子と一緒に実装する
場合、Pb−Sn半田とAu−Si（0.5〜3.5％）共晶時
の融点の差が著しく大きく、機械的衝撃等により
ダイボンドの工程で、チツプ部品の位置ズレや、
離脱に起因する不良が増える。
更に、フラツクスやペーストを用いてパツケー
ジ内にチツプ部品を実装すると、その後のフラツ
クスやペーストの洗滌は、キヤビテイー内の半導
体素子への汚染を防ぐ為に、ダイボンド工程前に
行う必要があり、この点からも実装手順に制限が
課せられる。等の問題があつた。
ジ内にチツプ部品を実装すると、その後のフラツ
クスやペーストの洗滌は、キヤビテイー内の半導
体素子への汚染を防ぐ為に、ダイボンド工程前に
行う必要があり、この点からも実装手順に制限が
課せられる。等の問題があつた。
発明の目的
本発明は、上述のような従来例における問題点
を解消するもので、チツプ部品を、金合金を介在
させて、直接的に基板回路配線用パツド部へ固着
させる方法を提供するものである。
を解消するもので、チツプ部品を、金合金を介在
させて、直接的に基板回路配線用パツド部へ固着
させる方法を提供するものである。
発明の構成
本発明は、要約するに、Ag−Pdのメタライズ
を施した電極を有する電子部品の同電極部をパツ
ケージないしはマザーボードのソルダーパツドに
対して、AuもしくはAu−SiあるいはAu−Ge介
在させて固着する工程をそなえた電子部品の実装
方法であり、これによれば、従来の半田付けのよ
うなフラツクスあるいはペーストを用いないの
で、電子部品や回路配線部の汚染が回避できる。
を施した電極を有する電子部品の同電極部をパツ
ケージないしはマザーボードのソルダーパツドに
対して、AuもしくはAu−SiあるいはAu−Ge介
在させて固着する工程をそなえた電子部品の実装
方法であり、これによれば、従来の半田付けのよ
うなフラツクスあるいはペーストを用いないの
で、電子部品や回路配線部の汚染が回避できる。
実施例の説明
以下に本発明を達成する為の手順の一例を示す
第１図、第２図により説明する。
第１図、第２図により説明する。
チツプ部品１とパツケージやマザーボード等
の実装基板５とを100〜200℃のN2もしくは
N2：H2（０〜10％）の混合ガスの相対湿度10
％以下の雰囲気中で１〜３分間、予備加熱を行
う。
の実装基板５とを100〜200℃のN2もしくは
N2：H2（０〜10％）の混合ガスの相対湿度10
％以下の雰囲気中で１〜３分間、予備加熱を行
う。
実装基板５を、350〜500℃のN2もしくは
N2：H2（０〜10％）の混合ガスの相対湿度10
％以下の雰囲気中で、熱平衡に要する時間、加
熱を行う。
N2：H2（０〜10％）の混合ガスの相対湿度10
％以下の雰囲気中で、熱平衡に要する時間、加
熱を行う。
第１図のように、実装基板５のAuメツキソ
ルダーパツド４上にチツプ部品固着物質として
のAu−Si（０〜10％）又は、Au−Ge（０〜20
％）のリボン状箔３を敷く。
ルダーパツド４上にチツプ部品固着物質として
のAu−Si（０〜10％）又は、Au−Ge（０〜20
％）のリボン状箔３を敷く。
このリボン状箔３部分に、チツプ部品１の
Ag−Pd電極部２が合うようにチツプ部品１を
置く。
Ag−Pd電極部２が合うようにチツプ部品１を
置く。
このチツプ部品１を、コレツト等の治具で押
えながら、スクラブをかける。
えながら、スクラブをかける。
Ag−Pd電極部２にリボン状箔３の溶融物が
メニスカス形状を形成し、それを冷やせば、第
２図のように、固着が完了する。
メニスカス形状を形成し、それを冷やせば、第
２図のように、固着が完了する。
発明の効果
本発明は、先に述べた問題を取り除き、チツプ
部品を半導体プラスチツクパツケージや、セラミ
ツクパツケージに組み込む事が出来る。
部品を半導体プラスチツクパツケージや、セラミ
ツクパツケージに組み込む事が出来る。
従つて、本発明は第１に有機系や無機系のフラ
ツクスを使用しないドライブプロセスを適用する
ため、チツプ部品や、半導体素子への汚染の心配
がない。
ツクスを使用しないドライブプロセスを適用する
ため、チツプ部品や、半導体素子への汚染の心配
がない。
第２に、固着物質に、Au−SiやAu−Ge等を用
いる為、Pb−Snハンダのように低温で溶けない。
従つてチツプ部品固着後の半導体素子のダイボン
ドが可能になる。
いる為、Pb−Snハンダのように低温で溶けない。
従つてチツプ部品固着後の半導体素子のダイボン
ドが可能になる。
第３にAg−Pd／Au−Si／Au等の接着部構造
によつて、固着後の機械的強度も、実験結果から
200〜250Kg/cm2と大きな剪断荷重密度が実現出来
る。
によつて、固着後の機械的強度も、実験結果から
200〜250Kg/cm2と大きな剪断荷重密度が実現出来
る。
第４に、パツケージ内に、半導体素子と一緒に
気密封止が出来るので、環境試験における信頼性
が高い。
気密封止が出来るので、環境試験における信頼性
が高い。
第１図、第２図は本発明の実施例を示す実装方
法の工程斜視図である。 １…チツプ部品、２…Ag−Pdチツプ部品電
極、３…Au−Siリボン状箔、４…Auメツキソル
ダーパツド、５…セラミツク実装基板。
法の工程斜視図である。 １…チツプ部品、２…Ag−Pdチツプ部品電
極、３…Au−Siリボン状箔、４…Auメツキソル
ダーパツド、５…セラミツク実装基板。
Claims (1)
- １ Ag−Pdのメタライズを施した電極部を有す
る電子部品の同電極部をパツケージないしはマザ
ーボードのソルダーパツドに対して、Auもしく
はAu−SiあるいはAu−Ge箔を介在させて固着す
る工程をそなえた電子部品の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6390183A JPS59188996A (ja) | 1983-04-12 | 1983-04-12 | 電子部品の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6390183A JPS59188996A (ja) | 1983-04-12 | 1983-04-12 | 電子部品の実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59188996A JPS59188996A (ja) | 1984-10-26 |
| JPH0120559B2 true JPH0120559B2 (ja) | 1989-04-17 |
Family
ID=13242677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6390183A Granted JPS59188996A (ja) | 1983-04-12 | 1983-04-12 | 電子部品の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59188996A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62112160U (ja) * | 1985-12-28 | 1987-07-17 | ||
| US5288677A (en) * | 1991-06-28 | 1994-02-22 | Exxon Chemical Patents Inc. | Immobilized Lewis acid catalysts |
| JP6383208B2 (ja) * | 2014-07-31 | 2018-08-29 | 富士電機株式会社 | 半導体装置の製造方法、接合材および接合材の形成方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4939934A (ja) * | 1972-08-25 | 1974-04-15 |
-
1983
- 1983-04-12 JP JP6390183A patent/JPS59188996A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4939934A (ja) * | 1972-08-25 | 1974-04-15 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59188996A (ja) | 1984-10-26 |
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