JPH0120545B2 - - Google Patents
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- JPH0120545B2 JPH0120545B2 JP55002802A JP280280A JPH0120545B2 JP H0120545 B2 JPH0120545 B2 JP H0120545B2 JP 55002802 A JP55002802 A JP 55002802A JP 280280 A JP280280 A JP 280280A JP H0120545 B2 JPH0120545 B2 JP H0120545B2
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- Japan
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- collector
- emitter
- transistor
- input
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- 230000015556 catabolic process Effects 0.000 description 29
- 230000005611 electricity Effects 0.000 description 11
- 230000003068 static effect Effects 0.000 description 11
- 230000003321 amplification Effects 0.000 description 7
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- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 230000006378 damage Effects 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- 238000009413 insulation Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は静電破壊保護装置にかかり、とくにベ
ースが外部端子となつているバイポーラ型半導体
集積回路のトランジスタにおいて、そのベース端
子と電源端子間に過大な静電気が印加された場合
のトランジスタの劣化、または破壊を防止するた
めの一手段を提供する静電破壊保護装置に関する
ものである。
ースが外部端子となつているバイポーラ型半導体
集積回路のトランジスタにおいて、そのベース端
子と電源端子間に過大な静電気が印加された場合
のトランジスタの劣化、または破壊を防止するた
めの一手段を提供する静電破壊保護装置に関する
ものである。
第１図は従来の差動増幅器の入力段回路の一例
である。入力端子INに（−）、正電源端子V+に
（＋）の過大な静電気が印加された場合の電流通
路は点線で示したように流れる。まず、電源端子
V+からPNPトランジスタQ8，Q9のエミツタ−ベ
ースの順方向ダイオードを通して入力NPNトラ
ンジスタQ1のコレクタに達する電流通路ができ
る。次にQ1のコレクタからベース端子（入力端
子）INに達する電流通路は、Q1のコレクタ→エミ
ツタ→ベースという通路と、Q1のコレクタ→ベ
ースという二つが考えられる。コレクタ→エミツ
タ→ベースの通路はBVCEO＋BVEBOであり、コレ
クタ→ベースの通路はBVCBOである。ここで
BVCEOは、ベース開放のコレクタ−エミツタ間ブ
レークダウン電圧、BVEBOはコレクタ開放のエミ
ツタ−ベース間逆バイアスブレークダウン電圧、
BVCBOはベース開放のコレクタ−ベース間逆バイ
アスブレークダウン電圧をそれぞれ意味する。
である。入力端子INに（−）、正電源端子V+に
（＋）の過大な静電気が印加された場合の電流通
路は点線で示したように流れる。まず、電源端子
V+からPNPトランジスタQ8，Q9のエミツタ−ベ
ースの順方向ダイオードを通して入力NPNトラ
ンジスタQ1のコレクタに達する電流通路ができ
る。次にQ1のコレクタからベース端子（入力端
子）INに達する電流通路は、Q1のコレクタ→エミ
ツタ→ベースという通路と、Q1のコレクタ→ベ
ースという二つが考えられる。コレクタ→エミツ
タ→ベースの通路はBVCEO＋BVEBOであり、コレ
クタ→ベースの通路はBVCBOである。ここで
BVCEOは、ベース開放のコレクタ−エミツタ間ブ
レークダウン電圧、BVEBOはコレクタ開放のエミ
ツタ−ベース間逆バイアスブレークダウン電圧、
BVCBOはベース開放のコレクタ−ベース間逆バイ
アスブレークダウン電圧をそれぞれ意味する。
一般的にIC化されたNPNトランジスタの各ブ
レークダウン電圧は、BVCEOは20〜50V、BVEBO
は６〜8V、BVCBOは45〜90Vと製造プロセスによ
つて大きく変化するが、BVCEO＋BVEBO＜BVEBO
の関係にあることは周知のとおりである。したが
つて、Q1のコレクタまで流れてきた電流は、
BVCEOのブレークダウンによりエミツタに達し、
さらにBVEBOの逆バイアスブレークダウンにより
ベース端子すなわち入力端子のINに達する。以
上、正電源端子V+と入力端子IN間に高い静電気
が印加された場合の電流通路について説明した
が、ここで問題となるのは入力トランジスタQ1
のエミツタ−ベース間逆バイアスブレークダウン
（BVEBO）が起こることである。一般的にNPNト
ランジスタは、エミツタ−ベース間逆バイアスに
よるブレークダウンを起こした場合、そのトラン
ジスタの直流電流増幅率hFEが低下し、ブレーク
ダウン電流が過大な場合にはそのエミツタ−ベー
ス接合の破壊をひき起こす。この結果、この差動
増幅器は、入力オフセツト電圧の増大、及び極端
な場合には動作不能状態に陥る。
レークダウン電圧は、BVCEOは20〜50V、BVEBO
は６〜8V、BVCBOは45〜90Vと製造プロセスによ
つて大きく変化するが、BVCEO＋BVEBO＜BVEBO
の関係にあることは周知のとおりである。したが
つて、Q1のコレクタまで流れてきた電流は、
BVCEOのブレークダウンによりエミツタに達し、
さらにBVEBOの逆バイアスブレークダウンにより
ベース端子すなわち入力端子のINに達する。以
上、正電源端子V+と入力端子IN間に高い静電気
が印加された場合の電流通路について説明した
が、ここで問題となるのは入力トランジスタQ1
のエミツタ−ベース間逆バイアスブレークダウン
（BVEBO）が起こることである。一般的にNPNト
ランジスタは、エミツタ−ベース間逆バイアスに
よるブレークダウンを起こした場合、そのトラン
ジスタの直流電流増幅率hFEが低下し、ブレーク
ダウン電流が過大な場合にはそのエミツタ−ベー
ス接合の破壊をひき起こす。この結果、この差動
増幅器は、入力オフセツト電圧の増大、及び極端
な場合には動作不能状態に陥る。
以上の説明はもう一方の入力端子IIについても
全く同様であり、この場合には入力NPNトラン
ジスタQ2のエミツタ−ベース間逆バイアスブレ
ークダウンにより、Q2の直流電流増幅率の低下
もしくはそのエミツタ−ベース接合の破壊を引き
起こす。
全く同様であり、この場合には入力NPNトラン
ジスタQ2のエミツタ−ベース間逆バイアスブレ
ークダウンにより、Q2の直流電流増幅率の低下
もしくはそのエミツタ−ベース接合の破壊を引き
起こす。
次に負電源端子V-に（＋）、入力端子INに
（−）の方向に過大な静電気が印加された場合の
電流通路は、負電源端子V-から入力端子NPNト
ランジスタQ1のコレクタ方向に分離接合が順バ
イアスされるのでまず最初の電流通路（基板→
Q1のコレクタ）ができる。これはIC基板が負電
源端子V-と同電位（共通）だからである。入力
NPNトランジスタQ1のコレクタに達した電流の
その後の通路は、前述のごとくNPNトランジス
タQ1のBVCEOのブレークダウンを通し、さらに
BVEBOブレークダウンを経て入力端子INに達す
る。この場合も前述の正電源端子V+と入力端子
INとの間に過大な静電気が印加された場合と同様
に入力NPNトランジスタQ1の直流電流増幅率の
低下を招き、差動増幅器の入力特性を著しく悪化
させる。
（−）の方向に過大な静電気が印加された場合の
電流通路は、負電源端子V-から入力端子NPNト
ランジスタQ1のコレクタ方向に分離接合が順バ
イアスされるのでまず最初の電流通路（基板→
Q1のコレクタ）ができる。これはIC基板が負電
源端子V-と同電位（共通）だからである。入力
NPNトランジスタQ1のコレクタに達した電流の
その後の通路は、前述のごとくNPNトランジス
タQ1のBVCEOのブレークダウンを通し、さらに
BVEBOブレークダウンを経て入力端子INに達す
る。この場合も前述の正電源端子V+と入力端子
INとの間に過大な静電気が印加された場合と同様
に入力NPNトランジスタQ1の直流電流増幅率の
低下を招き、差動増幅器の入力特性を著しく悪化
させる。
負電源端子V-に（＋）、入力端子IIに（−）の
過大な静電気が印加された場合についても入力
NPNトランジスタがQ2になり、その電流通路は
Q1の場合と全く同様の考え方で、エミツタ−ベ
ース間逆バイアスによるブレークダウン
（BVEBO）があるため、入力NPNトランジスタQ2
の直流電流増幅率の低下をひき起こす。
過大な静電気が印加された場合についても入力
NPNトランジスタがQ2になり、その電流通路は
Q1の場合と全く同様の考え方で、エミツタ−ベ
ース間逆バイアスによるブレークダウン
（BVEBO）があるため、入力NPNトランジスタQ2
の直流電流増幅率の低下をひき起こす。
以上の説明により、過大な静電気により入力
NPNトランジスタのエミツタ−ベース逆バイア
スブレークダウンによる電流通路が入力NPNト
ランジスタの直流電流増幅率を低下させ、もしく
はエミツタ−ベース接合を破壊させる。これが過
大な静電気による差動回路の入力トランジスタの
電気的特性を劣化させる原因である。
NPNトランジスタのエミツタ−ベース逆バイア
スブレークダウンによる電流通路が入力NPNト
ランジスタの直流電流増幅率を低下させ、もしく
はエミツタ−ベース接合を破壊させる。これが過
大な静電気による差動回路の入力トランジスタの
電気的特性を劣化させる原因である。
本発明の目的はかかる従来技術の欠点を除去し
た有効な静電破壊保護装置を提供することであ
る。
た有効な静電破壊保護装置を提供することであ
る。
本発明の特徴はバイポーラ型の第１のトランジ
スタのベースが外部端子となつている半導体集積
回路において、該トランジスタのコレクタが同一
極性の第１のトランジスタのコレクタに接続さ
れ、該トランジスタのベースは前記第２のトラン
ジスタのエミツタのエミツタに接続されていると
ともに、抵抗を通して前記第２のトランジスタの
ベースに接続されており、前記抵抗の値は零から
無限の大きさまで含む静電破壊保護装置である。
スタのベースが外部端子となつている半導体集積
回路において、該トランジスタのコレクタが同一
極性の第１のトランジスタのコレクタに接続さ
れ、該トランジスタのベースは前記第２のトラン
ジスタのエミツタのエミツタに接続されていると
ともに、抵抗を通して前記第２のトランジスタの
ベースに接続されており、前記抵抗の値は零から
無限の大きさまで含む静電破壊保護装置である。
第２図は本発明の一実施例を示す回路接続図で
ある。本発明は、前述のような過大な静電気が電
源端子間に印加された場合にも入力NPNトラン
ジスタのエミツタ−ベース逆バイアスブレークダ
ウン（BVEBO）による電流通路が起こらないよう
にしたことを特徴とする。
ある。本発明は、前述のような過大な静電気が電
源端子間に印加された場合にも入力NPNトラン
ジスタのエミツタ−ベース逆バイアスブレークダ
ウン（BVEBO）による電流通路が起こらないよう
にしたことを特徴とする。
第２図は、第１図の入力NPNトランジスタ
Q1，Q2のコレクタ−ベース間にNPNトランジス
タQ10，Q11をそれぞれ接続したものであり、Q10
とQ11のベース−エミツタ間にはR4，R5がそれぞ
れ接続されている。このように接続した回路の正
電源端子V+に（＋）、入力端子INに（−）の極性
をもつた過大な静電気が印加された場合、正電源
端子V+からPNPトランジスタQ8，Q9のエミツタ
−ベース順方向を通して入力NPNトランジスタ
Q1のコレクタに電流通路ができる。Q1のコレク
タから入力端子INへの電流通路は、コレクタ→エ
ミツタ→ベース、コレクタ→ベース、Q10のコレ
クタ→Q10のエミツタ、Q10のコレクタ→Q10のベ
ース→R1→Q1のベースの四通りが考えられる。
まず最初のQ1のコレクタ→エミツタ→ベースは、
第１図で説明したようにBVCEO＋BVEBOの電流通
路となり、二番目のQ1のコレクタ→ベースは
BVCBOの電流通路となる。三番目のQ10のコレク
タ→エミツタの電流通路はQ10のBVCERとなる。
BVCERはベースＲのインピーダンスが接続された
状態でのコレクタ−エミツタ間ブレークダウン電
圧を示す。四番目のQ10のコレクタ−ベース→R1
→Q1のベースの電流通路は、Q10のBVCBO→R1→
Q1のベースとなる。この四通りの中で、Q1のエ
ミツタ−ベース逆バイアスブレークダウン
（BVEBO）が起こらない電流通路で、なおかつQ1
のBVCEO＋BVEBOよりも低いブレークダウン電圧
を満足できるのは三番目の電流通路、すなわち
Q10のコレクタ−エミツタ間ブレークダウン
（BVCER）である。
Q1，Q2のコレクタ−ベース間にNPNトランジス
タQ10，Q11をそれぞれ接続したものであり、Q10
とQ11のベース−エミツタ間にはR4，R5がそれぞ
れ接続されている。このように接続した回路の正
電源端子V+に（＋）、入力端子INに（−）の極性
をもつた過大な静電気が印加された場合、正電源
端子V+からPNPトランジスタQ8，Q9のエミツタ
−ベース順方向を通して入力NPNトランジスタ
Q1のコレクタに電流通路ができる。Q1のコレク
タから入力端子INへの電流通路は、コレクタ→エ
ミツタ→ベース、コレクタ→ベース、Q10のコレ
クタ→Q10のエミツタ、Q10のコレクタ→Q10のベ
ース→R1→Q1のベースの四通りが考えられる。
まず最初のQ1のコレクタ→エミツタ→ベースは、
第１図で説明したようにBVCEO＋BVEBOの電流通
路となり、二番目のQ1のコレクタ→ベースは
BVCBOの電流通路となる。三番目のQ10のコレク
タ→エミツタの電流通路はQ10のBVCERとなる。
BVCERはベースＲのインピーダンスが接続された
状態でのコレクタ−エミツタ間ブレークダウン電
圧を示す。四番目のQ10のコレクタ−ベース→R1
→Q1のベースの電流通路は、Q10のBVCBO→R1→
Q1のベースとなる。この四通りの中で、Q1のエ
ミツタ−ベース逆バイアスブレークダウン
（BVEBO）が起こらない電流通路で、なおかつQ1
のBVCEO＋BVEBOよりも低いブレークダウン電圧
を満足できるのは三番目の電流通路、すなわち
Q10のコレクタ−エミツタ間ブレークダウン
（BVCER）である。
第３図にNPNトランジスタのコレクタ−エミ
ツタ間ブレークダウン電圧（BVCER）のベースに
入つた抵抗ＲをパラメータにしたときのBVCER−
Ｉ特性曲線ｂとその測定回路図ａである。このグ
ラフから、コレクタ−エミツタ間ブレークダウン
電圧はベースに入る抵抗によりBVCEOからBVCBO
に相当するブレークダウン電圧の範囲で変化す
る。したがつて〔BVCER＜（BVCEO＋BVEBO）〕の
条件を第２図の回路接続でR1，R2の値を適当に
選ぶことにより作り込むことができ、そのブレー
クダウン電流は第２図の点線で示したように流
れ、Q1のエミツタ−ベースブレークダウンが起
こらないためQ1の直流電流増幅率の低下、及び
エミツタ−ベース接合の破壊等が起こらない。
ツタ間ブレークダウン電圧（BVCER）のベースに
入つた抵抗ＲをパラメータにしたときのBVCER−
Ｉ特性曲線ｂとその測定回路図ａである。このグ
ラフから、コレクタ−エミツタ間ブレークダウン
電圧はベースに入る抵抗によりBVCEOからBVCBO
に相当するブレークダウン電圧の範囲で変化す
る。したがつて〔BVCER＜（BVCEO＋BVEBO）〕の
条件を第２図の回路接続でR1，R2の値を適当に
選ぶことにより作り込むことができ、そのブレー
クダウン電流は第２図の点線で示したように流
れ、Q1のエミツタ−ベースブレークダウンが起
こらないためQ1の直流電流増幅率の低下、及び
エミツタ−ベース接合の破壊等が起こらない。
R1，R2の値は、静電破壊電流が中程度以下の
場合には大きい方が望ましく、大電流の場合には
小さい方が望ましい。
場合には大きい方が望ましく、大電流の場合には
小さい方が望ましい。
第２図ではV+（又はV-）と入力端子INとの間に
ついて説明したが、V+（又はV-）と入力端子IIと
の間についても全く同様であり、この場合の電流
通路はNPNトランジスタQ11のコレクタ−エミツ
タ間のブレークダウンを通るため、入力トランジ
スタQ2が保護される。
ついて説明したが、V+（又はV-）と入力端子IIと
の間についても全く同様であり、この場合の電流
通路はNPNトランジスタQ11のコレクタ−エミツ
タ間のブレークダウンを通るため、入力トランジ
スタQ2が保護される。
第１図、第２図と差動増幅器回路の場合を例に
して説明してきたが、別の回路構成にも本発明は
適用できる。第４図に本発明の基本的な実施例を
示す。ＡはIC内部回路を示し、ＢはそのICの外
部端子を示す。Q1は入力トランジスタであり、
Q2は本発明であるところのQ1を保護するために
挿入したトランジスタである。ＤはIC基板との
絶縁分離を示す等価的に入るダイオードである。
この場合も第２図の実施例の説明と同様に、負電
源端子V-に（＋）、入力端子Ｂに（−）の方向の
過大な静電気が印加された場合、Ｒの大きさを適
当に選ぶことによりQ2のコレクタ−エミツタブ
レークダウン電圧をQ1のコレクタ→エミツタ→
ベースの方向のブレークダウン電圧より低くする
ことができる。したがつて、静電気印加による電
流通路は第４図の点線で示したようになり、Q1
のエミツタ−ベース間の逆方向ブレークダウンが
起こらないためQ1の直流電流増幅率hFEの劣化お
よび、エミツタ−ベース接合の破壊を防止するこ
とができる。
して説明してきたが、別の回路構成にも本発明は
適用できる。第４図に本発明の基本的な実施例を
示す。ＡはIC内部回路を示し、ＢはそのICの外
部端子を示す。Q1は入力トランジスタであり、
Q2は本発明であるところのQ1を保護するために
挿入したトランジスタである。ＤはIC基板との
絶縁分離を示す等価的に入るダイオードである。
この場合も第２図の実施例の説明と同様に、負電
源端子V-に（＋）、入力端子Ｂに（−）の方向の
過大な静電気が印加された場合、Ｒの大きさを適
当に選ぶことによりQ2のコレクタ−エミツタブ
レークダウン電圧をQ1のコレクタ→エミツタ→
ベースの方向のブレークダウン電圧より低くする
ことができる。したがつて、静電気印加による電
流通路は第４図の点線で示したようになり、Q1
のエミツタ−ベース間の逆方向ブレークダウンが
起こらないためQ1の直流電流増幅率hFEの劣化お
よび、エミツタ−ベース接合の破壊を防止するこ
とができる。
以上説明したように本発明は、IC内部に造り
込むため外部保護回路は不要となり、特別な印加
プロセスも全く不要である。また、微小トランジ
スタ一個と抵抗一個で一つの入力トランジスタが
保護できるため、チツプ面積の増加がほとんどな
くコストアツプも少ない。さらに、静電破壊防止
対策が施されることによつてICの信頼性が向上
する等種々の効果があり、当分野の発展に大きく
寄与するものである。
込むため外部保護回路は不要となり、特別な印加
プロセスも全く不要である。また、微小トランジ
スタ一個と抵抗一個で一つの入力トランジスタが
保護できるため、チツプ面積の増加がほとんどな
くコストアツプも少ない。さらに、静電破壊防止
対策が施されることによつてICの信頼性が向上
する等種々の効果があり、当分野の発展に大きく
寄与するものである。
第１図は従来の差動増幅器の入力段回路を示す
回路図である。第２図はこの発明の一実施例の具
体的構成を示す差動増幅器の入力段回路図であ
る。第３図はこの発明を説明するのに引用した
NPNトランジスタのコレクタ−エミツタ間ブレ
ークダウン特性ｂと、その測定回路図ａである。
第４図は、この発明の基本的な実施例を示す回路
図である。 尚、図において、Q1，Q2，Q10，Q11……NPN
トランジスタ、Q3，Q4，Q8，Q9……PNPトラン
ジスタ、R1，R2，Ｒ……抵抗、Ｄ……IC基板と
絶縁分離を示すダイオード、V+……正電源供給
端子、V-……負電源供給端子、IN，II……入力端
子、Ａ……IC内部回路、Ｂ……外部端子である。
回路図である。第２図はこの発明の一実施例の具
体的構成を示す差動増幅器の入力段回路図であ
る。第３図はこの発明を説明するのに引用した
NPNトランジスタのコレクタ−エミツタ間ブレ
ークダウン特性ｂと、その測定回路図ａである。
第４図は、この発明の基本的な実施例を示す回路
図である。 尚、図において、Q1，Q2，Q10，Q11……NPN
トランジスタ、Q3，Q4，Q8，Q9……PNPトラン
ジスタ、R1，R2，Ｒ……抵抗、Ｄ……IC基板と
絶縁分離を示すダイオード、V+……正電源供給
端子、V-……負電源供給端子、IN，II……入力端
子、Ａ……IC内部回路、Ｂ……外部端子である。
Claims (1)
- １ バイポーラ型の第１のトランジスタのベース
が外部端子に接続されている半導体集積回路にお
いて、該第１のトランジスタのコレクタが同一極
性の第２のトランジスタのコレクタに接続され、
該第１のトランジスタのベースは前記第２のトラ
ンジスタのエミツタに接続されているとともに、
抵抗を通して前記第２のトランジスタのベースに
接続されている事を特徴とする静電破壊保護装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP280280A JPS56100467A (en) | 1980-01-14 | 1980-01-14 | Protecting device against electrostatic destruction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP280280A JPS56100467A (en) | 1980-01-14 | 1980-01-14 | Protecting device against electrostatic destruction |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56100467A JPS56100467A (en) | 1981-08-12 |
| JPH0120545B2 true JPH0120545B2 (ja) | 1989-04-17 |
Family
ID=11539500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP280280A Granted JPS56100467A (en) | 1980-01-14 | 1980-01-14 | Protecting device against electrostatic destruction |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56100467A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4542424B2 (ja) * | 2004-12-15 | 2010-09-15 | 株式会社ケンウッド | 静電気対策回路及びアンプ装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5358777A (en) * | 1976-11-06 | 1978-05-26 | Mitsubishi Electric Corp | Semiconductor device |
| JPS54158877A (en) * | 1978-04-20 | 1979-12-15 | Ates Componenti Elettron | Semiconductor device |
-
1980
- 1980-01-14 JP JP280280A patent/JPS56100467A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5358777A (en) * | 1976-11-06 | 1978-05-26 | Mitsubishi Electric Corp | Semiconductor device |
| JPS54158877A (en) * | 1978-04-20 | 1979-12-15 | Ates Componenti Elettron | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56100467A (en) | 1981-08-12 |
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