JPH01204521A - 出力インターフェース回路 - Google Patents
出力インターフェース回路Info
- Publication number
- JPH01204521A JPH01204521A JP63027655A JP2765588A JPH01204521A JP H01204521 A JPH01204521 A JP H01204521A JP 63027655 A JP63027655 A JP 63027655A JP 2765588 A JP2765588 A JP 2765588A JP H01204521 A JPH01204521 A JP H01204521A
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Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力インターフェース回路に関する。
出力インターフェース回路として、従来第３図に示すも
のが知られている。第３図はトランジスタを用いてオン
、オフの出力を行なう出力インターフェース回路であり
、図において、１は出力ずべきデータを保持するラッチ
ドライバＩＣであり、主電源（電圧Ｖ ｃｃ）から、動
作のための電力供給を受ける。２は電気的に絶縁された
状態で信号の伝達を行なうフォトカブラであり、フォト
ダイオード２ａとフォトトランジスタ２ｂから成る。３
はラッチドライバＩＣの出力（Ｑ端子）がオン（導通）
時にフォトダイオード２ａに主電源より流れる電流を制
限するための抵抗器、４はフォトトランジスタ２ａのオ
ン、オフ信号を増幅し、トランジスタ出力インターフェ
ース回路に接続されるソレノイド、ランプ等の外部機器
を駆動するための出力段トランジスタ、５は外部からサ
ージ電圧が印加された場合、高電圧電流を吸収して出力
段トランジスタ４およびフォトトランジスタ２ｂを保護
するバリスタである。
のが知られている。第３図はトランジスタを用いてオン
、オフの出力を行なう出力インターフェース回路であり
、図において、１は出力ずべきデータを保持するラッチ
ドライバＩＣであり、主電源（電圧Ｖ ｃｃ）から、動
作のための電力供給を受ける。２は電気的に絶縁された
状態で信号の伝達を行なうフォトカブラであり、フォト
ダイオード２ａとフォトトランジスタ２ｂから成る。３
はラッチドライバＩＣの出力（Ｑ端子）がオン（導通）
時にフォトダイオード２ａに主電源より流れる電流を制
限するための抵抗器、４はフォトトランジスタ２ａのオ
ン、オフ信号を増幅し、トランジスタ出力インターフェ
ース回路に接続されるソレノイド、ランプ等の外部機器
を駆動するための出力段トランジスタ、５は外部からサ
ージ電圧が印加された場合、高電圧電流を吸収して出力
段トランジスタ４およびフォトトランジスタ２ｂを保護
するバリスタである。
以上のような構成の従来回路の動作について第４図を参
照して以下に説明する。
照して以下に説明する。
第４図は主電源（電圧Ｖｃｃ）オン、オフ時の回路構成
要素の過渡的な挙動をも含む動作波形図であって、図中
Ｖｃｃは主電源の電圧、［「はラッチドライバＴＣＩに
保持されたデータをリセットする信号、［「はラッチド
ライバＩＣＩにデータをセットする信号、Ｄはラッチド
ライバＩＣＩに保持すべきデータ、Ｑはラッチドライバ
ＩＣＩからの出力、ＩＦは）オドカブラ２のフォトダイ
オード２ａを流れる電流、ＶｏＥは出力段トランジスタ
４のコレクターエミッタ間の電圧、Ｌｌはラッチドライ
バＩＣ１の論理動作保証電圧、Ｌｌはリセット検出電圧
である。
要素の過渡的な挙動をも含む動作波形図であって、図中
Ｖｃｃは主電源の電圧、［「はラッチドライバＴＣＩに
保持されたデータをリセットする信号、［「はラッチド
ライバＩＣＩにデータをセットする信号、Ｄはラッチド
ライバＩＣＩに保持すべきデータ、Ｑはラッチドライバ
ＩＣＩからの出力、ＩＦは）オドカブラ２のフォトダイ
オード２ａを流れる電流、ＶｏＥは出力段トランジスタ
４のコレクターエミッタ間の電圧、Ｌｌはラッチドライ
バＩＣ１の論理動作保証電圧、Ｌｌはリセット検出電圧
である。
ところで、トランジスタの集積回路であるラッチドライ
バＩＣＩが前述の［「やπ「信号に応じて正常な論理動
作を行なうには電圧Ｖｃｃが動作保証電圧Ｌ１以上に確
定していなければならない。また、リセット検出電圧Ｌ
２は主電源オン、オフ時にラッチドライバＩＣに保持さ
れたデータを確実にリセットするために動作保証電圧Ｌ
１より若干高目に設定されている必要がある。図に示す
時刻１２−１５間は電圧Ｖｃｃも既に確定し、℃「信号
も解除（論理“０°°）されるため通常の出力制御が行
われる。例えば時刻ｔ３でデータＤをセット信号π「の
後縁でラッチドライバＩＣＩに保持すると、データＤの
論理“１′°に応じて出力Ｑはオン、すなわち電圧レベ
ルが“Ｈ”から°Ｌ”に変化し、抵抗器３で制限される
電流ＩＦがフォトダイオード２ａを流れる。この結果、
フォトトランジスタ２ｂ、従って出力段トランジスタ４
がオン（導通）し、出力段トランジスタ４のコレクター
エミッタ間電圧は電圧レベル“Ｌ”になる。時刻ｔ４で
は再び信号π「の後縁でデータＤが保持される。このと
き、データＤの論理は、ｔ＝３のときとは逆に“０″で
あるので、それぞれ出力Ｑ。
バＩＣＩが前述の［「やπ「信号に応じて正常な論理動
作を行なうには電圧Ｖｃｃが動作保証電圧Ｌ１以上に確
定していなければならない。また、リセット検出電圧Ｌ
２は主電源オン、オフ時にラッチドライバＩＣに保持さ
れたデータを確実にリセットするために動作保証電圧Ｌ
１より若干高目に設定されている必要がある。図に示す
時刻１２−１５間は電圧Ｖｃｃも既に確定し、℃「信号
も解除（論理“０°°）されるため通常の出力制御が行
われる。例えば時刻ｔ３でデータＤをセット信号π「の
後縁でラッチドライバＩＣＩに保持すると、データＤの
論理“１′°に応じて出力Ｑはオン、すなわち電圧レベ
ルが“Ｈ”から°Ｌ”に変化し、抵抗器３で制限される
電流ＩＦがフォトダイオード２ａを流れる。この結果、
フォトトランジスタ２ｂ、従って出力段トランジスタ４
がオン（導通）し、出力段トランジスタ４のコレクター
エミッタ間電圧は電圧レベル“Ｌ”になる。時刻ｔ４で
は再び信号π「の後縁でデータＤが保持される。このと
き、データＤの論理は、ｔ＝３のときとは逆に“０″で
あるので、それぞれ出力Ｑ。
電流ＩＦおよびコレクターエミッタ間電圧■。−論理が
逆となる。以上示した時刻１３−１４間が制御データ論
理°°ビを出力している状態であり、この間出力段トラ
ンジスタ４を確実にオン（導通）させるためにフォトダ
イオード２ａに流す電流■、の値は、フォトカブラ２の
電流伝達率の温度依存性、劣化および出力段トランジス
タ４の直流電流増幅率の温度依存性、バラツキ等を考慮
し、標準温度（２５℃）での仕様値に対し、通常２〜３
倍程度のオーバードライブがかけられる。
逆となる。以上示した時刻１３−１４間が制御データ論
理°°ビを出力している状態であり、この間出力段トラ
ンジスタ４を確実にオン（導通）させるためにフォトダ
イオード２ａに流す電流■、の値は、フォトカブラ２の
電流伝達率の温度依存性、劣化および出力段トランジス
タ４の直流電流増幅率の温度依存性、バラツキ等を考慮
し、標準温度（２５℃）での仕様値に対し、通常２〜３
倍程度のオーバードライブがかけられる。
他方、主電源オン、オフ時における電圧不確定時の波形
は、時刻１ｏ−１１で電圧０〔Ｖ〕から動作保証電圧Ｌ
１に向かって上昇し、逆に時刻上６−ｔ７で動作保証電
圧Ｌ１から電圧Ｏ（Ｖ）に向かって下降する。この主電
源電圧不確定状態においてはラッチドライバＩＣＩは正
常な論理動作をしないことがあり、リセット信号［「に
よりデータＤをリセットすることによって出力Ｑをオフ
（非導通）させようとしても、ラッチドライバ■ｃ１の
誤動作によって出力Ｑは第４図の区間Ａで示す如く過渡
的に電圧レベルが“Ｌ゛°となり導通することがある。
は、時刻１ｏ−１１で電圧０〔Ｖ〕から動作保証電圧Ｌ
１に向かって上昇し、逆に時刻上６−ｔ７で動作保証電
圧Ｌ１から電圧Ｏ（Ｖ）に向かって下降する。この主電
源電圧不確定状態においてはラッチドライバＩＣＩは正
常な論理動作をしないことがあり、リセット信号［「に
よりデータＤをリセットすることによって出力Ｑをオフ
（非導通）させようとしても、ラッチドライバ■ｃ１の
誤動作によって出力Ｑは第４図の区間Ａで示す如く過渡
的に電圧レベルが“Ｌ゛°となり導通することがある。
この結果、フォトダイオード２ａに電流ＩＦが流れる。
時刻ｔｏ＋ｊｔ 、ｔ６４ｔ７でのラッチドライバＩＣ
Ｉの誤動作によって流れる電流−の値は、時刻ｔ３→ｔ
４の通常の制御下での電流よりも主電源電圧が低い分だ
け小さいが、前述の如く２〜３倍程度のオーバードライ
ブがかかっているので出力段トランジスタ４を誤オンさ
せるには十分な電流値である。このようにラッチドライ
バＩＣ１の動作保証電圧Ｌ□以下での誤動作が出力段ト
ランジスタ４の誤動作を引起すという問題点があった。
Ｉの誤動作によって流れる電流−の値は、時刻ｔ３→ｔ
４の通常の制御下での電流よりも主電源電圧が低い分だ
け小さいが、前述の如く２〜３倍程度のオーバードライ
ブがかかっているので出力段トランジスタ４を誤オンさ
せるには十分な電流値である。このようにラッチドライ
バＩＣ１の動作保証電圧Ｌ□以下での誤動作が出力段ト
ランジスタ４の誤動作を引起すという問題点があった。
本発明は上述した従来の問題点に鑑み、出力インターフ
ェース回路の主電源オン、オフ時の電圧不確定状態にお
けるラッチドライバＩＣ誤動作によって発生する誤出力
を防止した出力インターフェース回路を提供することを
目的とする。
ェース回路の主電源オン、オフ時の電圧不確定状態にお
けるラッチドライバＩＣ誤動作によって発生する誤出力
を防止した出力インターフェース回路を提供することを
目的とする。
そのために本発明では、電源より電力を供給され、出力
すべき情報を保持するラッチドライバＩＣと、電源より
電力を供給され、ラッチドライバＩＣの保持する情報に
応じて導通または非導通となる光結合素子の発光素子と
、電源と発光素子との間に接続されたスイッチング素子
と、電源と基準電位との間に接続され、電源の電位に応
じてスイッチング素子の開閉を制御する電圧監視回路と
を具えたことを特徴とする。
すべき情報を保持するラッチドライバＩＣと、電源より
電力を供給され、ラッチドライバＩＣの保持する情報に
応じて導通または非導通となる光結合素子の発光素子と
、電源と発光素子との間に接続されたスイッチング素子
と、電源と基準電位との間に接続され、電源の電位に応
じてスイッチング素子の開閉を制御する電圧監視回路と
を具えたことを特徴とする。
（作 用〕
以上の構成によれば、主電源電圧が規定電圧以上となり
ラッチドライバＩＣの正常動作が保証される電圧範囲に
おいてのみスイッチング素子をオン（導通）させて光結
合素子の発光素子に電源を接続し、それ以外の場合には
スイッチング素子をオフ（非導通）することにより光結
合素子の発光素子にｆｒｖＬ流が流れないよう阻止する
。
ラッチドライバＩＣの正常動作が保証される電圧範囲に
おいてのみスイッチング素子をオン（導通）させて光結
合素子の発光素子に電源を接続し、それ以外の場合には
スイッチング素子をオフ（非導通）することにより光結
合素子の発光素子にｆｒｖＬ流が流れないよう阻止する
。
〔実施例）
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図は本発明の一実施例を示す出力インターフェース
回路の回路図であり、第３図と同様の構成要素には同一
の符号を付してその説明は省略する。本発明に係る構成
が従来回路と異なる点は主電源とフォトダイオード２ａ
のアノード端子との間にスイッチング機能を有するトラ
ンジスタ６を挿入し、さらに、主電源電圧を監視し、主
電源電圧がリセット検出電圧以上の場合にのみトランジ
スタ６をオン（導通）させ、それ以下の場合にはフォト
カプラ２のフォトダイオード２ａに電流が流れるのを阻
止するためにトランジスタ６をオフ（非導通）する制御
を行なう電圧監視回路７を設けた点である。このような
構成による回路の動作について第２図の動作波形図を参
照して以下に説明する。
回路の回路図であり、第３図と同様の構成要素には同一
の符号を付してその説明は省略する。本発明に係る構成
が従来回路と異なる点は主電源とフォトダイオード２ａ
のアノード端子との間にスイッチング機能を有するトラ
ンジスタ６を挿入し、さらに、主電源電圧を監視し、主
電源電圧がリセット検出電圧以上の場合にのみトランジ
スタ６をオン（導通）させ、それ以下の場合にはフォト
カプラ２のフォトダイオード２ａに電流が流れるのを阻
止するためにトランジスタ６をオフ（非導通）する制御
を行なう電圧監視回路７を設けた点である。このような
構成による回路の動作について第２図の動作波形図を参
照して以下に説明する。
第２図において、Ｖｐはフォトカプラ２のフォトダイオ
ード２ａに印加される電圧である。本例によれば電圧監
視回路７の働きにより主電源電圧がリセット検出電圧Ｌ
２以下の場合にはトランジスタ６をオフ（非導通）とし
、フォトダイオード２ａに電圧■、が印加されないよう
しゃ断しているので、ＩＣの動作保証電圧Ｌ１以下でラ
ッチトライバＩＣＩが誤動作しても電流ＩＦは流れず、
従ってフォトトランジスタ２ｂおよび出力段トランジス
タ４は確実にオフ（非導通）を維持するのでコレクター
エミッタ間電圧ＶＣＥは電圧レベル゛Ｈ″のままで安定
している。
ード２ａに印加される電圧である。本例によれば電圧監
視回路７の働きにより主電源電圧がリセット検出電圧Ｌ
２以下の場合にはトランジスタ６をオフ（非導通）とし
、フォトダイオード２ａに電圧■、が印加されないよう
しゃ断しているので、ＩＣの動作保証電圧Ｌ１以下でラ
ッチトライバＩＣＩが誤動作しても電流ＩＦは流れず、
従ってフォトトランジスタ２ｂおよび出力段トランジス
タ４は確実にオフ（非導通）を維持するのでコレクター
エミッタ間電圧ＶＣＥは電圧レベル゛Ｈ″のままで安定
している。
なお、本実施例においてはトランジスタを用いてオン、
オフを出力する出力インターフェース回路について説明
したが、トライアックやリレーを用いた回路についても
同様に誤出力を防止できることは勿論である。
オフを出力する出力インターフェース回路について説明
したが、トライアックやリレーを用いた回路についても
同様に誤出力を防止できることは勿論である。
また、本例によれば出力段トランジスタ側には出力段ト
ランジスタ４に接続される外部機器を駆動するための外
部電源が別置されるが、この電源をオンした状態で出力
インターフェース回路の主電源をオン、オフすると外部
機器まで誤動作してしまうため外部機器側で誤動作しな
いようインターロックをとらなければならないという問
題か解決された。
ランジスタ４に接続される外部機器を駆動するための外
部電源が別置されるが、この電源をオンした状態で出力
インターフェース回路の主電源をオン、オフすると外部
機器まで誤動作してしまうため外部機器側で誤動作しな
いようインターロックをとらなければならないという問
題か解決された。
以上の説明から明らかなように本発明によれば主電源電
圧が規定電圧以上となりラッチドライバＩＣの正常動作
が保証される電圧範囲においてのみスイッチング素子を
オン（導通）させて光結合素子の発光素子に電源を接続
し、それ以外の場合に。
圧が規定電圧以上となりラッチドライバＩＣの正常動作
が保証される電圧範囲においてのみスイッチング素子を
オン（導通）させて光結合素子の発光素子に電源を接続
し、それ以外の場合に。
はスイッチング素子をオフ（非導通）することにより光
結合素子の発光素子に電流が流れないよう阻止する。
結合素子の発光素子に電流が流れないよう阻止する。
この結果、主電源オン、オフ時の電圧不確定状態におけ
るラッチドライバＩＣの誤動作によって発生する誤出力
が防止された。
るラッチドライバＩＣの誤動作によって発生する誤出力
が防止された。
第１図は本発明の一実施例を示す出力インターフェース
回路の回路図、 第２図は第１図に示した回路についての動作波形図、 第３図は出力インターフェース回路の従来例を示す回路
図、 第４図は第３図辷示した回路についての動作波形図であ
る。 １・・・ラッチドライバＩＣ。 ２・・・フポトカブラ、 ２ａ・・・フォトダイオード、 ２ｂ・・・フォトトランジスタ、 ４・・・出力段トランジスタ、 ６・・・トランジスタ、 ７・・・電圧監視回路。 実方色づり・艮７ｒ、ず云カインターフェース回路の回
Ｉ各図第１図 第２図 従もの惧カイジター７エース回了各の回路図第３図
回路の回路図、 第２図は第１図に示した回路についての動作波形図、 第３図は出力インターフェース回路の従来例を示す回路
図、 第４図は第３図辷示した回路についての動作波形図であ
る。 １・・・ラッチドライバＩＣ。 ２・・・フポトカブラ、 ２ａ・・・フォトダイオード、 ２ｂ・・・フォトトランジスタ、 ４・・・出力段トランジスタ、 ６・・・トランジスタ、 ７・・・電圧監視回路。 実方色づり・艮７ｒ、ず云カインターフェース回路の回
Ｉ各図第１図 第２図 従もの惧カイジター７エース回了各の回路図第３図
Claims (1)
- （１）電源より電力を供給され、出力すべき情報を保持
するラッチドライバＩＣと、 前記電源より電力を供給され、前記ラッチ ドライバＩＣの保持する情報に応じて導通または非導通
となる光結合素子の発光素子と、 前記電源と前記発光素子との間に接続され たスイッチング素子と、 前記電源と基準電位との間に接続され、当 該電源の電位に応じて前記スイッチング素子の開閉を制
御する電圧監視回路と を具えたことを特徴とする出力インター フェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63027655A JPH01204521A (ja) | 1988-02-10 | 1988-02-10 | 出力インターフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63027655A JPH01204521A (ja) | 1988-02-10 | 1988-02-10 | 出力インターフェース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01204521A true JPH01204521A (ja) | 1989-08-17 |
Family
ID=12226941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63027655A Pending JPH01204521A (ja) | 1988-02-10 | 1988-02-10 | 出力インターフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01204521A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04207712A (ja) * | 1990-11-30 | 1992-07-29 | Sharp Corp | ソリツドステートリレーおよびこれを利用した情報機器 |
| JPH06343032A (ja) * | 1993-06-01 | 1994-12-13 | Nec Corp | トランジスタ式出力回路の電源遮断時安全回路 |
| JP2009071153A (ja) * | 2007-09-14 | 2009-04-02 | Toshiba Corp | 光結合装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5057163A (ja) * | 1973-09-18 | 1975-05-19 |
-
1988
- 1988-02-10 JP JP63027655A patent/JPH01204521A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5057163A (ja) * | 1973-09-18 | 1975-05-19 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04207712A (ja) * | 1990-11-30 | 1992-07-29 | Sharp Corp | ソリツドステートリレーおよびこれを利用した情報機器 |
| JPH06343032A (ja) * | 1993-06-01 | 1994-12-13 | Nec Corp | トランジスタ式出力回路の電源遮断時安全回路 |
| JP2009071153A (ja) * | 2007-09-14 | 2009-04-02 | Toshiba Corp | 光結合装置 |
| JP4503059B2 (ja) * | 2007-09-14 | 2010-07-14 | 株式会社東芝 | 光結合装置 |
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