JPS61228505A - 故障検出装置 - Google Patents
故障検出装置Info
- Publication number
- JPS61228505A JPS61228505A JP60071524A JP7152485A JPS61228505A JP S61228505 A JPS61228505 A JP S61228505A JP 60071524 A JP60071524 A JP 60071524A JP 7152485 A JP7152485 A JP 7152485A JP S61228505 A JPS61228505 A JP S61228505A
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- Japan
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- transistor array
- signal
- trouble
- microprocessor
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はマイクロプロセッサを用いて制御される装置
における故障信号を検出する装置に関する。
における故障信号を検出する装置に関する。
第３図は従来のこの種の故障検出装置の一例を示したも
のである。同図において、１１．１２・・・１ｎは故障
信号ラッチ用のＣＭＯ３のＳ−Ｒフリップフロップであ
って、それぞれのセット入力端子Ｓに故障信号ＦＬＴＩ
、ＦＬＴ２・・・百「下ｎを伝送する信号線１．２・・
・Ｎが接続され、リセット入力端子Ｒは共通接続されて
故ｋｌＪセットスイッチ４を介して接地されている。２
１．２２・・・２ｎは故障表示用発光素子（ＬＥＤ）で
あって、一端側は、それぞれフリップ・フロップ（Ｆ−
Ｆ）１１．１２・・・ＩＮのリセット出力端子Ｑに接続
され、他端側は、それぞれ抵抗３１．３２・・・３ｎの
一端に接続され、これら抵抗の他端は共通接続されて制
御電源Ｖｃｃに接続されている。５はマイクロプロセッ
サであって、図示しない装置を制御する。このマイクロ
プロセッサ５にはＦ−Ｆｉｌ、１２・・・１ｎのリセッ
ト出力ＱがＯＲゲート９を介して割込み端子Ｔｖ下に導
かれる。
のである。同図において、１１．１２・・・１ｎは故障
信号ラッチ用のＣＭＯ３のＳ−Ｒフリップフロップであ
って、それぞれのセット入力端子Ｓに故障信号ＦＬＴＩ
、ＦＬＴ２・・・百「下ｎを伝送する信号線１．２・・
・Ｎが接続され、リセット入力端子Ｒは共通接続されて
故ｋｌＪセットスイッチ４を介して接地されている。２
１．２２・・・２ｎは故障表示用発光素子（ＬＥＤ）で
あって、一端側は、それぞれフリップ・フロップ（Ｆ−
Ｆ）１１．１２・・・ＩＮのリセット出力端子Ｑに接続
され、他端側は、それぞれ抵抗３１．３２・・・３ｎの
一端に接続され、これら抵抗の他端は共通接続されて制
御電源Ｖｃｃに接続されている。５はマイクロプロセッ
サであって、図示しない装置を制御する。このマイクロ
プロセッサ５にはＦ−Ｆｉｌ、１２・・・１ｎのリセッ
ト出力ＱがＯＲゲート９を介して割込み端子Ｔｖ下に導
かれる。
次に、この装置を第４図のタイムチャートを参照して説
明する。
明する。
時刻ｔ１に、信号線１を通して故障信号ＦＬＴ１ （Ｌ
Ｏレベル）がフリップ・フロップ１１のセット人力Ｓに
到来したもとすると、Ａ点の電位、従って、リセット出
力端子ＱがＬＯレベルになり、電流が、制御電源Ｖｃｃ
−抵抗３１−発光素子２ｌ−Ｆ−Ｆｉｌのリセット出力
端子Ｑを流れ、発光素子２１が点灯することにより故障
表示が行われる。Ｆ−ＦｉｌのＬＯ比出力ＯＲゲート９
を介してマイクロプロをツサ５の割込み端子ＩＵＴに供
給されるので該マイクロプロセッサ５はこのタイミング
で所定のプログラチムに従い故障処理を行う。時刻ｔ２
で故障原因が解除されてＦＬＴｌがＨｉレベルとなって
もＦ−Ｆｉｌのリセット出力端子Ｑは依然Ｌｏレベルの
ままとなる。時刻ｔ３になって故障リセットスイッチ４
が閉されてＢ点の電位がＬＯになるとＦ−Ｆｉｌのリセ
ット１端子ＲがＬＯレベルとなるのでリセット出力端子
ＱもＨｉレベルとなり、発光素子２１が消灯して故障表
示が消滅する。他のＦ−Ｆ１２〜１ｎに故障信号ＦＬＴ
Ｉ〜ＦＬＴｎがそれぞれ到来した場合も同様である。
Ｏレベル）がフリップ・フロップ１１のセット人力Ｓに
到来したもとすると、Ａ点の電位、従って、リセット出
力端子ＱがＬＯレベルになり、電流が、制御電源Ｖｃｃ
−抵抗３１−発光素子２ｌ−Ｆ−Ｆｉｌのリセット出力
端子Ｑを流れ、発光素子２１が点灯することにより故障
表示が行われる。Ｆ−ＦｉｌのＬＯ比出力ＯＲゲート９
を介してマイクロプロをツサ５の割込み端子ＩＵＴに供
給されるので該マイクロプロセッサ５はこのタイミング
で所定のプログラチムに従い故障処理を行う。時刻ｔ２
で故障原因が解除されてＦＬＴｌがＨｉレベルとなって
もＦ−Ｆｉｌのリセット出力端子Ｑは依然Ｌｏレベルの
ままとなる。時刻ｔ３になって故障リセットスイッチ４
が閉されてＢ点の電位がＬＯになるとＦ−Ｆｉｌのリセ
ット１端子ＲがＬＯレベルとなるのでリセット出力端子
ＱもＨｉレベルとなり、発光素子２１が消灯して故障表
示が消滅する。他のＦ−Ｆ１２〜１ｎに故障信号ＦＬＴ
Ｉ〜ＦＬＴｎがそれぞれ到来した場合も同様である。
この従来の装置では、Ｆ−Ｆのラッチ時ＬＯレベル出力
をＯＲゲートを介してマイクロプロセッサに割込ませる
ようになっているので、故障原因の数が増し、故障信号
の数が多くなると、ＯＲゲート用のＩＣの数が増え、そ
の分、大形で高価になると云う問題があった。
をＯＲゲートを介してマイクロプロセッサに割込ませる
ようになっているので、故障原因の数が増し、故障信号
の数が多くなると、ＯＲゲート用のＩＣの数が増え、そ
の分、大形で高価になると云う問題があった。
この発明は上記従来問題を解消するためになされたもの
で、故障原因の数が増えても、マイクロプロセッサに対
する割込みとその解除を少ない素子数で実現することが
でき、従来に比し、小型で安価な故障検出装置を得るこ
とを目的とする。
で、故障原因の数が増えても、マイクロプロセッサに対
する割込みとその解除を少ない素子数で実現することが
でき、従来に比し、小型で安価な故障検出装置を得るこ
とを目的とする。
Ｈｉレベルの信号を出力させ、この出力を発光素子を介
してトランジスタアレイとＮＯＴゲート及び接地抵抗か
らなる回路に導き、故障信号到来時後、該トランジスタ
アレイをマイクロプロセッサにより一定時間間隔でオン
・オフ制御する構成としたものである。
してトランジスタアレイとＮＯＴゲート及び接地抵抗か
らなる回路に導き、故障信号到来時後、該トランジスタ
アレイをマイクロプロセッサにより一定時間間隔でオン
・オフ制御する構成としたものである。
この発明では、故障信号が到来した後は、トランジスタ
アレイのオン時には発光素子が点灯して故障表示が行わ
れ、故障信号が消滅した場合には、Ｆ−Ｆをリセットす
るための故障リセットスイッチの投入後上記トランシタ
アレイのオフ時にマイクロプロセッサの割込みが自動的
に解除されて、故障解除の有無が検出される。
アレイのオン時には発光素子が点灯して故障表示が行わ
れ、故障信号が消滅した場合には、Ｆ−Ｆをリセットす
るための故障リセットスイッチの投入後上記トランシタ
アレイのオフ時にマイクロプロセッサの割込みが自動的
に解除されて、故障解除の有無が検出される。
第１図はこの発明の一実施例を示したものである。同図
において、６はトランジスタアレイであって、出力側が
抵抗３１．３２、・・・３ｎの共通接続端子に接続され
ており、マイクロプロセッサ５から所定時間間隔Ｔでオ
ン・オフ制御される。７はＣＭＯ３のＮＯＴゲートであ
って、トランジスタアレイ６の出力側とマイクロプロセ
ッサ５の割込み端子ｒ丁子との間に挿入されている。８
は接地抵抗であって、トランジスタアレイ６の出力側に
接続されて接地されている。なお、接地抵抗８の抵抗値
〉抵抗３１．３２、・・３ｎの抵抗値である。他の構成
は第３図と同一であるので説明は省略する。
において、６はトランジスタアレイであって、出力側が
抵抗３１．３２、・・・３ｎの共通接続端子に接続され
ており、マイクロプロセッサ５から所定時間間隔Ｔでオ
ン・オフ制御される。７はＣＭＯ３のＮＯＴゲートであ
って、トランジスタアレイ６の出力側とマイクロプロセ
ッサ５の割込み端子ｒ丁子との間に挿入されている。８
は接地抵抗であって、トランジスタアレイ６の出力側に
接続されて接地されている。なお、接地抵抗８の抵抗値
〉抵抗３１．３２、・・３ｎの抵抗値である。他の構成
は第３図と同一であるので説明は省略する。
次に、この装置の動作を第２図のタイムチャートを参照
して説明する。
して説明する。
時刻ｔ１に故障信号ＦＬＴＩがＦ−Ｆｉｌのセット入力
端子Ｓに到来したものとすると、該Ｆ−Ｆ１１はセット
されて、そのリセット出力端子Ｑは′Ｈｉレベルとなる
。この時、トランジスタアレイ６はオフしており、かつ
、〔接地抵抗８の抵抗値〉抵抗３１．３２、・・３ｎの
抵抗値〕に選定されているので、ＮＯＴＯＲゲート９力
はＨｉレベルにあり、従って、０点のレベルはＬｏレベ
ルとなって、マイクロプロセッサ５が割込み信号を受け
ることになる。この割込みを検出したマイクロプロセッ
サ５はトランジスタアレイ６のオン・オフ制御を開始す
るとともに所定のプログラムに従い故障処理を実行する
。マイクロプロセッサ５はトランジスタアレイ６のオン
・オフ制御を開始する番ので、トランジシスタアレイ６
のオン期間には、電流が、Ｆ−Ｆｉｌのリセット出力端
子Ｑ−発光棄子２１−抵抗３１−）ランジスタアレイ６
の径路を流れて、発光素子２１が点灯し、故障表示が行
われる。時刻ｔ２で故障が除去されて故障信号ＦＬＴＩ
が消滅（Ｈｉレベル）し、時刻ｔ３で故障リセットスイ
ッチ４が投入されてオンしたとすると、Ｆ−Ｆｌｌのリ
セット入力端子ＲはＬｏレベルとなり、リセット出力端
子ＱもＬｏレベルとなるので、この状態でトランジスタ
アレイ６がオフ制御されると、ＮＯＴゲート７は、接地
抵抗８を介して接地されていることにより、その入力側
レベルがＬｏレベルとなり、マイクロプロセッサ５に対
する割込みがトランジスタアレイ６のオフタイミングｔ
４で解除される。
端子Ｓに到来したものとすると、該Ｆ−Ｆ１１はセット
されて、そのリセット出力端子Ｑは′Ｈｉレベルとなる
。この時、トランジスタアレイ６はオフしており、かつ
、〔接地抵抗８の抵抗値〉抵抗３１．３２、・・３ｎの
抵抗値〕に選定されているので、ＮＯＴＯＲゲート９力
はＨｉレベルにあり、従って、０点のレベルはＬｏレベ
ルとなって、マイクロプロセッサ５が割込み信号を受け
ることになる。この割込みを検出したマイクロプロセッ
サ５はトランジスタアレイ６のオン・オフ制御を開始す
るとともに所定のプログラムに従い故障処理を実行する
。マイクロプロセッサ５はトランジスタアレイ６のオン
・オフ制御を開始する番ので、トランジシスタアレイ６
のオン期間には、電流が、Ｆ−Ｆｉｌのリセット出力端
子Ｑ−発光棄子２１−抵抗３１−）ランジスタアレイ６
の径路を流れて、発光素子２１が点灯し、故障表示が行
われる。時刻ｔ２で故障が除去されて故障信号ＦＬＴＩ
が消滅（Ｈｉレベル）し、時刻ｔ３で故障リセットスイ
ッチ４が投入されてオンしたとすると、Ｆ−Ｆｌｌのリ
セット入力端子ＲはＬｏレベルとなり、リセット出力端
子ＱもＬｏレベルとなるので、この状態でトランジスタ
アレイ６がオフ制御されると、ＮＯＴゲート７は、接地
抵抗８を介して接地されていることにより、その入力側
レベルがＬｏレベルとなり、マイクロプロセッサ５に対
する割込みがトランジスタアレイ６のオフタイミングｔ
４で解除される。
他のフリップフロップ１２〜１ｎに故障信号ｐＬＴ２〜
ＦＬＴｎがそれぞれ到来した場合も、同様の故障表示、
割込み、割込み動作が遂行される。
ＦＬＴｎがそれぞれ到来した場合も、同様の故障表示、
割込み、割込み動作が遂行される。
このように、本実施例では、故障原因がｎ個あっても、
１のノットゲート７、■のトランジスタアレイ６及び１
の接地抵抗８で、マイクロプロセッサ５への割込み信号
の供給及び割込み除去が実現される。
１のノットゲート７、■のトランジスタアレイ６及び１
の接地抵抗８で、マイクロプロセッサ５への割込み信号
の供給及び割込み除去が実現される。
また、本実施例では、トランジスタアレイ６をオン・オ
フ制御することにより、故障リセットが行われると、マ
イクロプロセッサ５の割込みが自動的に解除されて該故
障リセットの行われたことが検知される利点がある。
フ制御することにより、故障リセットが行われると、マ
イクロプロセッサ５の割込みが自動的に解除されて該故
障リセットの行われたことが検知される利点がある。
なお、実施例では、トランジスタアレイを使用している
が、これに代えて１個のトランジスタを使用しても良い
ことは明かである。
が、これに代えて１個のトランジスタを使用しても良い
ことは明かである。
この発明は以上説明した通り、故障信号到来時のマイク
ロプロセッサへの割込みと解除をＮＯＴゲートとトラン
ジスタアレイ及び接地抵抗を組合せた１組の回路で実現
することができるので、従来に比して小型化することが
でき、故障原因が増大するに伴い該回路の装置に対する
コスト割合が安価になる利点がある。
ロプロセッサへの割込みと解除をＮＯＴゲートとトラン
ジスタアレイ及び接地抵抗を組合せた１組の回路で実現
することができるので、従来に比して小型化することが
でき、故障原因が増大するに伴い該回路の装置に対する
コスト割合が安価になる利点がある。
第１図はこの発明の一実施例を示すブロック図、第２図
は上記実施例の動作を説明するための波形タイムチャー
ト図、第３図は従来の故障検出装置を示すブロック図、
第４図は上記従来例の動作を説明するための波形タイム
チャートである。 図において、１１〜１ｎ・・・フリップ・フロップ、２
１〜２ｎ−発光素子、５−・マイクロプロセッサ、６−
・トランジスタアレイ、７・・−ＮＯＴゲート、８−・
接地抵抗。 なお、図中、同一符号は同一または相当部分を示す。
は上記実施例の動作を説明するための波形タイムチャー
ト図、第３図は従来の故障検出装置を示すブロック図、
第４図は上記従来例の動作を説明するための波形タイム
チャートである。 図において、１１〜１ｎ・・・フリップ・フロップ、２
１〜２ｎ−発光素子、５−・マイクロプロセッサ、６−
・トランジスタアレイ、７・・−ＮＯＴゲート、８−・
接地抵抗。 なお、図中、同一符号は同一または相当部分を示す。
Claims (1)
- マイクロプロセッサにより制御される装置の故障信号が
導かれる故障信号ラッチ用フリップ・フロップ、低レベ
ル電位に接続される抵抗、該抵抗に出力側が接続される
トランジスタアレイ及び該トランジスタアレイの上記出
力側と上記マイクロプロセッサの割込み端子間に挿入さ
れたＮＯＴゲートを具え、各フリップ・フロップのラッ
チ時高レベル出力がそれぞれに対応する発光素子を介し
て上記抵抗に導かれ、上記マイクロプロセッサが上記割
込み端子に入力を受けると上記トランジスタアレイを所
定時間間隔でオン・オフ駆動することを特徴とする故障
検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60071524A JPS61228505A (ja) | 1985-04-02 | 1985-04-02 | 故障検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60071524A JPS61228505A (ja) | 1985-04-02 | 1985-04-02 | 故障検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61228505A true JPS61228505A (ja) | 1986-10-11 |
Family
ID=13463197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60071524A Pending JPS61228505A (ja) | 1985-04-02 | 1985-04-02 | 故障検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61228505A (ja) |
-
1985
- 1985-04-02 JP JP60071524A patent/JPS61228505A/ja active Pending
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