JPH058651Y2 - - Google Patents
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- JPH058651Y2 JPH058651Y2 JP1986078865U JP7886586U JPH058651Y2 JP H058651 Y2 JPH058651 Y2 JP H058651Y2 JP 1986078865 U JP1986078865 U JP 1986078865U JP 7886586 U JP7886586 U JP 7886586U JP H058651 Y2 JPH058651 Y2 JP H058651Y2
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- JP
- Japan
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- drive
- transistor
- board
- drive circuit
- resistor
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- 230000007257 malfunction Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Description
【考案の詳細な説明】
（産業上の利用分野）
本考案はマグネツト等の駆動部の駆動回路に関
し、より詳細には、駆動部を駆動するための駆動
電流を供給するトランジスタを有する駆動回路部
基板と、前記トランジスタのオン／オフを制御す
る論理素子を有する制御部基板とが、信号線を介
して接続されてなる駆動回路に関する。
し、より詳細には、駆動部を駆動するための駆動
電流を供給するトランジスタを有する駆動回路部
基板と、前記トランジスタのオン／オフを制御す
る論理素子を有する制御部基板とが、信号線を介
して接続されてなる駆動回路に関する。
（従来の技術）
この種の駆動回路の従来例を、第２図の回路図
に示す。図示の駆動回路は、制御部基板１と、駆
動回路部基板２と、電源部４と、制御部基板１と
駆動回路部基板２とを接続する信号線５とを具備
して構成されている。電源部４は各部に直流出力
を供給するものであり、アース電位Ｇ（0V）を基
準として論理回路用直流出力V1、トランジスタ
２１のベース電流供給用直流出力V2、及び駆動
部３を駆動する為の駆動回路用直流出力V3を供
給している。ここでトランジスタ２１は第２図に
示すようにNPNトランジスタである。
に示す。図示の駆動回路は、制御部基板１と、駆
動回路部基板２と、電源部４と、制御部基板１と
駆動回路部基板２とを接続する信号線５とを具備
して構成されている。電源部４は各部に直流出力
を供給するものであり、アース電位Ｇ（0V）を基
準として論理回路用直流出力V1、トランジスタ
２１のベース電流供給用直流出力V2、及び駆動
部３を駆動する為の駆動回路用直流出力V3を供
給している。ここでトランジスタ２１は第２図に
示すようにNPNトランジスタである。
駆動部３を駆動する為には、まず制御部基板１
の制御信号Ａがハイレベル（TTL ICにおいては
2.0V〜V1；以下ハイレベルという）となり、論
理ゲート１１によつて制御信号Ｂをローレベル
（TTL ICにおいては0.4V〜0V；以下ローレベル
という）にする。制御信号Ｂがローレベルになる
と論理ゲート（オープンコレクタ）２３の出力は
オープン状態となり、プルアツプ抵抗２２（以
下、単に抵抗という）によつてトランジスタ２１
のベースＢにV2が印加され、トランジスタ２１
はオンする。従つて、トランジスタ２１のコレク
タ出力Ｃは（Ｇ＋VCE）となる。従つて、駆動部
３には｛V3−（VCE＋Ｇ）｝の電圧が印加され、駆
動電流が流れる。
の制御信号Ａがハイレベル（TTL ICにおいては
2.0V〜V1；以下ハイレベルという）となり、論
理ゲート１１によつて制御信号Ｂをローレベル
（TTL ICにおいては0.4V〜0V；以下ローレベル
という）にする。制御信号Ｂがローレベルになる
と論理ゲート（オープンコレクタ）２３の出力は
オープン状態となり、プルアツプ抵抗２２（以
下、単に抵抗という）によつてトランジスタ２１
のベースＢにV2が印加され、トランジスタ２１
はオンする。従つて、トランジスタ２１のコレク
タ出力Ｃは（Ｇ＋VCE）となる。従つて、駆動部
３には｛V3−（VCE＋Ｇ）｝の電圧が印加され、駆
動電流が流れる。
逆に、制御部基板１の制御信号Ａがローレベル
になると、論理ゲート１１は制御信号Ｂをハイレ
ベルにする。制御信号Ｂがハイレベルになると論
理ゲート（オープンコレクタ）２３の出力はロー
レベルとなり、トランジスタ２１はオフとなる。
従つて、駆動部３の駆動電流は遮断される。
になると、論理ゲート１１は制御信号Ｂをハイレ
ベルにする。制御信号Ｂがハイレベルになると論
理ゲート（オープンコレクタ）２３の出力はロー
レベルとなり、トランジスタ２１はオフとなる。
従つて、駆動部３の駆動電流は遮断される。
ここで、制御信号Ｂを供給する信号線５が断線
した場合を考える。この場合は、論理ゲート（オ
ープンコレクタ）２３の入力にはプルアツプ抵抗
２４（以下、単に抵抗という）によつてV1（ハイ
レベル）が印加される。従つて、制御信号Ｂがハ
イレベルとなり、前述の駆動部３の駆動電流遮断
状態と同様になる。すなわち、制御信号Ｂを供給
する信号線５が断線してもフエイルセーフとなつ
ている。
した場合を考える。この場合は、論理ゲート（オ
ープンコレクタ）２３の入力にはプルアツプ抵抗
２４（以下、単に抵抗という）によつてV1（ハイ
レベル）が印加される。従つて、制御信号Ｂがハ
イレベルとなり、前述の駆動部３の駆動電流遮断
状態と同様になる。すなわち、制御信号Ｂを供給
する信号線５が断線してもフエイルセーフとなつ
ている。
次に、従来の駆動回路の別の構成例を、第３図
の回路図に示す。尚、第２図に示す構成要素と同
一のものについては同一の参照番号を付してい
る。第２図に示す駆動回路と異なる所は、制御部
基板６及び駆動回路部基板７の内部回路構成と、
両基板を接続する信号線８にある。同図におい
て、駆動部３を駆動する為には、制御部基板６の
制御信号Ａをハイレベルとする。すると、論理ゲ
ート（オープンコレクタ）１２の出力はオープン
状態となる。従つて、抵抗２２によつてトランジ
スタ２１のベースＢにV2が印加され、トランジ
スタ２１はオンしコレクタ出力Ｃは（Ｇ＋VCE）
となる。この結果、駆動部３には｛V3−（VCE＋
Ｇ）｝の電圧が印加され、駆動電流が流れる。
の回路図に示す。尚、第２図に示す構成要素と同
一のものについては同一の参照番号を付してい
る。第２図に示す駆動回路と異なる所は、制御部
基板６及び駆動回路部基板７の内部回路構成と、
両基板を接続する信号線８にある。同図におい
て、駆動部３を駆動する為には、制御部基板６の
制御信号Ａをハイレベルとする。すると、論理ゲ
ート（オープンコレクタ）１２の出力はオープン
状態となる。従つて、抵抗２２によつてトランジ
スタ２１のベースＢにV2が印加され、トランジ
スタ２１はオンしコレクタ出力Ｃは（Ｇ＋VCE）
となる。この結果、駆動部３には｛V3−（VCE＋
Ｇ）｝の電圧が印加され、駆動電流が流れる。
逆に、制御部基板６の制御信号Ａがローレベル
になると、論理ゲート（オープンコレクタ）１２
は制御信号Ｂをローレベルにする。制御信号Ｂが
ローレベルとなるとトランジスタ２１はオフとな
り、駆動部３の駆動電流は遮断される。
になると、論理ゲート（オープンコレクタ）１２
は制御信号Ｂをローレベルにする。制御信号Ｂが
ローレベルとなるとトランジスタ２１はオフとな
り、駆動部３の駆動電流は遮断される。
ここで、制御信号Ｂを供給する信号線８が断線
した場合には、トランジスタ２１のベースＢに抵
抗２２を通してV2が印加され、前述の駆動部３
の駆動状態と同様になる。すなわち、フエイルセ
ーフとなつていない。
した場合には、トランジスタ２１のベースＢに抵
抗２２を通してV2が印加され、前述の駆動部３
の駆動状態と同様になる。すなわち、フエイルセ
ーフとなつていない。
尚、上記駆動回路においてはいずれも、電源投
入及び切断時の駆動回路の安全対策として、一般
的にはベース電流供給用直流出力V2又は駆動回
路用直流出力V3を論理回路用直流出力V1に対し
遅投早断になるよう制御している。
入及び切断時の駆動回路の安全対策として、一般
的にはベース電流供給用直流出力V2又は駆動回
路用直流出力V3を論理回路用直流出力V1に対し
遅投早断になるよう制御している。
（考案が解決しようとする問題点）
しかながら、上記従来の駆動回路は以下の問題
点を有する。
点を有する。
第２図に示す回路構成において、論理ゲート１
１からトランジスタ２１までの間の断線を考慮す
る場合、論理ゲート１１から抵抗２２又は２４
までの間と、抵抗２２又は２４からトランジス
タ２１までの間とを比較してみると、の場合に
くらべての場合の断線故障率が高いのが一般的
である。何故ならば、それぞれの場合の断線の可
能性がある個所を比較してみると、の場合は制
御部基板１と、駆動回路部基板２と、信号線５
と、信号線５と各基板を結合するインタフエース
コネクタ２個に断線要因があるのみに対し、の
場合は駆動回路部基板２のみに断線要因があるか
らである。同様なことが、第３図に示す回路構成
についても当てはまる。従つて、制御部基板と駆
動回路部基板とが分離した形で構成される駆動回
路においては、特にこれらの基板を接続する信号
線の断線やインタフエースコネクタの不良等を考
慮する必要がある。
１からトランジスタ２１までの間の断線を考慮す
る場合、論理ゲート１１から抵抗２２又は２４
までの間と、抵抗２２又は２４からトランジス
タ２１までの間とを比較してみると、の場合に
くらべての場合の断線故障率が高いのが一般的
である。何故ならば、それぞれの場合の断線の可
能性がある個所を比較してみると、の場合は制
御部基板１と、駆動回路部基板２と、信号線５
と、信号線５と各基板を結合するインタフエース
コネクタ２個に断線要因があるのみに対し、の
場合は駆動回路部基板２のみに断線要因があるか
らである。同様なことが、第３図に示す回路構成
についても当てはまる。従つて、制御部基板と駆
動回路部基板とが分離した形で構成される駆動回
路においては、特にこれらの基板を接続する信号
線の断線やインタフエースコネクタの不良等を考
慮する必要がある。
このような背景に鑑み、第２図に示す駆動回路
をみれば、信号線５の断線時の駆動回路の誤動作
は、前述したように防止できる。しかしながら、
受信回路２３及び抵抗２４が信号線の数だけ必要
となるので、回路が複雑になるという問題点があ
る。
をみれば、信号線５の断線時の駆動回路の誤動作
は、前述したように防止できる。しかしながら、
受信回路２３及び抵抗２４が信号線の数だけ必要
となるので、回路が複雑になるという問題点があ
る。
一方、第３図に示す駆動回路においては、第２
図に示す受信回路２３及び抵抗２４は削除され回
路は簡略化されているが、前述したように信号線
８の断線時には駆動用のトランジスタ２１がオン
してしまるため、駆動部３に駆動電流が流れ、誤
動作につながるという問題点がある。
図に示す受信回路２３及び抵抗２４は削除され回
路は簡略化されているが、前述したように信号線
８の断線時には駆動用のトランジスタ２１がオン
してしまるため、駆動部３に駆動電流が流れ、誤
動作につながるという問題点がある。
従つて、本考案は上記問題点を解決し、簡単な
回路構成であるにもかかわらず信号線の断線やイ
ンタフエースコネクタの不良等が発生しても駆動
部が誤動作することのない駆動回路を提供するこ
とを目的とする。
回路構成であるにもかかわらず信号線の断線やイ
ンタフエースコネクタの不良等が発生しても駆動
部が誤動作することのない駆動回路を提供するこ
とを目的とする。
（問題点を解決するための手段）
本考案は、駆動部を駆動するための駆動電流を
供給するトランジスタを有する駆動回路部基板
と、前記トランジスタのオン／オフを制御する論
理素子を有する制御部基板と、電源部とからなる
駆動回路に係る。
供給するトランジスタを有する駆動回路部基板
と、前記トランジスタのオン／オフを制御する論
理素子を有する制御部基板と、電源部とからなる
駆動回路に係る。
本考案は、トランジスタとしてNPNトランジ
スタを用い、一端を前記論理素子の出力端子に接
続された信号線の他端はNPNトランジスタのベ
ース端子に接続され、NPNトランジスタのベー
ス電流供給用のプルアツプ抵抗が制御部基板内に
設けられ、プルアツプ抵抗の一端は制御部基板内
で信号線に接続され、他端は電源部のベース電流
供給用電源に接続されていることに特徴がある。
スタを用い、一端を前記論理素子の出力端子に接
続された信号線の他端はNPNトランジスタのベ
ース端子に接続され、NPNトランジスタのベー
ス電流供給用のプルアツプ抵抗が制御部基板内に
設けられ、プルアツプ抵抗の一端は制御部基板内
で信号線に接続され、他端は電源部のベース電流
供給用電源に接続されていることに特徴がある。
（作用）
マグネツト等の駆動部を駆動する場合、論理素
子は例えばオープン状態になる。このため、ベー
ス電流供給用抵抗及び信号線を介してベース電流
がNPNトランジスタに供給され、NPNトランジ
スタがオンし、駆動部にNPNトランジスタを介
した駆動電流が流れる。
子は例えばオープン状態になる。このため、ベー
ス電流供給用抵抗及び信号線を介してベース電流
がNPNトランジスタに供給され、NPNトランジ
スタがオンし、駆動部にNPNトランジスタを介
した駆動電流が流れる。
一方、駆動部を駆動しない場合は、論理素子の
出力はローレベルとなり、これに伴いNPNトラ
ンジスタのベースもローレベルとなる。従つて、
駆動部には駆動電流が供給されない。
出力はローレベルとなり、これに伴いNPNトラ
ンジスタのベースもローレベルとなる。従つて、
駆動部には駆動電流が供給されない。
ここで、信号線が断線した場合はベース電流が
遮断される。従つて、駆動部には駆動電流が供給
されない。
遮断される。従つて、駆動部には駆動電流が供給
されない。
（実施例）
以下、本考案の一実施例を図面を参照した詳細
に説明する。
に説明する。
第１図は、本考案の一実施例を示す回路図であ
る。尚、図中、前述した構成要素と同一の構成要
素には同一の参照番号を付してある。本実施例は
制御部基板９と、駆動回路部基板１０と電源部４
とを具備して構成される。第１図と第３図とを比
較すればわかるように、本実施例は第３図に示す
トランジスタ２１のベース電流供給用のプルアツ
プ抵抗２２を駆動回路部基板７側に設けるのでは
なく、第１図に示す制御部基板９側に設けたこと
を特徴とする。この制御部基板９側に設けたベー
ス電流供給用のプルアツプ抵抗を参照番号１３に
て示す。図示するように、プルアツプ抵抗１３
（以下、単に抵抗という）の一端は制御部基板９
内で信号線８に接続され、他端は電源部４のベー
ス電流供給用直流出力V2の正極側に接続されて
いる。
る。尚、図中、前述した構成要素と同一の構成要
素には同一の参照番号を付してある。本実施例は
制御部基板９と、駆動回路部基板１０と電源部４
とを具備して構成される。第１図と第３図とを比
較すればわかるように、本実施例は第３図に示す
トランジスタ２１のベース電流供給用のプルアツ
プ抵抗２２を駆動回路部基板７側に設けるのでは
なく、第１図に示す制御部基板９側に設けたこと
を特徴とする。この制御部基板９側に設けたベー
ス電流供給用のプルアツプ抵抗を参照番号１３に
て示す。図示するように、プルアツプ抵抗１３
（以下、単に抵抗という）の一端は制御部基板９
内で信号線８に接続され、他端は電源部４のベー
ス電流供給用直流出力V2の正極側に接続されて
いる。
次に、本実施例の動作を説明する。
駆動部３を駆動する為には、まず制御部基板９
の制御信号Ａをハイレベルとする。すると、論理
ゲート（オープンコレクタ）１２の出力はオープ
ン状態となり、抵抗１３によつてトランジスタ２
１のベースＢにV2が信号線８を介して印加され
る。従つて、トランジスタ２１はオンし、コレク
タ出力Ｃは（Ｇ＋VCE）となる。この結果、駆動
部３には｛V3−（Ｇ＋VCE）｝が印加され駆動電流
が流れる。
の制御信号Ａをハイレベルとする。すると、論理
ゲート（オープンコレクタ）１２の出力はオープ
ン状態となり、抵抗１３によつてトランジスタ２
１のベースＢにV2が信号線８を介して印加され
る。従つて、トランジスタ２１はオンし、コレク
タ出力Ｃは（Ｇ＋VCE）となる。この結果、駆動
部３には｛V3−（Ｇ＋VCE）｝が印加され駆動電流
が流れる。
逆に、制御部基板９の制御信号Ａがローレベル
になると、論理ゲート（オープンコレクタ）１２
は制御信号Ｂをローレベルにする。制御信号Ｂが
ローレベルになるとトランジスタ２１はオフとな
り、駆動部３の駆動電流は遮断される。
になると、論理ゲート（オープンコレクタ）１２
は制御信号Ｂをローレベルにする。制御信号Ｂが
ローレベルになるとトランジスタ２１はオフとな
り、駆動部３の駆動電流は遮断される。
次に、信号線８が断線した場合には、トランジ
スタ２１のベースＢに電圧は印加されず、トラン
ジスタ２１はオフとなる。すなわち、駆動部３の
駆動電流遮断状態と同様になり、駆動部３の誤動
作を防止できる。
スタ２１のベースＢに電圧は印加されず、トラン
ジスタ２１はオフとなる。すなわち、駆動部３の
駆動電流遮断状態と同様になり、駆動部３の誤動
作を防止できる。
尚、本実施例においても、電源投入及び切断時
の駆動回路の安全対策として、ベース電流供給用
直流出力V2又は駆動回路用直流出力V3を論理回
路用直流出力V1に対し遅投早断になるよう制御
することが好ましい。
の駆動回路の安全対策として、ベース電流供給用
直流出力V2又は駆動回路用直流出力V3を論理回
路用直流出力V1に対し遅投早断になるよう制御
することが好ましい。
このように、本実施例によれば、第３図の従来
の回路構成にくらべ、部品点数を増加させること
なく、制御信号Ｂが遮断しても駆動部３の誤動作
を防止できる。
の回路構成にくらべ、部品点数を増加させること
なく、制御信号Ｂが遮断しても駆動部３の誤動作
を防止できる。
（考案の効果）
以上説明したように、本考案によれば、駆動回
路部基板内のトランジスタのベース電流供給用抵
抗を制御部基板内に設け、トランジスタのベース
電流をこれらの基板を接続する信号線を介して供
給することとしたため、信号線の断線等により両
基板が電気的に分離した状態となつても、駆動部
を誤動作させることのない、簡易な回路構成の駆
動回路を提供することができる。
路部基板内のトランジスタのベース電流供給用抵
抗を制御部基板内に設け、トランジスタのベース
電流をこれらの基板を接続する信号線を介して供
給することとしたため、信号線の断線等により両
基板が電気的に分離した状態となつても、駆動部
を誤動作させることのない、簡易な回路構成の駆
動回路を提供することができる。
第１図は本考案の一実施例の回路図、第２図及
び第３図はそれぞれ従来の駆動回路の回路図であ
る。 １，６，９……制御部基板、２，７，１０……
駆動回路部基板、３……駆動部、４……電源部、
５，８……信号線、１１，１２，２３……論理ゲ
ート、１３，２２，２４……プルアツプ抵抗。
び第３図はそれぞれ従来の駆動回路の回路図であ
る。 １，６，９……制御部基板、２，７，１０……
駆動回路部基板、３……駆動部、４……電源部、
５，８……信号線、１１，１２，２３……論理ゲ
ート、１３，２２，２４……プルアツプ抵抗。
Claims (1)
- 【実用新案登録請求の範囲】 駆動部３を駆動するための駆動電流を供給する
トランジスタ２１を有する駆動回路部基板１０
と、前記トランジスタのオン／オフを制御する論
理素子１２を有する制御部基板９と、電源部４と
からなる駆動回路において、 前記トランジスタとしてNPNトランジスタを
用い、 一端を前記論理素子の出力端子に接続された信
号線８の他端は前記NPNトランジスタのベース
端子に接続され、 前記NPNトランジスタのベース電流供給用の
プルアツプ抵抗１３が前記制御部基板内に設けら
れ、 当該プルアツプ抵抗の一端は前記制御部基板内
で前記信号線に接続され、他端は前記電源部のベ
ース電流供給用電源に接続され、 前記駆動回路部基板内の前記NPNトランジス
タのベース電流は前記制御部基板内の論理素子の
出力に従つて前記制御部基板内の前記プルアツプ
抵抗によつて前記信号線を介して前記NPNトラ
ンジスタのベースに印加されることを特徴とする
駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986078865U JPH058651Y2 (ja) | 1986-05-27 | 1986-05-27 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986078865U JPH058651Y2 (ja) | 1986-05-27 | 1986-05-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62192607U JPS62192607U (ja) | 1987-12-08 |
| JPH058651Y2 true JPH058651Y2 (ja) | 1993-03-04 |
Family
ID=30928204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986078865U Expired - Lifetime JPH058651Y2 (ja) | 1986-05-27 | 1986-05-27 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH058651Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2611432B2 (ja) * | 1989-06-16 | 1997-05-21 | 富士通株式会社 | 駆動回路に対するバイアス供給方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS507063A (ja) * | 1973-05-23 | 1975-01-24 | ||
| JPS50116950A (ja) * | 1974-02-28 | 1975-09-12 | ||
| JPS5277620A (en) * | 1975-12-24 | 1977-06-30 | Fujitsu Ltd | Switch driver receiver circuit |
| JPS55105840A (en) * | 1979-02-05 | 1980-08-13 | Sony Corp | Interface circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5385551U (ja) * | 1976-12-16 | 1978-07-14 |
-
1986
- 1986-05-27 JP JP1986078865U patent/JPH058651Y2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS507063A (ja) * | 1973-05-23 | 1975-01-24 | ||
| JPS50116950A (ja) * | 1974-02-28 | 1975-09-12 | ||
| JPS5277620A (en) * | 1975-12-24 | 1977-06-30 | Fujitsu Ltd | Switch driver receiver circuit |
| JPS55105840A (en) * | 1979-02-05 | 1980-08-13 | Sony Corp | Interface circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62192607U (ja) | 1987-12-08 |
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