JPH01199460A - 回路基板 - Google Patents
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- JPH01199460A JPH01199460A JP2273688A JP2273688A JPH01199460A JP H01199460 A JPH01199460 A JP H01199460A JP 2273688 A JP2273688 A JP 2273688A JP 2273688 A JP2273688 A JP 2273688A JP H01199460 A JPH01199460 A JP H01199460A
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- 239000000758 substrate Substances 0.000 title abstract description 19
- 239000000919 ceramic Substances 0.000 claims abstract description 14
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 claims abstract description 13
- 239000011347 resin Substances 0.000 claims abstract description 7
- 229920005989 resin Polymers 0.000 claims abstract description 7
- 229920001721 polyimide Polymers 0.000 abstract description 9
- 238000000034 method Methods 0.000 abstract description 8
- 239000010408 film Substances 0.000 abstract description 7
- 238000007740 vapor deposition Methods 0.000 abstract description 6
- 238000004806 packaging method and process Methods 0.000 abstract description 5
- 239000004952 Polyamide Substances 0.000 abstract description 4
- 239000004642 Polyimide Substances 0.000 abstract description 4
- 229920002647 polyamide Polymers 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 238000005530 etching Methods 0.000 abstract description 3
- 238000005245 sintering Methods 0.000 abstract description 2
- 239000010409 thin film Substances 0.000 abstract description 2
- 230000005855 radiation Effects 0.000 abstract 1
- 230000017525 heat dissipation Effects 0.000 description 8
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 6
- 239000009719 polyimide resin Substances 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 229910001080 W alloy Inorganic materials 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920006122 polyamide resin Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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- H01L2224/161—Disposition
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- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
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- Production Of Multi-Layered Print Wiring Board (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は放熱性に優れた回路基板に関する。
(従来の技術)
高速コンピュータ等に用いる回路では、高速・高集積L
SIを用い、LSIチップ間を短く接続し、チップの発
熱を効率的に放散する必要がある。
SIを用い、LSIチップ間を短く接続し、チップの発
熱を効率的に放散する必要がある。
そのための構造としては、第2図に示すようなセラミッ
ク多層配線基板が代表的なものである。
ク多層配線基板が代表的なものである。
第2図は多層セラミック基板の断面であるが、アルミナ
でなるセラミック基板21の内部には必要に応じて配線
M22が設けられる。セラミック基板21の表面には、
絶g−樹脂で形成された薄膜微細多層配線層23が設け
られている。
でなるセラミック基板21の内部には必要に応じて配線
M22が設けられる。セラミック基板21の表面には、
絶g−樹脂で形成された薄膜微細多層配線層23が設け
られている。
この配線層23の表面には、ICチップ24が実装され
、その裏面に例えば銅−タングスデン合金でなる放熱体
25がICチップに生ずる発熱を放散するために接続さ
れる。
、その裏面に例えば銅−タングスデン合金でなる放熱体
25がICチップに生ずる発熱を放散するために接続さ
れる。
(発明が解決しようとする課題)
しかしながら、このような構造の回路基板では、放熱体
をICチップの裏面上に設ける構造であるため、ICチ
ップが複数の場合個別に放熱体が必要でありM造が複雑
となりかつ実装の際、従来の厚膜ハイブリッドIC基板
の場合とは異なる特別な構造が必要なため量産性に欠け
るという問題点があった。
をICチップの裏面上に設ける構造であるため、ICチ
ップが複数の場合個別に放熱体が必要でありM造が複雑
となりかつ実装の際、従来の厚膜ハイブリッドIC基板
の場合とは異なる特別な構造が必要なため量産性に欠け
るという問題点があった。
本発明は、上記問題点を考慮してなされたものであり、
構造が簡単でかつ放熱機能が優れる高密度実装可能な超
高速回路用基板を提供することを[1的とする。
構造が簡単でかつ放熱機能が優れる高密度実装可能な超
高速回路用基板を提供することを[1的とする。
し発明の構成]
(課題を解決するための手段および作用)本発明の回路
基板は、窒化アルミニウムセラミックスでなる基板の表
面に、低誘電率樹脂を絶縁層をする多層回路を具備する
ことを特徴とするものであり、更に、前記基盤の裏面に
放熱体を具備してなるものである。
基板は、窒化アルミニウムセラミックスでなる基板の表
面に、低誘電率樹脂を絶縁層をする多層回路を具備する
ことを特徴とするものであり、更に、前記基盤の裏面に
放熱体を具備してなるものである。
本発明を構成する窒化アルミニウムセラミックスは、従
来用いられているアルミナの3〜10倍の熱伝導率を有
し、かつ熱膨張係数がシリコンに近く強度も大きいもの
である。したがって、アルミナでは熱放散が不十分であ
った高密度実装回路の基板として好ましいものであり、
放熱体を基板の裏面(高密度実装回路を形成した面を表
面とする。
来用いられているアルミナの3〜10倍の熱伝導率を有
し、かつ熱膨張係数がシリコンに近く強度も大きいもの
である。したがって、アルミナでは熱放散が不十分であ
った高密度実装回路の基板として好ましいものであり、
放熱体を基板の裏面(高密度実装回路を形成した面を表
面とする。
)に設ける構造で充分な熱放散が可能となる。
また、窒化アルミニウムセラミックスの表面に形成する
高密度実装回路では、信号の遅延時間を小さくするため
に低誘電率樹脂を用いることが好ましく、例えばポリイ
ミド樹脂が適用できる。ポリイミド樹脂の誘電率はアル
ミナおよび窒化アルミニウムセラミックスの8〜9に対
し3〜3.5と低いため1層号の遅延時間を小さくする
ことができるとともに、抵抗値の低いCUを導体に使用
できるため配線をV&細化しても低い抵抗値を維持でき
る。また、適当な厚さの絶縁膜を容易に得ることができ
るため配線容量を小さくできる。ポリイミド樹脂のなか
でも感光基をもつポリアミドによるポリイミド樹脂は、
多層回路のスルーホール形成が容易であり好ましい。
高密度実装回路では、信号の遅延時間を小さくするため
に低誘電率樹脂を用いることが好ましく、例えばポリイ
ミド樹脂が適用できる。ポリイミド樹脂の誘電率はアル
ミナおよび窒化アルミニウムセラミックスの8〜9に対
し3〜3.5と低いため1層号の遅延時間を小さくする
ことができるとともに、抵抗値の低いCUを導体に使用
できるため配線をV&細化しても低い抵抗値を維持でき
る。また、適当な厚さの絶縁膜を容易に得ることができ
るため配線容量を小さくできる。ポリイミド樹脂のなか
でも感光基をもつポリアミドによるポリイミド樹脂は、
多層回路のスルーホール形成が容易であり好ましい。
ポリイミド樹脂を絶縁層とする高密度実装回路は、例え
ば次のようにして得られる。
ば次のようにして得られる。
まずセラミック基板の表面に蒸着またはスパッタリング
により電源や接地に用いる配線を形成する0次いで、感
光基をもつポリアミドを塗布し、マスク露光、現像によ
りスルーホール、キャビデイ部等を形成しベーキングを
行い膜厚20μm以下の絶縁層を形成する。次に、蒸着
、スパッタリングなどの方法でフォトリソグラフィ技術
を用いることにより薄膜のCu配線層を形成する。配線
幅は10〜50μl、膜厚は5〜10μmである。更に
配線層上に再び感光性ポリアミド脂を塗布し前述の工程
により絶縁層を形成する。このような工程を必要回数繰
返し、多層配線基板を形成する。
により電源や接地に用いる配線を形成する0次いで、感
光基をもつポリアミドを塗布し、マスク露光、現像によ
りスルーホール、キャビデイ部等を形成しベーキングを
行い膜厚20μm以下の絶縁層を形成する。次に、蒸着
、スパッタリングなどの方法でフォトリソグラフィ技術
を用いることにより薄膜のCu配線層を形成する。配線
幅は10〜50μl、膜厚は5〜10μmである。更に
配線層上に再び感光性ポリアミド脂を塗布し前述の工程
により絶縁層を形成する。このような工程を必要回数繰
返し、多層配線基板を形成する。
(実施例)
第1図に本発明の実施例を示す、焼結助剤としてY2O
3を3重量%添加してなる窒化アルミニウム基板1を用
意し、表面を鏡面研磨した後、蒸着またはスパッタリン
グにより表面に導電層を・形成する0次いで、フォトレ
ジストを塗布し、所定の配線パターンにマスク露光し、
現像、エツチングにより電源配線等2を形成する。その
後電源配線等2の上に感光性ポリアミド(加熱によって
ポリイミドになるもの)をスピンナーにより塗布し、マ
スク露光、現像を施してスルーホール、キャビティ部を
形成し加熱処理して4μm程度の絶縁層3を得る6次に
蒸着、スパッタリングまたは無電解めっきにより薄膜の
Cu配線層4を形成し、フォトレジスト−エツチングプ
ロセスによりパターニングを行なう0以上の工程を3回
繰返すことにより第1図に示すような3層のポリイミド
多層配線を得た。ポリイミド絶縁層3の最上面の電極部
5は、LSI等の超高速素子6と、ボンディングワイヤ
7により接続される。また、窒化アルミニウム基板表面
に設けた電源配線2は、スルーホール11を介して入出
力端子8に接続される。窒化アルミニウム基板の裏面に
は、Cu−W合金でなる放熱体9が、熱伝導性接着材に
より接続されている。また、内部回路等は、金属キャッ
プ10でカバーし、湿気等による劣化を防止する。
3を3重量%添加してなる窒化アルミニウム基板1を用
意し、表面を鏡面研磨した後、蒸着またはスパッタリン
グにより表面に導電層を・形成する0次いで、フォトレ
ジストを塗布し、所定の配線パターンにマスク露光し、
現像、エツチングにより電源配線等2を形成する。その
後電源配線等2の上に感光性ポリアミド(加熱によって
ポリイミドになるもの)をスピンナーにより塗布し、マ
スク露光、現像を施してスルーホール、キャビティ部を
形成し加熱処理して4μm程度の絶縁層3を得る6次に
蒸着、スパッタリングまたは無電解めっきにより薄膜の
Cu配線層4を形成し、フォトレジスト−エツチングプ
ロセスによりパターニングを行なう0以上の工程を3回
繰返すことにより第1図に示すような3層のポリイミド
多層配線を得た。ポリイミド絶縁層3の最上面の電極部
5は、LSI等の超高速素子6と、ボンディングワイヤ
7により接続される。また、窒化アルミニウム基板表面
に設けた電源配線2は、スルーホール11を介して入出
力端子8に接続される。窒化アルミニウム基板の裏面に
は、Cu−W合金でなる放熱体9が、熱伝導性接着材に
より接続されている。また、内部回路等は、金属キャッ
プ10でカバーし、湿気等による劣化を防止する。
このように構成した回路基板によれば、熱伝導率が大き
く電気特性に優れた窒化アルミニウムセラミックス基板
と、誘電率が小さい絶縁性樹脂とで構成されているので
、回路の高速性と放熱性を両立させとることができる。
く電気特性に優れた窒化アルミニウムセラミックス基板
と、誘電率が小さい絶縁性樹脂とで構成されているので
、回路の高速性と放熱性を両立させとることができる。
[発明の効果コ
以上説明したように、本発明によれば、従来の厚膜ハイ
ブリッド基板と同等の前車な構造で、かつ放熱機能に優
れ、超高速素子を含む高密度実装が可能な回路基板を得
ることができる。さらにAINは熱膨脹率がStチップ
のそれと近い値をもっているため従来のアルミナ基板に
比べ大型のSiチップが搭載可能であるなど従来のアル
ミナ基板の放熱性および大型チップ搭載の可能性などを
改善するものである。
ブリッド基板と同等の前車な構造で、かつ放熱機能に優
れ、超高速素子を含む高密度実装が可能な回路基板を得
ることができる。さらにAINは熱膨脹率がStチップ
のそれと近い値をもっているため従来のアルミナ基板に
比べ大型のSiチップが搭載可能であるなど従来のアル
ミナ基板の放熱性および大型チップ搭載の可能性などを
改善するものである。
第1図は本発明の回路基板の一実施例を示す部分断面図
、第2図は従来のセラミック多層配線基板の構造を示す
部分断面図である。 1・・・・・・・・・窒化アルミニウム基板3・・・・
・・・・・絶縁層 4・・・・・・・・・Cu配am 6・・・・・・・・・超高速素子 8・・・・・・・・・入出力端子 9・・・・・・・・・放熱体 代理人 弁理士 則 近 憲 佑 同 湯山幸夫 第1図
、第2図は従来のセラミック多層配線基板の構造を示す
部分断面図である。 1・・・・・・・・・窒化アルミニウム基板3・・・・
・・・・・絶縁層 4・・・・・・・・・Cu配am 6・・・・・・・・・超高速素子 8・・・・・・・・・入出力端子 9・・・・・・・・・放熱体 代理人 弁理士 則 近 憲 佑 同 湯山幸夫 第1図
Claims (1)
- (1)窒化アルミニウムセラミックスでなる基板の表面
に低誘電率樹脂を絶縁層とする多層回路を具備してなる
ことを特徴とする回路基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63022736A JP2755587B2 (ja) | 1988-02-04 | 1988-02-04 | 回路基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63022736A JP2755587B2 (ja) | 1988-02-04 | 1988-02-04 | 回路基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01199460A true JPH01199460A (ja) | 1989-08-10 |
JP2755587B2 JP2755587B2 (ja) | 1998-05-20 |
Family
ID=12091015
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63022736A Expired - Fee Related JP2755587B2 (ja) | 1988-02-04 | 1988-02-04 | 回路基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2755587B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5041899A (en) * | 1988-06-08 | 1991-08-20 | Fujitsu Limited | Integrated circuit device having an improved package structure |
EP0474176A2 (de) * | 1990-09-07 | 1992-03-11 | Deutsche Aerospace AG | Dünnfilm-Mehrlagenschaltung und Verfahren zur Herstellung von Dünnfilm-Mehrlagenschaltungen |
JPH08139267A (ja) * | 1994-11-07 | 1996-05-31 | Nec Corp | マルチチップモジュール |
JPH08148839A (ja) * | 1994-11-21 | 1996-06-07 | Nippondenso Co Ltd | 混成集積回路装置 |
US6127634A (en) * | 1994-10-11 | 2000-10-03 | Fujitsu Limited | Wiring board with an insulating layer to prevent gap formation during etching |
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JPS59207691A (ja) * | 1983-05-11 | 1984-11-24 | 株式会社日立製作所 | 多層配線基板の製造方法 |
JPS62219693A (ja) * | 1986-03-20 | 1987-09-26 | 富士通株式会社 | 薄膜多層セラミツク回路基板 |
-
1988
- 1988-02-04 JP JP63022736A patent/JP2755587B2/ja not_active Expired - Fee Related
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