JPH01196911A - サンプルアナログ信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はサンプリング　アナログ電気信号を処理する回
路配置に関するものである。

出願人によるヨーロッパ特許第８８２０１９３４．２号
および第８８２０１９３３．４号には、取扱う電気量を
電流としたサンプリング　アナログ電気信号処理方法に
つき記載されている。この方法を以下電流スイッチ信号
処理と呼び、この方法を使用する回路配置を電流スイッ
チ回路と呼ぶことにする。容量スイッチ回路においては
、サンプリング　アナログ電気信号の信号処理を行うの
に電荷を取扱うことは既知であるが、電荷を取扱うため
には高品質の直線性容量を必要とし、ＭＯ３回路におい
ては通常２つのポリシリコン層を用いてこれらを作製し
ている。しかし、２つのポリシリコン層を与えることは
、ＬＳＩおよびＶＬＳＩデジタル回路に通常使用される
Ｃ　Ｍ　ＯＳプロセスの標準部分でなく、したがって単
−集積回路上でアナログおよびデジタル信号処理を組合
せるようにした回路の出現をさらに難かしくしている。

さらに、容量スイッチ回路において信号を取扱うのに必
要なコンデンサは全チップ面積の半分またはそれ以上の
大きな面積を占有する。かくして電流スイッチ回路を使
用することにより、処理の問題およびチップ面積の問題
を軽減ずることができるが、電流スイッチ回路の実現に
は電流ミラー回路を使用することが好都合であり、また
、少なくともより簡単な実施例では、これらの回路に単
方向入力電流を必要とする。したがって、多くの場合そ
うであるように、双方向入力信号を処理する必要がある
場合には、双方向入力電流にバイアス電流を加えて、単
方向入力電流を使用しうるようにすることが必要である
。しかし、その場合、バイアス電流はそれを処理された
信号電流から分離することが難かしいので、バイアス電
流それ自体を双方向入力電流と同じような方法で処理し
ないようにすることが必要であり、これには異なる電流
の大きさを有する処理回路内の種々の位置にバイアス電
流源を付加することを必要とする。その結果、正確に限
定されたバイアス電流を生成することの難かしさ、特に
ＬＳＩまたはＶＬＳＩチップの面積上で広範に隔離した
電流源を整合（マツチ）させることの難しさにより、エ
ラーを生ずる可能性がある。

本発明の目的は電流源の整合に関する問題点を軽減し、
双方向入力信号の処理を可能にした電流スイッチ回路配
置を実現しようとしたものである。

この目的を達成するため、現在のサンプル周期における
入力サンプル電流を１つ前またはそれ以上前のサンプル
周期における入力サンプル電流と所定の割合で組合せる
手段と、連続するサンプル周期に該組合せ手段により生
成される結合電流から処理された出力信号を抽出する手
段とを含み、各サンプルを電流の形状とした本発明サン
プルアナログ電気信号処理回路においては、該回路はさ
らに、各々双方向入力信号電流を受信する電流入力およ
び双方向出力信号電流を供給する電流出力を有する複数
の回路モジュールを、双方向入力信号電流にバイアス電
流を加算して回路モジュールにより処理するための単方
向電流を生成する手段と、処理された単方向電流から適
当にスケールされたバイアス電流を減じて回路モジュー
ルの電流出力に双方向信号電流を生成する手段とを具え
たことを特徴とする。

例えば、電流記憶、電流増幅、電流加算または減算、電
流反転ならびに回路モジュール間における信号電流のみ
の転送のような特゛定の機能を遂行させるよう設計した
複数の回路モジュールを用いて回路配置を構成すること
により、１つの集積回路基板上のかなり隔離した場所に
配置するバイアス電流源の正確な整合を要せずして、大
きなシステムを構成することができる。したがって、モ
ジュール内で扱える電流が単方向電流だけの場合でも、
各モジュールによる双方向電流の受信・生成が可能な比
較的簡単なビルディング　ブロックモジュールを使用し
て複雑な信号処理回路を実現することができる。

例えば、回路モジュールの１つは、あるサンプリング周
期に、その入力に前のサンプリング周期に供給された電
流のスケール（規準化）されたバ−ジョンをその出力の
再生しうるような電流メモリ　モジュールにより形成す
ることができる。

電流スイッチ回路において信号を処理するためには１つ
のサンプリング周期から次のサンプリング周期まで電流
を記憶でき、異なるサンプル周期に生じたサンプル電流
を所望のように組合わせ、所定の信号処理機能を行わせ
ることが必要である。

電流メモリ　モジュールは電流入力と、電流出力と第１
および第２の重複しないクロック信号により制御するよ
うにした第１および第２スイッチと、第１および第２メ
モリ　セルとを含み、電流入力を第１スイッチを介して
第１メモリ　セルに結合し、第１メモリ　セルを第２ス
イッチを介して第２メモリ　セルに結合し、第２メモリ
　セルの出力を電流出力に結合したことを特徴とする。

また、各メモリ　セルはそのゲート電極とソース電極間
に接続したコンデンサを有する電界効果トランジスタを
具えるを可とする。かくして駆動源が取除かれたとき、
電界効果トランジスタのゲート・ソース電位を保持させ
るような電荷をコンデンサに記憶させることにより、駆
動源によりトランジスタに流れる電流をコンデンサの荷
電により保持することができる。この場合、電流保持の
有効性は、トランジスタの入力抵抗および電流を保持し
ようとする周期に従属すること勿論であり、したがって
、これは最大サンプリング周期を制御する１つの因子で
ある。

各メモリ　セルにおいては、電界効果トランジスタによ
り電流ミラー回路の出力ブランチを形成させることが望
ましい。また、第１スイッチおよび第２スイッチを電流
ミラーの入力ブランチと出力ブランチを隔離するよう配
置し、第１電流ミラーの出力ブランチを第２電流ミラー
の入力ブランチに接続するようにすることが望ましい。

スイッチにより隔離された入力ブランチおよび出力ブラ
ンチを有する電流ミラー回路として電流メモリ　セルを
形成することは、その出力に入力電流が正確に導出され
ることを可能にし、出力電流が所望の値に保持されるよ
う、正しい電位にコンデンサを充電することを可能にす
る。

電流ミラー回路の少なくとも１つはその入力および出力
ブランチ間に１と異なる電流比をもたせるようにする。

また、第２電流ミラーには複数の出力ブランチを設ける
。これは電流メモリに増幅機能を付加し、もしくは必要
に応じて、回路配置の種々の部分に分配可能な複数の個
別出力を与えることを可能にする。

電流メモリ　モジュールは入力と、出力と、サンプル周
期の第１部分の間導通して第１メモリセルの入力をトラ
ンジスタの主導電通路に接続するための第１スイッチを
含む手段と、該第１部分の間導通して、第１スイッチと
トランジスタの主導電通路との接続点を電流保持手段に
接続するための第２スイッチを含む手段と、サンプリン
グ周期の第２部分の間、トランジスタの主導電通路を第
１メモリ　セルの出力に接続するための手段とを有する
第１メモリ　セル、ならびに第１７モリセルの出力に結
合した入力と、電流メモリ　モジュールの出力に結合し
た出力と、電流メモリモジュールの入力を第１メモリ　
セルの入力に結°合する手段を有する第２メモリ　セル
を含むことを特徴とする。

入力電流と出力電流の双方に対して同一トランジスタを
使用することにより、トランジスタのミスマツチングに
よるエラーを除去することは可能であるが、このメモリ
　セルよりの出力はサンプリング周期の第２部分の間の
みしか使用できない。

また、トランジスタの主導電通路を第１メモリセルの出
力に接続するための手段はサンプル周期の第１部分と重
複しない第２部分の間導電するスイッチを含み、第３ス
イッチが導電している際、第１メモリ　セルよりの出力
電流を使用しうるようにしている。

また、第２メモリ　セルは入力と、出力と、第２メモリ
　セルの入力をトランジスタの主導電通路に接続するた
め、サンプリング周期の第２部分の間導電する第１スイ
ッチを含む手段と、第１スイッチとトランジスタの主導
電通路との接続点を電流保持手段に接続するため、サン
プリング周期の第２部分の間導電する第２スイッチを含
む手段と、トランジスタの主導電通路を第２メモリ　セ
ルの出力に接続するため、第１部分と重複しないサンプ
リング周期の第２部分の間導電するスイッチを含む手段
とを含み、該第３スイッチが導通しているとき電流メモ
リよりの出力電流を使用しうるようにしたことを特徴と
する。

電流メモリ回路は第１メモリ　セルの入力にバイアス電
流を供給する手段と、対応するバイアス電流を第２メモ
リ　セルの出力から抽出する手段と、第３メモリ　セル
とを含み、第２メモリ　セルにより与えられる出力電流
から減算するため、１１メモリ　セルの入力に供給され
るバイアス電流を記憶するよう第３メモリ　セルを配置
するようにしたことを特徴とする。

これは入力電流へのバイアス電流の加算および出力電流
からの電流の減算用に単一バイアス電流源を使用するこ
とを可能にし、電流源間のミスマツチングの問題を回避
させる。

適当にスケールされたバイアス電流を減ずる手段は電流
メモリ　モジュールの出力の数に対応する複数の出力を
有する電流ミラー回路の入力に接続したバイアス電流源
を含み、該電流ミラー回路により生成される出力電流を
第２メモリ　セルの対応する出力電流から減ずるように
したことを特徴とする。

これは単一バイアス電流源を使用して複数の出力からバ
イアス電流を減ずることを可能にする。

また、個々のバイアス電流の必要とする任意のスケーリ
ングは電流ミラー回路の種々の出力ブランチにおいて達
成することができる。

また、メモリ　モジュールは差動入力および差動出力を
有するほか、複数の電流メモリ　セルと、該差動入力の
各々を関連の電流メモリ　セルに結合する手段と、選定
されたメモリ　セルの出力を組合せて差動電流出力に供
給するための手段と、を含むことを特徴とする。

差動電流を用いて信号処理を行うことにより、共通モー
ド　エラーが大幅に低下するような改良性能を得ること
ができ、また電源雑音および高周波ひずみさえも抑制す
ることが可能となる。

また、回路モジュールの１つはその出力に供給される双
方向電流を積分しうる積分回路を含む。

積分回路モジュールは前述したような電流メモリモジュ
ールならびに記憶された電流出力から加算配置への帰還
ループを含み、かくして記憶された電流を各電流入力サ
ンプルに加算しうるようにしている。積分器は差動入力
電流を積分するよう配置する。積分器モジュールは電流
メモリ　セルを形成するか、電流メモリ　セルに関連す
る電流ミラー回路の電流比を適当に選定することにより
損失形（ｌｏｓｓｙ）または無損失形積分のいずれかを
行うよう配置する。積分器モジュールは任意の所望の複
雑さを有するフィルタを構成するのに使用しうる種々の
フィルタ　セクションを形成するのに有用である。

また、回路モジュールの１つはその入力に供給される電
流のスケールされたバージョンをその出力に導出しろる
よう形成したスタティック　モジュールを具えるを可と
する。前記スタティックモジュールはその入力を介して
複数の入力電流をスタティック　モジュールにより電流
加算または電流減算を行いうるよう形成する。またスタ
ティック　モジュールはその入力と出力間に電流反転を
行いうるよう形成する。

スタティック　モジュールは電流増幅、信号反転、電流
加算、電流減算右よび“論理出力（ファン・アウト）”
の機能を行うことを許容する。

ステタイツク　モジュールは電流スケーリング回路を含
み、該電流スケーリング回路は入力電流を第１電流ミラ
ー回路の入力ブランチに供給する手段と、バイアス電流
を第１電流ミラー回路の入力ブランチに供給する手段と
、該第１電流ミラー回路の出力ブランチからの電流を第
２電流ミラー回路の入力ブランチに供給する手段と、第
２電流ミラー回路の出力ブランチからの電流をスタティ
ック　モジュールΦ出力に供給する手段と、第２電流ミ
ラー回路の出力ブランチにより生ずる電流から適当にス
ケールされたバイアス電流を減じて、スケーリング回路
により生ずる出力電流がスケーリング回路の入力に供給
される入力電流のスヶ一ル　バージョンとなるようにす
る手段とを含むことを特徴とする。

スタティック　モジュールは電流ミラー回路の入力ブラ
ンチに接続した入力を有し、前記入力ブランチはダイオ
ード接続トランジスタにより共通に形成されているので
、そうである場合はダイオードの導電方向に電流が流れ
るようにする必要がある。この条件は、入力電流にバイ
アス電流を付加することにより設計の範囲内の入力電流
値に対し達成することができる。また、電流反転を所望
する場合には、第１電流ミラー回路の出力ブランチから
出力を抽出し、第１電流ミラー回路の出力における電流
からバイアス電流、あるいは第１電流ミラーが電流増倍
率を有するときはバイアス電流の増倍バージョンを減じ
て、スタティック　モジュールの所望出力電流を生成す
ることもできる。

また、第１電流ミラー回路の入力ブランチにバイアス電
流を供給する手段は、第１電流源と、第１電流源により
生成される電流を入力電流に加算する手段とを含み、該
バイアス電流を減算する手段は第２電流源と、第２電流
源からの出力電流および第２電流ミラーの出力ブランチ
からの出力電流を適当な極性で供給するようにした電流
加算接続点と、加算接続点からスケールされた出力電流
を抽出する手段とを含むことを特徴とする。

第２電流ミラー回路は複数の出力を有し、該スタティッ
ク　モジュールは対応する複数の出力を有し、該第２電
流ミラー回路の各出力をスタティック　モジュールの対
応する出力に結合したことを特徴とする。

さらに、適当にスケールされたバイアス電流を減算する
該手段は第２電流ミラー回路の出力数に対応する複数の
出力を有する他の電流ミラー回路の入力に接続したバイ
アス電流源を含み、他の電流ミラー回路により生成され
る出力電流を第２電流ミラー回路の対応する出力電流か
ら減算するようにしたことを特徴とする。

また、スタティック　モジュールはその入力に供給され
る電流の反転値を出力に導出するよう形成し、該ステタ
イツク　モジュールの入力を第１電流ミラー回路の入力
の代りに他の電流ミラー回路の入力に結合するようにし
たことを特徴とする。

ステタイツク　モジュールは第２電流から第１電流を減
ずるよう形成したこと、該スタティックモジュールは第
１電流ミラー回路の入力に結合した第２電流を供給する
ための第１入力と、他の電流ミラー回路の入力に結合し
た第１電流を供給するための第２入力と、第２電流ミラ
ー回路のそれぞれの出力ブランチに結合した１またはそ
れ以上の出力とを有することを特徴とする。

また、スタティック　モジュールは差動入力電流を処理
し、差動出力電流を導出するよう形成するを可とする。

さらに、スタティック　モジュールは差動入力電流を受
信する第１および第２入力と、差動出力電流を生成する
第１および第２出力と、該スタティック　モジュールの
第１入力を第１電流加算手段の第１入力に結合する手段
と、第１バイアス電流源を第１電流加算手段の第２入力
に結合する手段と、第１電流加算手段の出力を第１電流
ミラー回路の入力ブランチに結合する手段と、第２入力
を第２電流加算手段の第１入力に結合する手段と、第２
バイアス電流源を第２電流加算手段の第１入力に結合す
る手段と、第２電流加算手段の出力を第２電流ミラー回
路の入力ブランチに結合する手段と、第１電流ミラー回
路の第１出力ブランチを第３電流ミラー回路の入力ブラ
ンチに結合する手段と、第２電流ミラー回路の第１出力
ブランチを第４電流ミラー回路の入力ブランチに結合す
る手段と、第１電流ミラー回路の第２出力ブランチを第
３電流加算手段の第１入力に結合する手段と、第４電流
ミラー回路の出力ブランチを第３電流加算手段の第２入
力に結合する手段と、第３電流加算手段の出力を第１出
力に結合する手段と、第２電流ミラー回路の第２ブラン
チを第４電流加算手段の第１入力に結合する手段と、第
３電流ミラー回路の出力ブランチを第４電流加算手段の
第２入力に結合する手段と、第４電流加算手段の出力を
第２出力に結合する手段とを具えたことを特徴とする。

また、スタティック　モジュールは複数の他の差動出力
を有し、電流ミラー回路の各々は複数の対応する他の出
力ブランチを有し、その各々を適当な他の加算手段に接
続している。

さらに、スタティック　モジュールは複数の他の差動入
力を有し、該他の各差動入力を第１および第２加算手段
の他の入力に接続するようにしている。

以下図面により本発明を説明する。

第１図は本発明に係るサンプル　アナログ電気信号処理
回路を示す。図示回路配置はアンチ　エイリアスフィル
タ（ａｎｔｉ　ａｌｉａｓ　ｆｉｌｔｅｒ）　　として
作動する低域フィルタ２に信号を供給するための入力１
を含む。この場合、信号が本来帯域制限されているとき
は、フィルタ２は省略可能である。

フィルタ２の出力は、サンプル・ホールド回路３の入力
に供給し、前記回路３においてサンプリング入力を生成
し、これを電圧・電源変換器４に供給する。かくして、
電圧・電流変換器４の出力に導出されるサンプリング電
流出力を信号処理回路５に供給する。前記処理回路５の
出力は電流・電圧変換器６に供給し、その出力を低域フ
ィルタを介して回路配置の出力８に供給する。サンプル
・ホールド回路３および信号処理回路５には、クロック
発生器９により生成したクロック信号を供給する。入力
１に供給される入力信号が電圧でなく電流形式の場合は
電圧・電流変換器４は省略できる。同様に、出力８にお
ける出力信号を電流出力とする必要がある場合は、電流
・電圧変換器は省略可能である。また、サンプル・ホー
ルド回路３はそれを電流メモリ回路として実現した場合
は電圧・電流変換器の後段に配置する。

信号処理回路５はサンプリングした電流を操作して所望
の出力信号を生成するよう形成する。信号処理回路５の
正確な形状は行われる信号操作に従属し、それは例えば
１またはそれ以上の積分回路を含む。信号の操作は現在
のサンプル周期における電流を、所望の部分において、
１つまたはそれ以上前のサンプル周期における電流と組
合せることにより行う。したがって、信号処理回路５は
少なくとも前のサンプル周期からの電流を利用しうるよ
うに形成する必要がある。しかし、これは前のサンプル
周期の入力電流それ自体が利用可能でなければならない
ことを意味するのでなく、単に前のサンプル周期の間に
生ずる操作電流を現在のサンプル周期の電流とともに利
用しろるようにすることを意味する。電流サンプルの操
作（マニピユレーション）を行うのに必要な標準的回路
は電流ミラーおよび電流メモリである。さらに、多くの
利用分野において、状態変数（ｓｔａｔｅ　ｖａｒｉａ
ｂｌｅ）は電流よりむしろ電圧が多く、したがって電圧
・電流変換器右よび対応する電流・電圧変換器を与える
ことが必要である。

信号処理を行うためには信号をサンプルされた電流に変
換して、いくつかの基本モジュール、例えばスタティッ
ク　モジュール（静的モジュール）、メモリ　モジュー
ルおよび積分器モジュールを実行すべき信号操作に応じ
て種々組合せて使用することにより、信号処理配置を形
成することができる。これらのモジュールは電流ミラー
回路から形成することができるので、ここでは簡単のた
め、スタティック　モジュールおよびメモリ　モジュー
ルの記述においては、基本的電流ミラー回路を示してい
るが、より良好な実現のためには、いくつかの電流ミラ
ーの組合せを使用するを可とする。

スタティック　モジュールは電流の加算、減算または乗
算を与え、もしくは論理出力（ファン・アウト）または
複数の出力電流を与えるため種々の形状をとることがで
きる。同様に電流メモリモジュールは電流乗算および論
理出力能力を含むほか、電流加算または減算を行うため
の帰還接続あるいは積分機能を含むことができる。さら
に、モジュールはシングル　エンデッド（単一ｍｌ）入
出力または差動入力および出力を含むことができる。

信号処理回路５内に配置するモジュールの各々は双方向
電流入力を受信し、双方向電流出力を導出しろるよう形
成する。モジュールの入力はダイオードに接続する可能
性を有するため、双方向入力電流は単方向入力電流に変
換する必要がある。

コレハ、モジュール内で生成されるバイアス電流を入力
電流に付加することにより達成される。また、双方向出
力電流を得るため、モジュール内で生成される他のバイ
アス電流を出力電流から減ずるようにする。この方法に
よりモジュール間には信号電流のみが通過し、１つのモ
ジュール内のバイアス電流は独立しており、他のモジュ
ールのバイアス電流に影響を与えることはない、したが
って、バイアス電流発生器のマツチングは、通常集積回
路チップ内の小部分のみを占有するコンパクトなユニッ
トである１つのモジュール内でだけ必要であり、したが
って処理条件が１つのモジュール内で顕著に変わること
は起りそうもない。したがって、バイアス電流発生器の
マツチングに関する問題点は少なくなる。

第２図は電流スケーラ（ｃａｒｒｅｎｔ　５ｃａｌｅｒ
）の機能を行うスタティック　モジュールを示す。これ
は実際上、入力信号電流を増幅し、もしくは一定の（利
得）係数で乗算するので、電流マルチプライヤあるいは
電流増幅段とも呼ばれること勿論である。第２図示スタ
ティック　モジュールは入力２０を有し、これを電流源
２１をｎチャネル電界効果トランジスタＴ２０のドレイ
ン電極の接続点に接続するようにする。前記電流源２１
およびトランジスタＴ２０は正電源レール２２および負
電源レール２３間に直列に接続する。また、トランジス
タＴ２０のゲート電極をそのドレイン電極に接続するほ
か、他のｎチャネル電界効果トランジスタＴ２１のゲー
ト電極に接続する。トランジスタＴ２０およびＴ２１の
ソース電極はこれらを負電源レール２３に接続する。

また、トランジスタＴ２１のドレイン電極はｐチャネル
電界効果トランジスタＴ２２のドレイン電極に接続し、
前記トランジスタＴ２２のソース電極を正電極レール２
２に接続する。トランジスタＴ２２のドレイン電極はそ
のゲート電極に接続するほか、他のｐチャネル電界効果
トランジスタＴ２３のゲート電極に接続し、前記トラン
ジスタＴ２３のソース電極を正電源レール２２に接続す
る。また、トランジスタＴ２３のドレイン電極をｎチャ
ネル電界効果トランジスタＴ２４のドレイン電極に提供
するとともに出力電流２４に接続する。正電源レール２
２とｎチャネル電界効果トランジスタＴ２５のドレイン
電極との間には電流源２５を配置する。前記トランジス
タＴ２５のドレイン電極は、そのゲート電極に接続する
ほかトランジスタＴ２４のゲート電極に接続する。トラ
ンジスタＴ２４およびＴ２５のソース電極はこれらを負
電源レール２３に接続する。トランジスタＴ２０および
Ｔ２１は同一規格とし、利得１または単一ゲイン（すな
わち、その入力電流と出力電流が等しい）を有する第１
電流ミラーを形成する。

また、トランジスタＴ２２およびＴ２３は第２電流ミラ
ー回路を形成する。ただし、この場合、トランジスタＴ
２３のチャネル幅対長さ比をトラジスタＴ２２のそれの
Ａ倍とし、トランジスタＴ２３のドレイン電極からの出
力電流がトランジスタＴ２２のドレイン電極に供給され
る入力電流のＡ倍となるようにする。同様に、トランジ
スタＴ２４およびＴ２５はトランジスタＴ２４のチャネ
ルの幅対長さ比をトランジスタＴ２５のそれのＡ倍とす
ることにより、トランジスタＴ２４のドレイン電極から
の出力電流がトランジスタＴ２５のドレイン電極に供給
される入力電流のＡ倍となるようにした第３電流ミラー
を形成する。

電流源２１および２５の各々は電流ｊを発生する。

したがって入力２０における入力電流ｉは入力ダイオー
ド接続トランジスタＴ２０を逆バイアスとすることなし
に−ｊまでの値をもつことができる。入力回路は、通常
２ｊの電流を取扱うよう設計し、入力電流ｌが±ｊの間
を変わり得るようにする。

入力２０に電流ｉが供給された場合は、トランジスタＴ
２０およびＴ２１により形成される第１電流ミラーの出
力は第２図に示す方向の電流ｊ＋ｉを生ずる。この電流
はトランジスタＴ２２およびＴ２３により形成される第
２電流ミラーの入力に供給され、かくして第２電流ミラ
ーの出力に第２図に示すような方向の電流Ａ・　（ｊ＋
ｉ）を生ずる。電流源２５により生成される電流ｊはト
ランジスタＴ２４およびＴ２５により形成される第３電
流ミラーの入力に供給され、かくしてその出力に第２図
に示す方向の電流Ａ−ｊを生ずる。その結果、出力２４
に供給される電流は第２および第３電流ミラーにより生
成される出力電流間の差である（Ａ・　（ｊ＋１）−Ａ
−ｊ）　　となり、Ａ・１に等しい。したがって出力２
４における電流は入力２０における電流のＡ倍となり、
かくして第２図示モジュールは、電流スケーリング機能
または電流増幅機能を与える。

第２図に示すスタティック　モジュール内では、入力電
流にバイアス電流Ｊが加算され、出力電流からバイアス
電流Ａ−ｊが減算される。したがって各モジュールの入
力には双方向電流を供給することができ、その出力に双
方向電流を導出することができる。そこには、２つのマ
ツチした電流源に対する要求があるが、これらは２つの
電流源により生ずる電流間のミスマツチを最小にするた
め集積回路内で相互に近接配置することができる。

さらに、トランジスタＴ２４およびＴ２５を含む電流ミ
ラー回路を配置したことは、構成すべき双方の電流源が
同じ電流ｊを生ずることを可能にし、また２つの電流源
によりバイアス電流の任意のスケーリング（規準化）を
行うことを可能にする。また、トランジスタＴ２４およ
びＴ２５′により形成される電流ミラー回路を廃止し、
トランジスタＴ２３のドレイン電極と負電源レール２３
との間にバイアス電流源２５を接続することもできる。

この場合には電流Ａ−ｊを生ずるようバイアス電流源２
５を構成する必要があること勿論である。

第３図は逆スケーラ（ｉｎｖｅｒｔｉｎｇ　５ｃａｌｅ
ｒ）の機能を遂行するスタティック　モジュールを示す
。第３図示配置は、入力２０を電流源２１とトランジス
タＴ２０のドレイン電極との接続点でなく、電流源２５
とトランジスタＴ２５のドレイン電極との接続点に接続
した点だけが第２図示配置と異なる。この変形は第１電
流ミラーの出力はこの場合ｊに等しく、第２電流ミラー
の出力はＡ−ｊに等しく、また第３電流ミラーの出力は
Ａ（ｉ＋ｊ）に等しいことを意味する。その結果、出力
２４における出力電流は−Ａ−ｊとなり、したがって第
２図示配置と比較した場合、逆（または反転）電流が得
られる。

第４図は加算係数装置（サミング　スケーラ）の機能を
実現するスタティック　モジュールを示す。第４図示回
路は電流源２１とトランジスタＴ２０のドレイン電極と
の接続点に他の入力２６を接続したことだけが第２図示
回路と異なる。作動に際しては、入力電流１１が入力２
０に供給され入力電流１２が入力２６に供給される。そ
の結果第１電流ミラーの出力には電流ｊ＋ｉ、＋ｉ２が
生じ、第２電流ミラー　−の入力に供給される。したが
って第２電流ミラーの出力には電流Ａ　（ｊ＋　１．　
＋　ｔ２）が生ずる。また、前と同じように第３電流ミ
ラーの出力には電流Ａ−ｊが生ずる。したがって第２お
よび第３電流ミラー間の差である電流２４の出力は（Ａ
（ｊ＋１１＋１２）　　Ａ−ｊ　）となり、Ａ　（ｉ、
＋ｉ２）に等しい。

第５図は減算スケーラ（ｓｕｂｔｒａｃｔｉｎｇ　５ｃ
ａｌｅｒ）の機能を遂行するスタティック　モジュール
を示す。

第５図示回路は電流源２５とトランジスタＴ２５のドレ
イン電極の接続点に他の入力２７を接続したことだけが
第２図示回路と異なる。作動に際しては、入力電流２０
には入力電流１１が供給され、入力電流２７には入力電
流１２が供給される。その結果第１電流ミラーの出力に
生ずる電流はｊ　＋ｉ、となり、第２電流ミラーの出力
に生ずる電流はＡ（Ｊ＋１１）となり、また第３電流ミ
ラーの出力に生ずる電流はＡ（Ｊ＋１２）となる。その
結果、第２および第３電流ミラーにより生ずる電流の差
である電流２４の出力電流は（Ａ　（Ｊ　＋ｌ＋）　−
Ａ　（Ｊ　＋１２）　）となりＡ　（ｉ□−ｈ）に等し
い。

第６図は乗算スケーラ（ｍｕｌｔｉｐｌｅ　５ｃａｌｅ
ｒ）または論理出力モジュールの機能を実行するスタテ
ィック　モジュールを示す。第６図示回路は第２電流ミ
ラーと第３電流ミラーの双方が多出力を有すること、お
よび複数の出力電流を具えたことが第２図示回路と異な
る。またトランジスタＴ２２のゲート電極を３つの他の
ｐチャネル電界効果トランジスタＴ２７．　Ｔ２９およ
びＴａ２のゲート電極に接続し、前記トランジスタＴ２
７．　Ｔ２９およびＴａ２のソース電極を正電源レール
に接続する。また、トランジスタＴ２３．　Ｔ２７．　
Ｔ２９およびＴａ２のチャネル幅対長さ比はそれぞれト
ランジスタＴ２２のそれのＡｌ、　Ａ２．　Ａ３および
Ａ４倍とする。さらにトランジスタＴ２５のゲート電極
を３つの他のｎチャネル電界効果トランジスタＴ２８．
　Ｔ２ＯおよびＴａ２のゲート電極に付加的に接続し、
前記トランジスタＴ２８．　Ｔ２ＯおよびＴａ２のソー
ス電極を負電極レール２３に接続する。またトランジス
タＴ２４．　Ｔ２８．　Ｔ２ＯおよびＴａ２のチャネル
幅対長さ比はそれぞれトランジスタＴ２５のそれのＡｌ
。

Ａ２．　Ａ３およびＡ４倍とする。また、トランジスタ
Ｔ３１およびＴａ２のドレイン電極を出力電流３０に接
続し、トランジスタＴ２９およびＴ２Ｏのドレイン電極
を出力電流３１に接続し、トランジスタＴ２７および７
２８のドレイン電極を出力電流３２に接続する。

入力電流２０に入力電流ｉを供給すると、第１電流ミラ
ーはその出力に電流ｊ＋ｉを生じ、第２電流ミラーはそ
の４つの関連出力の各々に４つの電流Ａｌ　（ｊ＋ｉ）
、　Ａ２　（ｊ＋ｉ）　、　Ａ３　（ｊ＋ｉ）およびＡ
４（ｊ十ｉ）を生ずる。同様に第３電流ミラーはその４
つの関連出力の各々に４つの出力電流Ａｉｊ、Ａ２・ｊ
、　Ａ３・ｊおよびＡ４・ｊを生ずる。したがって出力
電流２４．３０．３１および３２に生ずる電流はそれぞ
れＡ１・ｉ、　Ａ４・ｉ、　Ａ３・ｌおよびＡ２・１と
なる。

第６図示配置は第３図ないし第５図において電流の加算
減算または反転（否定）を生ずるため第２図示回路を変
形したと同じような方法で変形することができる。

第７図は２つのアナログ電流メモリ　セルの配置を含み
、かつ双方向入力電流を取扱いうる電流メモリ　モジュ
ールを示す。図示回路は入力５１を有し、これをスイッ
チ５５１の一端に接続し、前記スイッチＳ５１の他端を
スイッチＳ５２とｎチャネル電界効果トランジスタＴ５
１のドレイン電極との接続点に接続する。またスイッチ
Ｓ５２の他端はトランジスタＴ５１のゲート電極とコン
デンサＣ５１の１つのプレートとの接続点に接続し、前
記コンデンサＣ５１の他のプレートをトランジスタＴ５
１のソース電極とともに負電源レール５３に接続する。

また第１電流源５４を正電源レール５５および入力５１
に接続する。さらに、トランジスタＴ５１のドレイン電
極をスイッチＳ５４の一端にも接続し、前記スイッチＳ
５４の他端をスイッチＳ５４とｐチャネル電界効果トラ
ンジスタＴ５２のドレイン電極の接続点を接続する。ス
イッチＳ５３の他端はトランジスタＴ５２のゲート電極
およびコンデンサＣ５２の一方のプレートに接続し、前
記コンデンサＣ５２の他のプレートを正電源レール５５
に接続する。前記トランジスタＴ５２のソース電極は正
電源レール５５に接続する。

また負電源レール５３とスイッチＳ５５の一端との間に
は第２電流源５６を接続し、前記スイッチＳ５５の他端
をトランジスタＴ５２のドレインに接続する。

またトランジスタＴ５２のドレイン電極に出力電流５２
を接続する。

作動時には電流５１に入力電流を供給する第１電流源５
４が電流ｊを与えるときは、入力電流ｉはダイオード接
続トランジスタＴ５１を逆バイアスとすることなしにレ
ンジ±ｊをもつことができる。スイッチＳ５１．　Ｓ５
２およびＳ５５はクロック信号φが存在するとき閉じ、
またスイッチＳ５３およびＳ５４はクロック信号φが存
在するとき閉じるようにする。

サンプリング　システムにおいて使用する場合は、クロ
ック信号φおよびφはサンプリング周波数に等しい周波
数を有し、信号φおよびφはオーバーラツプしないよう
にするを可とする。かくすれば例えばサンプリング周期
の第１の半分の間にφがあり、サンプリング周期の第２
の半分の間にφがあるようにすることができる。クロッ
ク信号φが存在するときはスイッチＳ５１およびＳ５２
が閉じ、その結果トランジスタＴ５１　はダイオードと
して接続される。したがって、ダイオード接続トランジ
スタＴ５１を通して電流ｉ＋ｊが流れ、これにより所定
のゲート・ソース電圧が生成される。かくして、コンデ
ンサＣ５１はそれがゲート・ソース電圧に達するよう充
電される。周期φの終りにはスイッチＳ５１およびＳ５
２が開き、周期φの始めには、スイッチＳ５３およびＳ
５４が閉じるが、コンデンサＣ５１上の荷電により、ト
ランジスタＴ５１のゲート・ソース電圧は入力電流によ
り生成された値で一定に保持されるのでトランジスタＴ
５１を流れる電流は値ｉ＋ｊに保持される。クロック信
号φがあられれたときは、トランジスタＴ５２はダイオ
ードとして接続され、トランジスタＴ５１により与えら
れる電流ｉ＋ｊを受信する。同様にしてコンデンサＣ５
２はトランジスタＴ５２を流れる電流により生成される
トランジスタＴ５２のゲート・ソース電圧まで充電され
る。次のφクロック信号があられれたときは、スイッチ
Ｓ５３およびＳ５４は開き、トランジスタＴ５２を流れ
る電流ｉ＋ｊはコンデンサＣ５２により与えられるゲー
ト・ソース電圧により保持される。スイッチＳ５５が閉
じているので電流５２に供給される出力電流はｉ＋ｊ−
ｊに等しい。ここで、１＋ＪはトランジスタＴ５２によ
り生ずる電流であり、またｊは電流源５６により生ずる
電流である。かくして電流５２における出力電流は電流
５１における入力電流に等しく１サンプル周期だけ遅延
したものとなる。

電流源５４および５６はバイアスされたＭＯＳ　　）ラ
ンジスタとして与えることもできる。第７図示実施例に
おいては、２つの電流源５４および５６間のマツチング
は任意のミスマツチが入力と出力間の電流の差として反
転されるので、明らかに臨界的であるといえる。２つの
電流源５４および５６間の不正確なマツチングにより生
ずるエラーを回避するためには第８図示配置を使用する
を可とする。

第８図において、第７図示配置の構成素子に対応する構
成素子に対しては同一符号記号を用いて表示しである。

第８図示配置は２つの電流源５４および５６でなく単一
の電流源５７を使用し、また電流メモリの異なる部分に
バイアス電流ｊを供給することを可能にするため、付加
的スイッチおよび付加的電流メモリ　セルを与えるよう
にした点で第７図と相異している。クロック信号φが存
在するとき、スイッチＳ５１．　Ｓ５２．　Ｓ５５．　
Ｓ５６およびＳ５７は閉じるようにする。かくすれば、
前と同じようにダイオード接続トランジスタＴ５１には
電流ｉ＋Ｊが供給され、そのゲート・ソース電圧がコン
デンサＣ５１上に蓄積される。位相φの終りには、スイ
ッチＳ５１．　Ｓ５２．　Ｓ５５．　Ｓ５６およびＳ５
７が開き、コンデンサＣ５１上の荷電により保持された
蓄積電流ｉ＋ｊがトランジスタＴ５１により生成される
。また、クロック信号φの始めにはスイッチＳ５３．　
Ｓ５４．５５８およびＳ５９が閉じて、トランジスタＴ
５２はダイオードとして接続され、電流ｉ＋ｊがトラン
ジスタＴ５２に供給される。かくして、コンデンサＣ５
２はトランジスタＴ５２を通して流れる電流により生成
されるゲート・ソース電圧まで充電され、同時に電流源
５７よりの電流ｊがダイオード接続トランジスタＴ５３
に接続され、トランジスタＴ５３のゲート・ソース電圧
がコンデンサＣ５３に貯えられる。次に、クロック信号
φの終りにはスイッチＳ５３．　Ｓ５４．３５８および
Ｓ５９が開き、次のクロック信号φの始めには、スイッ
チＳ５１．　Ｓ５２．　Ｓ５５．　Ｓ５６およびＳ５７
が閉じる。かくしてトランジスタＴ５２により電流ｉ＋
ｊが生成され、トランジスタＴ５３により電流ｊが生成
され、したがってクロック信号φの間、出力５２には電
流ｉが生成される。

このように第８図に示すアナログ　メモリは３つの電流
メモリ　セルを含み、トランジスタＴ５１およびＴ５２
を含むセルはクロック信号φの存在丈る期間中、出力を
生成することを可能にし、トランジスタＴ５３を含むセ
ルは出力電流から減算するためバイアス電流ｊを蓄積す
るためにのみ存在する。

また第８図示回路配置は付加的ｐチャネル電界効果トラ
ンジスタＴ５４および付加的ｎチャネル電界効果トラン
ジスタＴ５５を具える。トランジスタＴ５４はそのゲー
ト電極をトランジスタＴ５２のゲート電極に接続し、そ
のソース電極を正電源レール５５に接続する。また、ト
ランジスタＴ５５はそのゲート電極をトランジスタＴ５
３のゲート電極に接続し、そのソース電極を負電源レー
ル５３に接続する。

前記トランジスタ５４および５５のドレイン電極はこれ
らをスイッチＳ６０の一方の側に接続し、前記スイッチ
６０の他の側を出力５８に接続する。図から明らかなよ
うに、トランジスタＴ５４およびＴ５２は第１電流ミラ
ーを形成し、トランジスタＴ５３およびＴ５５は第２電
流ミラーを形成する。したがってト　　　゛ランジスタ
Ｔ５４を流れる電流はトランジスタＴ５２を流れるミラ
ーとなり、トランジスタＴ５５を流れる電流はトランジ
スタＴ５３を流れる電流のミラーとなる。トランジスタ
Ｔ５４およびＴ５５のチャネル幅対長さ比を電流ミラー
回路の２つのブランチ間の電流比が１：Ａとなるよう選
定した結果は、トランジスタＴ５４のドレインに生ずる
電流はＡ　（ｉ＋ｊ）に等しく、トランジスタＴ５５の
ドレインに生ずる電流はＡ−ｊに等しくなる。クロック
信号φの存在する間はスイッチＳ６０は閉じており、し
たがってその時間には出力５８における電流はＡ　（ｉ
＋ｊ）−Ａ−ｊ＝Ａ−ｉに等しくなる。

これから明らかなように選定した電流比を有する多重出
力を与えるマルチプル電流ミラーを形成することができ
る。これはアナログ電流メモリ回路と得ようとする選定
出力間に有効な電流ゲインを可能にする。

トランジスタＴ５３、コンデンサＣ５３および適当な論
理スイッチングを含む第３メモリ　セルを付加すること
により、２つの隔離電流源に対する要求は取除かれ、そ
の結果、これら電流源間のミスマツチの問題も排除され
る。かくして電流メモリ配置を通して分配するため電流
源により生成される電流を蓄積することにより、電流源
のミスマツチの問題を解決することができる。

第９図は信号電流を取扱うため１つの導電形成のトラン
ジスタのみを使用した他の電流メモリモジュールを示す
。第７図および第８図の場合は、トランジスタＴ５１　
はｎチャネル　デバイスであり、トランジスタＴ５２は
ｎチャネル　デバイスである。

第９図示回路配置は入力５１を含み前記入力５１を２つ
のスイッチＳ５１およびＳ５２の直列接続を介してｎチ
ャネル電界効果トランジスタＴ５１のゲート電極とコン
デンサＣ５１の接続点に接続する。前記コンデンサＣ５
１の他端およびトランジスタＴ５１のソース電極はこれ
らを負電源レール５３に接続する。

前記トランジスタＴ５１のドレイン電極はスイッチＳ５
１と３５２の接続点に接続するほか、電流源５４を介し
て正電源レール５５に接続し、さらにスイッチＳ５３の
一方の端にも接続する。前記スイッチ３５３の他端はス
イッチＳ５４の一端に接続するほか、スイッチＳ５５の
一端に接続し、さらにｎチャネル電界効果トランジスタ
Ｔ５２のドレイン電極にも接続する。またスイッチ５４
の他端をコンデンサＣ５２とトランジスタＴ５２のゲー
ト電極の接続点に接続し、コンデンサＣ５３とトランジ
スタＴ５２のソース電極を負電源レール５３に接続する
。前記トランジスタＴ５２のドレイン電極は電流源５６
を介して正電源レール５５に接続し、トランジスタＴ５
２のゲート電極を他のｎチャネル電界効果トランジスタ
Ｔ５５のゲート電極に接続し、前記トランジスタＴ５５
のソース電極を負電源レール５３に接続し、またそのド
レイン電極を電流源６１を介して正電源レール５５に接
続する。また、スイッチＳ５５の他端を出力５２に接続
するとともにトランジスタＴ５５のドレイン電極をスイ
ッチ６０を介して出力５８に接続する。

第９図示回路配置は以下のように作動する。すなわち、
電流５１に供給される入力電流は、クロック信号φが存
在する間は、スイッチＳ５１およびＳ５２は閉じている
ので、電流源５４により供給される電流ｊとともに、ダ
イオード接続トランジスタＴ５１に供給される。この電
流ｉ十ｊはトランジスタＴ５１に対する所定のゲート・
ソース電圧を生じ、この電圧はコンデンサＣ５１に記憶
される。次に、クロック信号φがあられれると、スイッ
チＳ５１およびＳ５２は開き、スイッチＳ５３およびＳ
５４は閉じ、したがって、トランジスタＴ５１のドレイ
ン電極と電流源５４の接続点からダイオード接続トラン
ジスタＴ５２に電流ｊ　−（’ｉ　＋　ｊ）　＝　−ｉ
が供給される。

同時に電流源５６から電流＋ｊが供給されるので、トラ
ンジスタＴ５２には電流ｊ−１が流れ、そのゲート・ソ
ース電圧は適当な値に達し、コンデンサＣ５２上に蓄積
される。次のクロック信号φがあられれると、スイッチ
Ｓ５３およびＳ５４は開き、スイッチＳ５５は閉じて、
トランジスタＴ５２により生ずる電流ｊ−１が電流源５
６よりの電流ｊから減算され、クロック信号φが存在す
るとき閉じているスイッチＳ５５を介して、出力５２に
供給される。また、そのゲート電極をトランジスタＴ５
２のゲート電極に接続したｎチャネル電解効果トランジ
スタＴ５５ならびに電流Ａ−ｊを有する電流源６１を配
置することにより、出力５８に乗算出力を与えることが
できる。この場合、トランジスタＴ５５のチャネル幅対
長さ比はトランジスタＴ５５により導電される電流がト
ランジスタ５２により導電される電流のＡ倍に等しくな
るよう選定するものとする。かくして、クロック信号φ
があられれた場合は、スイッチＳ６０が閉じるので、出
力５８における出力はＡ・）に等しくなる。

第１０図は差動入力および出力を有する電流メモリモジ
ュールを示し、第１１図に第１０図示スイッチ用の制御
波形を示す。

第１０図示回路配置は第１入力１０１を含み、この入力
を電流源１１７とスイッチ５１０１の接続点に接続する
。また電流源１１７の他端を正電源レール１１５に接続
し、スイッチ５１０１の他端をｎチャネル電界効果トラ
ンジスタＴ１０１のドレイン電極に接続する。

前記トランジスタＴＩ旧のドレイン電極はスイッチ５１
０２を介してそのゲート電極に接続し、そのソース電極
を負電源レール１１３に接続する。さらに、トランジス
タＴ１０１のドレイン電極は、２つのスイッチ５１０３
および５１０４の直列配置を介してｐチャネル電界効果
トランジスタＴｌＯ２のゲート電極に接続し、前記スイ
ッチ５１０３と８１０４の接続点をトランジスタＴｌＯ
２のドレイン電極に接続する。また、トランジスタＴｌ
Ｏ２のソース電極を正電源レール１１５゛に接続すると
ともに、トランジスタＴｌＯ２のゲート電極と正電源レ
ール１１５間にコンデンサＣ１１０を接続する。前記ト
ランジスタＴｌＯ２のドレイン電極は２つのスイッチ５
１０５および５１０６の直列配置を介してｎチャネル電
界効果トランジスタＴ１０３のゲート電極に接続し、前
記スイッチ５１０５と８１０６の接続点をトランジスタ
Ｔ１０３のドレイン電極に接続する。前記トランジスタ
Ｔ１０３のゲート電極と負電源レール１１３との間には
コンデンサＣｌＯ３を接続し、トランジスタＴ１０３の
ソース電極を負電源レール１１３に接続する。また、ト
ランジスタＴ１０３のドレイン電極はスイッチ５１２０
を介して第１出力１０２に接続し、トランジスタＴｌＯ
２のドレイン電極をスイッチ５２２１を介して第２出力
２０２に接続する。

第２入力２０１　は電流源２１７　とスイッチ５２０１
の接続点に接続する。前記電流源２１７の他端は正電源
レール１１５に接続し、スイッチ２０１の他端をｎチャ
ネル電界効果トランジスタＴ２Ｏ１のドレイン電極に接
続する。また、前記トランジスタＴ２Ｏ１のドレイン電
極はスイッチ２０２を介してそのゲート電極に接続し、
そのソース電極は負電源レール１１３に接続する。また
、トランジスタＴ２Ｏ１のゲート電極と負電源レール１
１３の間にはコンデンサＣ２０１を接続する。さらに、
トランジスタＴ２旧のドレイン電極をスイッチ５２０３
および５２０４の直列配置を介してｐチャネル電界効果
トランジスタＴ２Ｏ２のゲート電極に接続し、前記スイ
ッチＣ２０３および５２０４の接続点をトランジスタＴ
２Ｏ２のドレイン電極に接続する。

前記トランジスタＴ２Ｏ２のソース電極は正電源レール
１１５に接続し、トランジスタＴ２Ｏ２のゲート電極と
正電源レール１１５間にコンデンサＣ２０２を接続する
。また、トランジスタＴ２Ｏ２のドレイン電極は２つの
スイッチ５２０５および５２０６の直列配置を介してｎ
チャネル電界効果トランジスタＴ２Ｏ３のゲート電極に
接続し、前記スイッチ５２０５と８２０６の接続点をト
ランジスタＴ２Ｏ３のドレイン電極に接続する。また、
トランジスタＴ２Ｏ３のゲート電極と負電源レール１１
３の間にコンデンサＣ２０３を接続し、トランジスタＴ
２Ｏ３のソース電極を負電源レール１１３に接続する。

前記トランジスタＴ２Ｏ３のドレイン電極はスイッチ５
２２０を介して第２出力２０２に接続し、トランジスタ
Ｔ２Ｏ２のドレイン電極をスイッチ５１２１を介して第
１出力１０２に接続する。

作動時には、入力１旧お゛よび２０１に差動入力電流ｉ
”　ｉｓよびｉ−が供給される。クロック信号φがあら
れれた場合は、スイッチ５ＩＯＩ、　５１０２．５２０
１および５２０２が閉じ、スイッチ５１０３および５２
０３が開き、したがって、トランジスタＴ１０１および
Ｔ２Ｏ１は、それらのゲート電極とソース電極間に接続
したコンデンサＣ１０１およびＣ２０１とともにダイオ
ードとして接続される。その結果、クロック信号φが存
在する場合は、トランジスタＴ１０１は電流ｊ＋ｉ”（
ここでｊは電流源１１７により生ずる電流である）を引
出し、ゲート・ソース電圧は電流ｊ＋ｉ＋の大きさに従
属する値に達する。したがって、スイッチ５１０１およ
び５１０２が閉じている間、コンデンサＣ１０１はゲー
ト・ソース電圧まで充電される。同じように、トランジ
スタＴ２Ｏ１は電流ｊ＋ｉ−（ｊは電流源２１７により
生ずる電流）を引出し、コンデンサＣ２旧は、電流ｊ＋
ｉ−の供給に応じて生成されるトランジスタＴ２Ｏ１の
ゲート・ソース電位まで充電される。クロック信号φの
終りには、スイッチ５ＩＯ１，５１０２，５２０１およ
び５２０２が開きトランジスタＴ１０１およびＴ２Ｏ１
を流れる電流は、それぞれコンデンサＣ１０１および０
２旧上の荷電により保持される。

クロック信号φが存在する同期の第１部分の間に起こる
周期ａの間は、スイッチ５１０３．５１０４．５２０３
および５２０４が閉じ、他のすべてのスイッチは開く。

その結果、トランジスタＴｌＯ２およびＴ２Ｏ２はダイ
オードとして接続され、トランジスタＴｌＯ２には、ト
ランジスタＴ１旧により生成される電流ｊ＋ｉ＋が供給
され、トランジスタＴ２Ｏ２には、トランジスタＴ２Ｏ
１により生成される電流Ｊ＋ｉ−が供給される。

周期ａの終りには、スイッチ５１０３．５１０４．５２
０３および５２０４は開くが、トランジスタＴｌＯ２お
よびＴ２Ｏ２を流れる電流は、コンデンサＣｌＯ２およ
びＣ２０２上の荷電により与えられる電圧により次の周
期ａの始まりまで保持される。クロック信号岡が存在す
る周期の第２部分の間に起こり、かつ周期ａとオーバラ
ップしない周期すの間は、スイッチ５１０５．５１０６
゜５２０５および５２０６は閉じるが、他のすべてのス
イッチは開く。その結果、ダイオード接続トランジスタ
Ｔ１０３には、トランジスタＴｌＯ２により生成される
電流ｊ＋ｉ＋が供給され、ダイオード接続トランジスタ
Ｔ２Ｏ３には、トランジスタＴ２Ｏ２により生成される
電流ｊ＋ｉ−が供給される。周期すの終りには、５１０
５．５１０６．５２０５および５２０６は開くがトラン
ジスタＴ１０３およびＴ２Ｏ３を流れる電流は、コンデ
ンサＣｌＯ３およびＣ２０３に蓄積された荷電により、
それらトランジスタのゲート・ソース電圧が一定値に保
たれるため、次のｂ周期の始めまで保持される。

クロック信号φの次のサイクルが起こった場合は、スイ
ッチ５１２０．５１２１．５２２０および５２２１は閉
じ、したがって、トランジスタＴ２Ｏ３およびＴｌＯ２
を流れる電流間の差が出力２０２に供給され、トランジ
スタＴ１０３およびＴ２Ｏ２を流れる電流間の差が出力
１０２に供給される。その結果、クロック信号φが存在
するときは、電流−（ｉ”　−ｉ−）が出力１０２に供
給され、電流（ｉ”　−ｉ−）が出力２０２に供給され
る。

この回路の作動を要約すると次のようになる。

クロック信号φが存在する場合は、電流ｊ＋１がトラン
ジスタＴ１０１に蓄積され、電流ｊ＋ｉ−がトランジス
タＴ２Ｏ１に蓄積される。次のａフェーズには、これら
の電流はそれぞれ、トランジスタＴｌＯ２およびＴ２Ｏ
２に蓄積され、次のｂフェーズには、これらはそれぞれ
トランジスタＴ１０３およびＴ２Ｏ３に付加的に蓄積さ
れる。その結果、クロック信号の次のサイクルには、ト
ランジスタＴｌＯ２はｊ＋ｉ”に等しい電流１２を蓄積
し、トランジスタＴ２Ｏ３はｊ＋ｉ−に等しい電流１３
を蓄積する。同様に、トランジスタＴ１０３はｊ＋ｉ”
に等しい電流１４を蓄積し、トランジスタＴ２Ｏ２はｊ
＋ｉ−に等しい電流ｉ。

を蓄積する。出力スイッチ５１２０．５２２０．５１２
１および５２２１が閉じると、出力１０２および２０２
の出力電流はｉ、−ｉ５および１２−ｉ、に等しくなる
ので、出力１０２における出力電流は−（ｉ”−１−）
に等しく、出力２０２における出力電流は（ｉ”　−ｉ
−）に等しくなる。

ここで留意すべきは、クロック信号φがあられれたとき
は、入力１０２および２０１はサンプルされるが、クロ
ック信号φが存在するとき、出力は有効（ｖａｌｉｄ）
なだけであるということである。これは多くの環境にお
いて受入れ可能である。例えば、スイッチ電流回路にお
いてこのようなメモリを使用する場合、多くのスイッチ
容量回路で使用されているのと同じようなリセットフェ
ーズを有する技術を用いる°ことができる。その場合に
は、クロック信号φの存在する間、入力および出力が有
効であることを必要とするだけである。しかし、全サン
プル周期にわたって出力を有することが必要な場合には
、第１２図に示すような回路配置を使用することが望ま
しい。

第１２図示電流メモリモジュールは電流ｉ′″およびｉ
−を供給するようにした２つの入力３０１および４０１
ならびに電流（ｉ”　−ｉ−）および−（ｉ”　−ｉ−
）を導出する２つの出力３０２および４０２を有する。

入力３０１はこれを第１スイッチ５３０１、第２スイッ
チ５３０３および電流源３０３の接続点に接続し、前記
電流源３０３の他端を正電源レール３１５に接続する。

第１スイッチ５３０１の他端はこれを他のスイッチ５３
０２、ｎチャネル電界効果トランジスタＴ３０３のドレ
イン電極およびスイッチ５３０４に接続し、前記スイッ
チ５３０２の他端をトランジスタＴ３０３のゲート電極
とコンデンサＣ３０３の接続点に接続し、前記コンデン
サＣ３０３の他端を負電源レール３１３　に接続する。

また、トランジスタＴ３０３のドレイン電極はスイッチ
３０５の一方の端部に接続し、前記スイッチ３０５の他
端をトランジスタＴ３０４のドレイン電極と２つの他の
スイッチ５３０６および５３０７の接続点に接続する。

前記スイッチ５３０６の他端はトランジスタＴ３０４の
ゲート電極およびコンデンサ５３０４の一端に接続し、
コンデンサＣ３０４の他端を正電源レール３１５に接続
する。また、スイッチ５３０３の他端をｐチャネル電界
効果トランジスタＴ３０７のドレイン電極に接続するほ
か、スイッチ８３０８を介してｐチャネル電界効果トラ
ンジスタＴ３０８のドレイン電極に接続する。前記トラ
ンジスタＴ３０７のドレイン電極はスイッチ５３０９を
介してそのゲート電極に接続するほか、コンデンサＣ３
０７の一方の端に接続し、前記コンデンサＣ３０７の他
端を負電源レール３１３に接続する。また、トランジス
タＴ３０８のドレイン電極はスイッチ５３１０を介して
そのゲート電極に接続し、前記ゲート電極をコンデンサ
Ｃ３０８の一端にも接続し、前記コンデンサ０３０８の
他端を正電源レール３１５に接続する。前記トランジス
タＴ３０３のドレイン電極は２つのスイッチ５３０４お
よび５３１１を介してトランジスタＴ３０７のドレイン
電極に接続し、前記スイッチ５３０４と８３１１の接続
点を出力４０２に接続する。また、トランジスタＴ３０
４のドレイン電極は２つのスイッチ５３０７および５３
１２の直列配置ヲ介してトランジスタＴ３０８のドレイ
ン電極に接続し、スイッチ５３０７と３３１２の接続点
を出力３０２に接続する。さらに、トランジスタＴ３０
３およびＴａＯ２のソース電極は負電源レール３１３に
接続し、トランジスタＴ３０４およびＴａＯ２のソース
電極を正電源レール３１５に接続する。

第１２図示回路の下半分は上半分とほぼ同じである。２
つの半部間の相異点は、上半分におけるスイッチ５３０
７および５３１２に対応する下半分におけるスイッチ５
４０７と３４１２の接続点を出力３０２でなく、出力４
０２に接続し、同じように、上半分におけるスイッチ５
３０４および５３１１に対応するスイッチ５４０４と８
４１１の接続点を出力４０２でなく出力３０２に接続し
ていることである。

第１３図は第１２図示回路のスイッチに供給される種々
のクロック波形を示す。スイッチ５３０４．５３０７゜
５４０４および５４０７は信号φが存在するときのみ閉
止し、スイッチ５３１１．５３１２．３４１１および５
４１２は信号φが存在しないときのみ閉止し、スイッチ
５３０１゜５３０２．５４０１および５４０２は信号ａ
１が存在するときのみ閉止し、スイッチ５３０５．５３
０６．５４０５および５４０６は信号す、が存在すると
きのみ閉止し、スイッチ５３０３゜５３０９．５４０３
および５４０９は信号ａ２が存在するときのみ閉止し、
またスイッチ５３０８．５３１０．５４０８および５４
１０は信号ｂ２が存在するときのみ閉止するようにし、
各スイッチはその制御信号が存在しない場合のみ開くよ
うにする。

第１３図に示すように、信号φは交番するサンプル周期
中にあられれるものとする。さらに、入力電極ビおよび
１−はサンプル周期ｐ、、、においてはｉ″９−３およ
び１−ｎ−１であり、サンプル周期ＰＩ、においてｉ＋
。およびｉ−ｈでありサンプル周期Ｐ０．においてはビ
、ヤｌおよびｌ−ｎ＋１であるものとする。

サンプル周期Ｐｌ、−１のフェーズａ１の期間中にはス
イッチ５３０１および＄３０２が閉じ、したがって、ダ
イオード接続トランジスタＴ３０３には電流Ｊ”ｌ”ｒ
＋−＋が供給される。ここで、ｊは電流源３０３により
生ずる電流である。同様にダイオード接続トランジスタ
Ｔ４０１には電流Ｊ　＋　１−　ｈ−＋が供給される。

ただし、Ｊは電流源４０３により生成される電流である
。サンプル周期Ｐｈ−１のフェーズｂ、の間には、スイ
ッチ５３０５および５３０６　（および５４０５および
５４０６）が閉じ、スイッチ５３０１および５３０２　
（および５４０１および５４０２）　　は開く。この場
合は、コンデンサＣ３０３（およびＣ４０１）上の荷電
により、トランジスタＴ３０３を流れる電流ｊ＋１”ｒ
、−＋　　（およびトランジスタＴ４旧を流れる電流ｊ
＋ビ、−１）は保持され、その結果、ダイオード接続ト
ランジスタＴ３０４には電流ｊ＋ｉ＋、−，が供給され
（また、ダイオード接続トランジスタＴ４０２には電流
Ｊ＋１−１−５が供給される）。また、スイッチ５３０
４．５３０７．５４０４および５４０７はすべて開くの
で、電流ｊ＋ビ、−０およびｊ＋ｉ　　ｎ−１に出力３
０２および４０２から絶縁される。

また、サンプル周期Ｐ。のフェーズａ２の間には、スイ
ッチ５３０３．　５３０９．５４０３および５４０９が
閉じ、したがって、電流Ｊ＋ｉ“、がダイオード接続ト
ランジスタＴ３０９に供給され、電流ｊ＋ｉ　　、がダ
イオード接続トランジスタＴ４０５に供給される。次に
サンプル周期Ｐｎのフェーズｂ２の間にはスイッチ５３
０３゜５３０９．５４０３および５４０９が開き、スイ
ッチＳ　３０８゜５３１０．５４０８および５４１０が
閉じ、コンデンサＣ３０７およびＣ４０５上の荷電によ
り、それぞれトランジスタＴ３０７およびＴａＯ２を流
れる電流ｊ＋ｉ″７およびｊ＋１−７は保持され、その
結果、ダイオード接続トランジスタＴ３０８は電流ｊ＋
ビ、を受信し、ダイオード接続トランジスタＴ４０６は
電流ｊ＋１゜を受信する。この場合スイッチ５３１１．
５３１２．５４１１および５４１２はすべて開いている
ので、電流ｊ＋ｌ□およびＪ　＋　Ｉ　　ｎは出力３０
２および４０２から絶縁されるが、スイッチ５３０４．
５３０７．５４０４および５４０７は閉じているので、
電流ｊ＋ｔ”ｎ−、およびｊ＋ｉ”−、、は出力３０２
および４０２に接続される。

出力３０２はスイッチ５３０７を介して電流ｊ＋ｉ”、
。

を受信し、スイッチ５４０４を介して電流−（Ｊ＋ｔ−
ｎ−＋）を受信する。したがって、サンプル周期Ｐ、、
の間における出力３０２の出力電流は （ｊ＋ｉ＋。−＋）　　　（Ｊ　＋　１−ｎ−１）　：
’：　ｉ“ｎ−１ｌ−ｎ−１となる。同様にサンプル周
期Ｐ、、の間における出力４０２の出力電流は−（ビｎ
−１１ｎ−１）となる。すなわち、差動出力電流は前の
サンプル周期の間の入力電流の差に等しい。

次に、サンプリング周期Ｐイ＋１の始めには、スイッチ
５３０１．　５３０２．８４０１ふよび５４０２は閉じ
、ダイオード接続トランジスタＴ３０３およびＴ４０１
にはそれぞれ電流ｊ＋ｉ”、、およびｊ＋ｉ−、−、が
供給される。また、スイッチ５３０４．５３０７．５４
０４および５４０７は開くので、トランジスタＴ３０３
．　ＴａＯ２，Ｔ４０１およびＴ４０２により生成され
る電流は出力３０２および４０２から絶縁される。しか
し、スイッチ５３１１゜５３１２．５４１１および５４
１２は閉じるので、トランジスタＴ３０７．　ＴａＯ２
，ＴａＯ２およびＴ４０６により生ずる電流は出力３０
２＄よび４０２に供給されサンプル周期Ｐ０ヤ。

の間に電流１”ｎ　　Ｉｎおよび−（ｉ＋。−ｉ−、、
）が導出され、したがって、周期Ｐ。＋１の間には電流
Ｊ＋ビ、、＋ＩおよびＪ　　１−ｎ＋＋がサンプリング
されトランジスタＴ３０３．　ＴａＯ２，Ｔ４０１およ
びＴ４０２に蓄積され、またトランジスタＴ３０７．　
ＴａＯ２，ＴａＯ２およびＴ４０６に貯えられた電流ｊ
＋ｉ’″、およびｊ＋ｉ−、はそれぞれスイッチ５３１
１．５３１２．５４１１および５４１２を介して出力３
０２および４０２に結合される。

その結果、サンプリング周期Ｐ。の間に供給される入力
電流はサンプリング周期Ｐ６や、のすべてに対し使用可
能となる。実際上、この回路配置は、多出力と、トラン
ジスタＴ３０３．　ＴａＯ２（Ｔ４０１およびＴ４０２
）を有する第１メモリと、トランジスタＴ３０７゜Ｔａ
Ｏ２（ＴａＯ２およびＴ４０６　）を有する第２メモリ
とを含み、順次的に作動する２つのメモリである。

第１４図はスケーラ（ｓｃａｌｅｒ）の機能を実施し、
かつ、差動入力および差動出力を有するスタティックモ
ジュールを示す。第１４図示スタティックモジュールは
差動電流入力ｉ”、ｉ−を受信する２つの入力電流５０
０．５０１および、差動電流出力Ａ−ｉ”。

Ａ−ｉ−を導出する２つの出力電流５０２．５０３を有
する。前記入力電流５００はこれを電流源５０４とｐチ
ャネル電界効果トランジスタ（ＦＢＴ）Ｔ５０１のドレ
イン電極の接続点に接続し、入力電流５０１は電流５０
５とｐチャネル電界効果トランジスタＴ５０２のドレイ
ン電極との接続点に接続する。前記トランジスタＴ５旧
およびＴ５０２のソース電極はこれらを正電極レール５
０６に接続し、電流源５０４および５０５の他端を負電
源レール５０７に接続する。また、トランジスタＴ５０
１のドレイン電極はそのゲート電極に接続するほか、他
のｐチャネル電界効果トランジスタＴ５０３およびＴ５
０４のゲート電極に接続し、前記トランジスタＴ５０３
およびＴ５０４のソース電極を正電源レール５０６に接
続する。同様に、トランジスタＴ５０２のドレイン電極
はそのゲート電極に接続するほか、他の２つのｐチャネ
ル電界効果トランジスタＴ５０５およびＴ５０６のゲー
ト電極にも接続し、前記トランジスタＴ５０５およびＴ
５０６のソース電極を正電源レール５０６に接続する。

また、トランジスタＴ５０３のドレイン電極をｎチャネ
ル電界効果トランジスタＴ５０７のドレイン電極および
ゲート電極に接続するほか、他のｎチャネル電界効果ト
ランジスタＴ５０８のゲート電極に接続し、前記トラン
ジスタＴ５０７およびＴ５０８のソース電極を負電極レ
ール５０７に接続する。前記トランジスタＴ５０４のド
レイン電極は出力電流５０２に接続するほか、ｎチャネ
ル電界効果トランジスタＴ５０９のドレイン電極に接続
し、前記トランジスタＴ５０９のゲート電極を他のｎチ
ャネル電界効果トランジスタＴ５１０のゲート電極およ
びドレイン電極に接続する。また、トランジスタＴ５０
９およびＴ５１０のソース電極を負電極レール５０７に
接続する。さらに、トランジスタＴ５０５のドレイン電
極をトランジスタＴ５１０のドレイン電極に接続し、ト
ランジスタＴ５０６のドレイン電極をトランジスタＴ５
０８のドレイン電極に接続する。

トランジスタＴ５０１．　Ｔ５０３およびＴ５０４はダ
イオード接続トランジスタＴ５０１により形成される入
力ブランチならびにトランジスタＴ５０３およびＴ５０
４により形成される２つの出力ブランチを有する第１電
流ミラー回路を形成する。トランジスタＴ５０３および
Ｔ５０４のチャネル幅対長さ比はそれぞれ関連の電流利
得（ゲイン）１およびＡを与えるよう選定する。また、
トランジスタＴ５０２．　Ｔ５０５およびＴ５０６は、
ダイオード接続トランジスタＴ５０２により形成される
入力ブランチならびにトランジスタＴ５０５およびＴ５
０６により形成される２つの出力ブランチを有する第２
電流ミラー回路を形成する。この場合、トランジスタＴ
５０５およびＴ５０６のチャネル幅対長さ比は関連の電
流ゲイン１およびＡを与えるよう選定する。また、トラ
ンジスタＴ５０７およびＴ５０８は、ダイオード接続ト
ランジスタＴ５０７により形成される入力ブランチおよ
びトランジスタＴ５０８により形成される出力ブランチ
を有する第３電流ミラーを形成する。この場合、トラン
ジスタＴ５０７およびＴ５０８のチャネル幅対長さ比は
電流ミラーに電流利得Ａを与えるよう形成する。同様に
、トランジスタＴ５１０およびＴ５０９は、ダイオード
接続トランジスタＴ５１０により形成される入力ブラン
チとトランジスタＴ５０９により形成される出力ブラン
チ間にＡの電流ゲインを有するような第４電流ミラーを
形成する。

作動時には、電流ビおよび１−が入力５００および５０
１にそれぞれ供給される。その結果、電流ｊ−ビが第１
電流ミラーの入力ブランチに供給され、電流ｊ−１−が
第２電流ミラーの入力ブランチに供給される。ここで、
ｊは電流源５０４および５０５により生成される電流で
ある。これにより、第３電流ミラー回路の入力には電流
ｊ−ｉ”が供給され、第４電流ミラー回路の入力には電
流ｊ−ｉ−が供給される。その結果、第４電流ミラー回
路の出力には電流Ａ・　（ｊ−ｉｌが導出され、この電
流が第１電流ミラー回路の第２出力に導出される電流Ａ
・　（ｊ−ｉ”）から減算されて、出力電流５０２には
電流−八（ビーｉ−）が導出される。

同じようにして、第３電流ミラー回路の出力には電流Ａ
（ｊ−ｉ”）が生成され、この電流が第３電流ミラー回
路の第２出力に生成される電流Ａ（ｊ−ｉ−）から減算
されて、出力電流５０２に電流Ａ（ｊ−ｉ−）が導出さ
れる。

かくして、第１４図示スタティックモジュールは差動入
力電流から差動出力電流を与え、かつ電流ミラー回路を
形成するトランジスタのチャネル幅対長さ比に従属する
所定の電流利得へを与える。

差動モジュールの利点は、それらの共通モード入力信号
の抑制ならびに電源雑音信号に対する感受性の低減にあ
る。これは特に、アナログ信号処理回路をデジタル信号
処理回路と同一基板上に集積化する場合、好都合である
。

第１５図は２つの差動入力電流を加算する機能を行うス
タティックモジュールを示す。第１５図示回路配置は、
２つの付加的入力電流５１０フよび５１１を設け、電流
５１０を電流源５０４とトランジスタＴ５０１のドレイ
ン電極の接続点に接続し、電流５１１を電極源５０５と
トランジスタＴ５０２のドレイン電極の接続点に接続す
るようにしたことのみが第１４図示配置と異なる。

作動時には、双方とも差動形式の２つの入力信号１１お
よび１２がそれぞれ電流５００．５０１．５１０および
５１１に供給される。すなわち、１、′および１１−が
電流５００および５０１に、また１□′および１２−が
電流５１０および５１１に供給される。したがって、第
１電流ミラー回路の入力ブランチに供給される電流はｊ
　−（１ｔ”　＋ｉ、”　）となり、第２電流ミラー回
路の入力ブランチに供給される電流はｊ−（ｉｌ−＋ｉ
２−　）となる。その結果、トランジスタ５０４により
形成される第１電流ミラーの出力ブランチから引出され
る電流はＡ　（ｊ　−［ｉ、”＋ｉ２”〕）となり、ト
ランジスタ５０６により形成される第２電流ミラーの出
力から引出される電流はＡ（Ｊ　　Ｃ１＋−＋１２−　
〕）となる。第４電流ミラー回路は電流Ａ　（ｊ−（ｉ
ｌ−＋ｉ２−　）　）を導出し、この電流が第１電流ミ
ラーにより生ずる電流から減算されて、電流５０２に出
力電流 Ａ　（ｊ　−［ｉｌ”＋ｉ２”）　）　　Ａ　（Ｊ　　
　［１１−＋＋ｚ−）　）が導出される。これは−Ａ　
（＋　１　”　＋　１２　”　−１１−−１２）に等し
く、またこれは−Ａ　（ｔ＋＋ｉ２）と等価である。同
様に、第３電流ミラー回路は電流Ａ　（Ｊ　　　Ｃｔ＋
”　＋　１２”〕）を導出し、この電流が第２電流ミラ
ーにより生ずる電流から減算される電流５０３に出力電
流Ａ　（ｊ　−［ｉｌ−−１２−３）−Ａ　（ｊ　−Ｃ
ｉ＋”　＋ｉ、”　〕）が導出される。この値はＡ　（
ｉ、”　＝、−＋１２４−１２−　）に等しく、またこ
れはＡ（１１＋１２）に等−価である。

入力電流５１０および５１１への接続を逆にした場合、
すなわち、１２−を電流５１０に接続し、１２４−を電
流５１１に接続した場合は、電流５０２および５０３の
出力電流はそれぞれ−Ａ　（ｉｌ−ｉ２）およびＡ（ｉ
ｌ−ｉ２）となり、減算スケーラが得られる。さらに、
出力電流を逆にした場合は、反転（インバージョン）が
得られる。

第１６図は差動電流入力をスケーリング（規準化）し、
２つの差動電流出力を導出させる機能を実施するスタテ
ィックモジュールを示す。第１６図に示すスケーラは第
１４図に示すものと類似しているので、共通の構成素子
には同一符号記号を用いて表示しである。図示回路配習
が第１４図示回路と異なるのは、第１電流ミラー回路は
ｐチャネル電界効果トランジスタＴ５２０により形成さ
れる第３出力ブランチを有し、第２電流ミラー回路はｐ
チャネル電界効果トランジスタＴ５２２により形成され
る第３出力ブランチを有し、第２電流ミラー回路はｎチ
ャネル電界効果トランジスタＴ５２３により形成される
第２出力ブランチを有し、また、第４電流ミラー回路は
ｎチャネル電界効果トランジスタＴ５２１により形成さ
れる第２出力ブランチを有する点である。この場合は、
トランジスタＴ５２０と１５２１のドレイン電極の接続
点を出力電流５１２に接続し、トランジスタＴ５２２と
Ｔ５２３のドレイン電極の接続点を出力電流５１３に接
続する。第１および第２電流ミラー回路は、入力から第
１出力までの電流利得が１、入力から第２出力までの電
流利得がＡ１、また、入力から第３出力までの電流利得
がＡ２となるようにこれを構成する。また、第３および
第４電流ミラー回路は、入力から第１出力までの電流ゲ
インがＡＩ、入力から第２出力までの電流ゲインがＡ２
であるようこれらを構成する。

このような構成の場合は、電流５０２および５０３の出
力電流は−Ａｌ（ｉ“−ｉ−）およびＡｌ　（ｉ”　−
ｉ−）となり、また電流５１２ふよび５１３の出力電流
は−Ａ２（ｉ”−１−）およびＡ２（ｉ”−１−）とな
ることが容易に推論できる。また４つの電流ミラー回路
に他の出力ブランチを付加することにより、これ以上の
出力を与えることができ、入力から各出力までの利得と
して任意の実際的な値を与えることができることも明ら
かである。同様に、第１６図に示すような付加的電流ミ
ラーブランチを第１５図に関し前述した加算および減算
スケーラに付加することもできる。また、選定した対の
出力電流を逆にすることにより、反転出力および非反転
出力の混合を得ることもできる。

第１７図は他のメモリモジュールを示す。図示回路は入
力６００を含み、これを電流源６０１とｎチャ゛ネル電
界効果トランジスタＴ６０１のドレイン電極の接続点に
接続する。前記電流源６０１の他端は正電源レール６０
２　に接続し、トランジスタＴ６０１のソース電極を負
電源レール６０３に接続する。さらに、前記トランジス
タＴ６０１のドレイン電極をそのゲート電極に接続する
ほか、スイッチ５６０１の一方の端に接続し、前記スイ
ッチ５６０１の他端をコンデンサＣ６０１と他のｎチャ
ネル電界効果トランジスタＴ６０２のゲート電極との接
続点に接続する。また、前記コンデンサＣ６０１の他の
プレートおよびトランジスタＴ６０２のソース電極を負
電源レール６０３に接続する。前記トランジスタＴ６０
２のドレイン電極は、これをｐチャネル電界効果トラン
ジスタＴｅＯ３のドレイン電極に接続し、前記トランジ
スタＴ６０３のソース電極を正電源レール６０２に接続
する。またトランジスタＴ６０３のゲート電極をそのド
レイン電極に接続するほか、スイッチ５６０２の一端に
接続し、前記スイッチ５６０２の他端をコンデンサＣ６
０２と他のｐチャネル電界効果トランジスタＴｅＯ４の
ゲート電極との接続点に接続する。前記コンデンサＣ６
０２の他のプレートは、回路の作動に悪影響を与えるこ
となしに正電源レール６０２に接続できるが、これを負
電源レール６０３に接続する。また、トランジスタＴ６
０４のゲート電極はこれを２つの他のｐチャネル電界効
果トランジスタＴ６０５およびＴｅＯ２のゲート電極に
接続する。これらのトランジスタＴ６０４．　Ｔ６０５
およびＴｅＯ２のソース電極のすべてを正電源レール６
０２に接続する。さらにトランジスタＴ６０４のドレイ
ン電極をｎチャネル電界効果トランジスタＴ６０７のド
レイン電極に接続するほか、出力６０５に接続し、トラ
ンジスタＴ６０５のドレイン電極を他のｎチャネル電界
効果トランジスタＴ６０８のドレイン電極に接続するほ
か、出力電流６０６に接続し、トランジスタＴ６０６の
ドレイン電極を他のｎチャネル電界効果トランジスタＴ
６０９のドレイン電極に接続するほか、出力電流６０７
に接続する。正電源レール６０２とｎチャネル電界効果
トランジスタＴ６１０のドレイン電極間には電流源６０
８を接続する。また前記トランジスタＴ６１０のドレイ
ン電極をそのゲート電極に接続するほか、トランジスタ
Ｔ６０７．７６０ｇおよびＴ６０９のゲート電極にも接
続する。トランジスタＴ６０７゜Ｔ６０８．　Ｔ６０９
およびＴ６１０のソース電極はこれらを各々負電源レー
ル６０３に接続する。

以下、サンプリング周期Ｐ、、、Ｐ、、。１．・・・・
・・に対するクロック信号φＡおよびφＢの関係を示す
第１８図を参照しながら、第１７図示メモリモジュール
の作動に関し説明する。サンプリング周期Ｐ。にはサン
プリングされた電流ｉ、、が入力６００に供給、される
。スイッチ５６０１および５６０２は、それぞれ２つの
重複しないクロック信号φＡおよびφＢにより作動させ
るようにする。すなわち、スイッチ５６０１は信号φＡ
が存在するとき各サンプリング周期の第１部分に閉じ、
スイッチ５６０２は信号φＢが存在するとき、各サンプ
リング周期の第２部分に閉じるようにする。入力６００
に信号ｉ、、が供給された場合は、スイッチ５６０１が
閉じているときトランジスタＴ６０１およびＴ６０２に
より形成される電流ミラーの入力ブランチは電流ｊ＋ｉ
、を受信し、これによりコンデンサＣ６０１はトランジ
スタＴ６０１およびＴ６０２のゲート・ソース電圧まで
充電される。サンプリング周期Ｐ、、のφＡフェーズの
終りには、スイッチ８６旧は開くが、トランジスタＴ６
０２を流れる電流はコンデンサＣ６０１上の荷電により
保護される。したがって、スイッチ５６０１が開いた場
合は、スイッチ５６０２が閉じているとき、トランジス
タＴ６０３＃よびＴｅＯ４により形成される電流ミラー
回路の入力に供給されるトランジスタＴ６０２を流れる
電流はｊ＋ｉ、に等しい。サンプリング周期Ｐｎのフェ
ーズφＢの間には、スイッチ５６０２が閉じて、コンデ
ンサＣ６０２はトランジスタＴ６０３およびＴｅＯ４の
ゲート・ソース電位まで充電され、フェーズφＢの終り
にスイッチ５６０２が開いても、コンデンサＣ６０２の
荷電によりトランジスタＴ６０４に流れる電流はＡｌ　
（ｊ＋　ｉｈ）に保持される。ここで、Ａ１はトランジ
スタＴ６０３およびＴｅＯ４により形成される電流ミラ
ー回路の利得である。トランジスタＴ６１０およびＴｅ
Ｏ７により形成される電流ミラー回路は電流源６０８か
ら電流Ｊを受信し、その出力ブランチに電流ＡＩ・ｊを
生じ、したがって、トランジスタＴ６０４とＴｅＯ７を
流れる電流間の差である出力６０５の電流はＡｔ　（ｊ
＋　ｉ、　）　−Ａｌｊ　＝Ａ１・ｉｈに等しい。こ　
　　゛の電流はサンプリング周期ＰＩ、。１のフェーズ
φＡの聞出力６０５に導出される。サンプリング周期Ｐ
７のフェーズφＢの間には、コンデンサｃ６０２は所要
のゲート・ソース電位まで充電されるのに有限の時間を
要し、したがって出力電流は、安定するのに有限の時間
を必要とするため、出力６０５における電流は一定（ま
たは有効）ではない。時間φＢはコンデンサＣ６０２が
正しい電位に充電されるのに充分な長さとし、また、時
間φＡはコンデンサＣ６０１がトランジスタＴ６０１お
よびＴ６０２の所要ゲート・ソース電位に充電されるの
に充分な長さとなるよう配置する。トランジスタＴ６０
５およびＴ６０６は、その入力ブランチをトランジスタ
Ｔ６０３により形成した電流ミラー回路の他の出力ブラ
ンチで、その入力ブランチをトランジスタＴ６１０によ
り形成した電流ミラーのトランジスタＴ６０８およびＴ
６０９により形成される他の出力ブランチとともに、サ
ンプリング周期Ｐｈ。１に２つの他の出力Ａ２・ｉ、、
およびＡ３・ｌ、、を生成する。

かくして、第１７図示回路配置は、入力電流に対して１
サンプル周期遅延した出力電流を与え、かつ、当然整合
していることを必要とする電流源６０１および６０２に
より生ずるバイアス電流より電流走行が少ない場合は、
双方向電流入力から双方向電流出力を生成することがで
きる。

第１９図は差動電流入力および出力回路として適する第
１７図示メモリモジュールのバージョンを示す。第１９
図示回路は２つの入力電流６５０および６５１を有する
。入力６５０は電流源６５２をｎチャネル電界効果トラ
ンジスタＴ６５０のドレイン電極の接点に接続する。ま
た、前記電流源６５２の他端を正電源レール６５３　に
接続シ、トランジスタＴ６５０のソース電極を負電源レ
ール６５４に接続する。さらに、トランジスタＴ６５０
のドレイン電極をそのゲート電極に接続するほか、スイ
ッチ６５０の一端に接続し、前記スイッチ６５０の他端
をコンデンサ６５０とｎチャネル電界効果トランジスタ
Ｔ６５１のゲート電極に接続する。前記コンデンサＣ６
５０の他のプレートおよびトランジスタＴ６５１のソー
ス電極の双方を負電源レール６５４に接続する。また、
トランジスタＴ６５１のドレイン電極をｐチャネル電界
効果トランジスタＴ６５２のドレイン電極に接続し、前
記トランジスタＴ６５２のソース電極を正電源レール６
５３に接続する。さらに、トランジスタＴ６５２のゲー
ト電極をそのドレイン電極ならびにスイッチ５６５１の
一方の側に接続し、前記スイッチ５６５１の他の側をコ
ンデンサＣ６５１と２つのｐチャネル電界効果トランジ
スタＴ６５３およびＴ６５４のゲート電極との接続点に
接続する。また、コンデンサＣ６５１の他のプレートを
負電源レール６５４に接続し、トランジスタＴ６５３お
ヨヒＴ６５４のソース電極を正電源レール６５３に接続
する。

入力６５１はこれを電流源６５５とｎチャネル電界効果
トランジスタＴ６５５のドレイン電極の接続点に接続す
る。また、前記電流源６５５の他端を正電源レール６５
３に接続するとともに、トランジスタＴ６５５のソース
電極を負電源レール６５４に接続する。

前記トランジスタＴ６５５のドレイン電極はこれをその
ゲート電極に接続するほか、スイッチ５６５２の一方の
側に接続し、前記スイッチ５６５２の他の側をコンデン
サＣ６５２とｎチャネル電界効果トランジスタＴ６５６
のゲート電極との接続点に接続する。また、前記コンデ
ンサＣ６５２の他のプレートおよびトランジスタＴ６５
６のソース電極を負電源レール６５３に接続する。前記
トランジスタＴ６５６のドレイン電極はｐチャネル電界
効果トランジスタＴ６５７めドレイン電極に接続し、前
記トランジスタＴ６５７のソース電極を正電源レール６
５３に接続する。また、トランジスタＴ６５７のゲート
電極をそのドレイン電極に接続するほか、スイッチ５６
５３の一方の側に接続し、前記スイッチ８６５３の他の
側をコンデンサＣ６５３，Ｉ）チャネル電界効果トラン
ジスタＴ６５８のゲート電極と他のｐチャネル電界効果
トランジスタＴ６５９の接続点に接続する。さらに、コ
ンデンサＣ６５３のプレートを負電源レール６５４に接
続し、トランジスタＴ６５８およびＴ６５９のソース電
極を正電源レール６５３に接続する。

また、トランジスタＴ６５３のドレイン電極をｎチャネ
ル電界効果トランジスタＴ６６０のドレイン電極に接続
し、前記トランジスタＴ６６０のソース電極を負電源レ
ール６５４に接続し、さらに、前記トランジスタＴ６６
０のゲート電極をそのドレイン電極に接続するとともに
、ｎチャネル電界効果トランジスタＴ６６１のゲート電
極に接続し、前記トランジスタＴ６６１のドレイン電極
を出力電流６６０に接続するほか、トランジスタＴ６５
９のドレイン電極に接続する。

また、トランジスタＴ６５８のドレイン電極をｎチャネ
ル電界効果トランジスタＴ６６２のドレイン電極に接続
し、前記トランジスタＴ６６２のソース電極を負電源レ
ール６５４に接続する。前記トランジスタＴ６６２のゲ
ート電極はそのドレイン電極にこれを接続するほか、ｎ
チャネル電界効果トランジスタＴ６６３のゲート電極に
接続する。また、前記トランジスタＴ６６３のドレイン
電極を出力電流６６１に接続するとともに、トランジス
タＴ６５４のドレイン電極に接続し、トランジスタＴ６
６１およびＴ６６３のソース電極を負電源レール６５３
に接続する。

以下、サンプリング周期Ｐ。＊　　Ｐｈ＋１＋・・・・
・・に対するクロック信号φＡおよびφＢの関係を示す
第１８図を参照して、第１０図示メモリモジュールの作
動につき説明する。サンプル周期Ｐｈにはサンプリング
された差動電流ｉ＋およびｉｈ−がそれぞれ入力６５０
および６５１に供給される。スイッチ５６５０および５
６５２はクロック信号φＡにより作動し、スイッチ５６
５１および５６５３はクロック信号φＢにより作動する
。したがって、スイッチ５６５０′Ｊ６よび５６５２は
サンプリング周期Ｐ１の第１部分の間に閉じ、その結果
、サンプリング周期Ｐｌ、のフェーズφＡの間には、ト
ランジスタＴ６５０およびＴ６５１により形成される電
流ミラー回路の入力には電流ｉ、゛＋ｊが供給され、コ
ンデンサＣ６５０はトランジスタＴ６５０のゲート・ソ
ース電位まで充電される。したがって、サンプリング周
期Ｐ、における周期φＡの終りに、スイッチ５６５０が
開いた場合でも、トランジスタＴ６５１に対し適当なゲ
ート電位を与えるコンデンサＣ６５０上の荷電により、
トランジスタＴ６５１を流れる電流はｉｌ、＋＋ｊに保
持される。サンプリング周期Ｐ。の周期φＢの間には、
スイッチ５６５１が閉じ、トランジスタＴ６５２および
Ｔ６５３により形成される電流ミラー回路の入力には、
トランジスタＴ６５１により生成される電流ｊ＋ｉ、゛
に等しい電流が供給され、その結果、コンデンサＣ６５
１はトランジスタＴ６５２のゲート電位まで充電される
。したがって、サンプリング周期Ｐ１の周期φＢの終り
にスイッチ３６５１が開いた場合でも、コンデンサＣ６
５１上の荷電により、トランジスタＴ６５３のゲート電
位はトランジスタＴ６５３が電流ｉ、、”＋ｊを生ずる
ような値に保持される。この電流ｉ、”＋ｊはトランジ
スタＴ６６１よびＴ６６１により形成される電流ミラー
の入力に供給され、その出力に電流 Ａ・　（ｉｎ”＋ｊ）が導出される。同時にトランジス
タＴ６５４は電流Ａ・　（ｊ＋ｉｌ、“）を生成する。

また、サンプリング周期Ｐｎの間には、入力６５１に電
流ｉ、、−が供給され、その結果、サンプリング周期Ｐ
。の周期φＡの間には、トランジスタＴ６５５およびＴ
６５６により形成される電流ミラーの入力に、電流ｊ＋
ｉ、−が供給される。したがって、コンデンサＣ６５２
はトランジスタＴ６５５のゲート電位まで充電されるの
で、周期φＡの終りにスイッチ５６５２が開いた場合で
も、コンデンサＣ６５２の荷電により、トランジスタＴ
６５６のゲート電位は、トランジスタＴ６５６のドレイ
ンに電流ｊ十ｉ、、−が生ずるような値に保持される。

この電流ｊ＋ｉ、−は、スイッチ５６５３が閉じたとき
トランジスタＴ６５７およびＴ６５８により形成される
電流ミラーの入力に供給れる。また、サンプリング周期
Ｐ７の周期φＢの間には、スイッチ５６５３が閉じ、そ
の結果、コンデンサＣ６５３上の電圧はトランジスタＴ
６５７のゲート電位に達する。かくして、サンプリング
周期Ｐｌ、の周期φＢの終りには、トランジスタ６５８
は、トランジスタＴ６６２およびＴ６６３により形成さ
れる電流ミラーの入力に電流Ｊ十１゜−を供給する。そ
の結果、トランジスタＴ６６３からの出力電流は値Ａ・
　（ｊ十ｉ、＋　）を有し、さらに、トランジスタＴ６
５９は電流Ａ・　（ｊ＋ｉｈｌを導出する。したがって
、トランジスタＴ６５９により生ずる出力電　　　。

流マイナストランジスタＴ６６１により生ずる出力電流
である電流６６０における出力電流はＡ−（ｊ十１ｈ−
）−Ａ−（ｊ＋ｉ、”）に等しく、またこれは−Ａ・　
（ｔ＋ｔ”　　　ｔｎ−）に等しい。同様に、トランジ
スタＴ６５４により生ずる電流マイナストランジスタＴ
６６３により生ずる電流に等しい出力６６１における出
力電流は Ａ・　（＋ｒ、”＋ｔｈ　　）に等しい。しかし、これ
ら２つの出力電流はサンプリング周期Ｐｈｉ＋　の間に
生成される。したがって、第１９図示メモリモジュール
は差動入力電流から差動出力電流を生じ、出力電流は入
力電流に対し１サンプリング周期だけ遅延する。

第２０図は入力６２０を有する集積回路を示す。前記入
力６２０に電流源６２１　とｎチャネル電界効果トラン
ジスタＴ６２１のドレイン電極の接続点にこれを接続し
、前記電流源６２１の他端を正電源レール６２２に接続
し、トランジスタＴ６２１のソース電極を負電源レール
６２３に接続する。また、前記トランジスタＴ６２１の
ドレイン電極をそのゲート電極に接続するほか、スイッ
チ５６２１の一端に接続し、スイッチ５６２１の他端を
コンデンサＣ６２１をｎチャネル電界効果トランジスタ
Ｔ６２２のゲート電極との接続点に接続する。前記トラ
ンジスタＴ６２２のソース電極およびコンデンサＣ６２
１の他端はこれらを負電源レール６２３に接続する。ま
た、前記トランジスタＴ６２２のドレイン電極はｐチャ
ネル電界効果トランジスタＴ６２３のドレイン電極に接
続し、前記トランジスタＴ６２３のソース電極を正電源
レール６２２に接続する。

また、トランジスタＴ６２３のドレイン電極をそのゲー
ト電極に接続するほか、スイッチ６２２の一端に接続し
、前記スイッチ５６２２の他端をｐチャネル電界効果ト
ランジスタＴ６２４のゲート電極とコンデンサＣ６２２
との接続点に接続し、さらにトランジスタＴ６２４のソ
ース電極ふよびコンデンサＣ６２２の他端を正電源レー
ル６２２に接続する。前記トランジスタＴ６２４のゲー
ト電極は、さらにｐチャネル電界効果トランジスタＴ６
２６のゲート電極にも接続し、前記トランジスタＴ６２
６のソース電極を正電源レール６２２に接続する。また
、トランジスタＴ６２４のドレイン電極をｎチャネル電
界効果トランジスタＴ６２７のドレイン電極に接続し、
前記トランジスタＴ６２７のソース電極を負電源レール
６２３に接続するほか、帰還接続６２９を介してトラン
ジスタＴ６２１のドレイン電極に接続する。また、電流
源６２８を正電源レール６２２とｎチャネル電界効果ト
ランジスタＴ６３０のドレイン電極との間に配置し、前
記トランジスタＴ６３０のソース電極を負電源レール６
２３に接続する。

また、前記トランジスタＴ６３０のドレイン電極をその
ゲート電極に接続するほか、トランジスタＴ６２７のゲ
ート電極およびｎチャネル電界効果トランジスタＴ６２
９のゲート電極にも接続する。さらに、トランジスタＴ
６２９のソース電極を負電源レール６２３に接続すると
ともに、そのドレイン電極をトランジスタＴ６２６のド
レイン電極および出力電流６２７に接続する。

第２０図示回路の作動は以下のとおりである。入力６２
０には電流ｉが供給される。この電流はサンプリングさ
れた電流で各サンプリング周期の間はほぼ一定値を保持
し、連続するサンプリング周期には、そこから抽出され
る連続アナログ信号にしたがって変化する。帰還通路６
２９には、トランジスタＴ６２４およびＴ６２７により
生ずる電流間の差である帰還電流ｌｆが生成され、出力
６２７には、トランジスタＴ６２６およびＴ６２９によ
り生ずる電流間の差である出力電流ｉ。が生成される。

電流源６２１および６２８の双方はバイアス電流Ｊを生
ずる。また、トランジスタＴ６２３．　Ｔ６２４および
Ｔ６２６により導かれる電流の比はｌ：Ｂ二Ａとなるよ
う配置し、トランジスタＴ６３０．　Ｔ６２９およびＴ
６２７により導電される電流の比は１　：Ａ：Ｂとなる
よう配置する。さらに、スイッチ５６２１は各サンプリ
ング周期の部分φの間に閉じるよう配置し、スイッチ５
６２２は各サンプリング周期の非重複部分φの間に閉じ
るよう配置する。

サンプリング周期（ｎ−１）のφ部分の間には（第２１
図参照）、入力６２０に電流ｉ　　（ｎ−１）が供給さ
れ、この電流は、電流源６２１により生ずるバイアス電
流ｊおよびライン６２９上の帰還電流ｌｆとともに第１
メモリセルの入力に供給される。その結果、次式により
表される電流Ｉ２がトランジスタＴ６２２により生成さ
れる。

１２＝　１　　（ｎ　　１　）　＋　ｊ＋　１１ここで
、ｉｔ　：ｌｏ　（ｎ　　１）　Ｂ／Ａすなわち、１２
＝　ｉ　（ｎ−１）＋ｊ＋１ｏ（ｎ−１）Ｂ／Ａサンプ
リング周期周期部分φの間には、スイッチ５６２１は開
くが、電流Ｉ２はコンデンサＣ６２１の荷電により前の
値に保持される。その結果、電流Ｉ２＝　ｉ　　（ｎ　
−１）　＋　ｊ＋ｉｏ　（ｎ　−１）　Ｂ／Ａが第２メ
モリセルの入力に供給され、スイッチ５６２２が閉じた
とき、トランジスタＴ６２４により電流１４が生成され
、トランジスタＴ６２６により電流１６が生成される。

前記電流Ｉ４はＢ１２に等しく、電流Ｉ６はＡｉ２に等
しい。したがって、サンプリング周期ｎの間における電
流Ｉ６は、次式で与えられる。

ｌ５（ｎ）　　　＝Ａ　　（ｉ　　（ｎ−１）＋ｊ＋１
ｏ（ｎ−１）Ｂ／八へまた、電流ｉ、（ｎ）は１Ｂ　（
ｎ）　−Ａｊで与えられるので、 ｉｏ　（ｎ）　　　−Ａｉ　（ｎ−１）＋Ａｊ十八ｉへ
ｏ　（ｎ−１）　Ｂ／Ａ−Ａ　ｊ＝Ａｉ１ｎ−１）＋Ｂ
ｉ、（ｎ−１） Ｚ＝領領域ｚ−’ｄｏｍａｉｎ）に変換して、１ｏ（ｚ
）　＝Ａｉ（ｚ）ｚ　’＋Ｂｉｏ（ｚ）ｚ　’連続タイ
ムロスインチブレーク（ｃｏｎｔｉｎｕｏｓ　ｔｉｍｅ
ｌｏｓｓｙ　ｉｎｔｅｇｒａｔｏｒ）　　は次のように
表される。

フォワードオイラー変換（ｆｏｒｗａｒｄ　Ｂｕｌｅｒ
　ｔｒａｎｓ−τ したがって、Ｂ＝１はａ＝Ｑに対応し、ロスのない積分
を与える。第２０図に示す積分器（ｉｎｔｅｇｒａｔｏ
ｒ）は、入力６２０をトランジスタＴ６２１のドレイン
電極にでなく、トランジスタＴ６２２のドレイン電極に
接続することにより、バックワードオイラー変換（ｂａ
ｃｋｗａｒｄ　Ｂｕｌｅｒ　ｔｒａｎｓｆｏｒｍ）にし
たがい実施できるよう修正することもできる。

これから分かるように、適当な入力、出力および帰還接
続を有する上述のような完全差動電極メモリ回路を用い
て完全な差動積分器を構成することができる。

第２２Ａ図はＲ−Ｃ能動素子により形成した理想積分器
を示す。図示積分器は入カフ００を含み、前記入カフ０
０を抵抗Ｒ７００の一端に接続し、抵抗Ｒ７００の他端
を増幅器Ａ７００の反転入力に接続するほか、コンデン
サＣ７００の一端に接続する。前記コンデンサＣ７００
の他端は増幅器＾７００の出力に接続するほか、出力電
流７０１に接続する。この場合は、既知のように、第２
２Ａ図示回路の伝達特性はＨ（ｓ）　＝−１／ｓａ。

で表される。

第２２Ｂ図は前面に示すようなメモリモジュールおよび
スタティックモジュールを使用してこのような理想積分
器をいかにして実現するかを示す。

図示回路は入カフ００を含み、これを第１スタティック
モジュール７０２０入力に接続し前記モジュール７０２
の出力を第２スタテイツクモジユール７０３の入力に接
続する。スタティックモジュール７０３は、電流メモリ
モジュール７０４の入力に接続した第１出力ならびに出
力電流７０１に接続した第２出力を含む。前記電流メモ
リモジュール７０４の出力はこれをスタティックモジュ
ール７０３の入力に接続する。この場合は、既知の技術
を用いて第２２Ｂ図示配置の２−領域変換は、Ｈ（ｚ）
　＝　−ｃ／　（１−ｚ−’）で表される。またこれは
、Ｈ（ｓ）のバックワードオイラー変換（Ｓ→（１−ｚ
−’）　／Ｔ）に対応する。この伝達関数を得るため、
スタティックモジュール７０２は−Ｃの利得を有する。

また、スタティックモジュール７０３はその入力からそ
の双方の出力までの利得＋１を有し、メモリモジュール
７０４はその入力に供給される電流に対して１サンプル
周期の遅延をもたらすようにするほか、利得＋１を有す
る。かくして、前述のモジュールから選定したスタティ
ックモジュールおよびメモリモジュールを使用して理想
電流積分器を実現することが可能となる。

第２２Ｃ図は差動入力および出力電流で使用するよう設
計した理想積分器を示す。図示回路は差動入力電流を供
給するようにした入カフ００ａおよび７００ｂを含み、
これらの入力をスタティックモジュール７０５の正入力
および負入力に供給する。ライン７０６および７０７は
、スタティックモジュール７０５の正および負出力をそ
れぞれメモリモジュール７１０の負入力および正入力に
接続する。スタティックモジュールフロ５９人出力フ０
６．７０７間の利得は＋１に等しくする。前記スタティ
ックモジュール７０５はさらに、差動用カフ０８．７０
９を含み、これらを出力電流７０１ａおよび７０１ｂに
接続する。スタティックモジュール７０５の入力と出力
フ０８および７０９間の利得は＋Ｃに等しくする。また
、メモリモジュール７１０はスタティックモジュール７
０５の正および負の入力に接続した正および負の出力を
有し、前記メモリモジュール７１０の利得は＋１に等し
くする。

第２２Ｂ図および第２２Ｃ図は単一終端スタティックお
よびメモリモジュールもしくは差動スタティックおよび
メモリモジュールのいずれかを用いて、いかにして理想
積分器を構成できるかを示すものである。メモリモジュ
ールおよびスタティックモジュールは１つ以上の出力を
有し、出力には相互に異なる利得をもたせるようにして
、ユニット間の相互接続に融通性をもたせ、かつ所定機
能を達成するに必要なモジュール数を最少にすることが
望ましい。

第２３図はＲ−Ｃ能動回路ならびに電流スイッチ単一終
端回路および差動回路により実現した損失形積分器（ｌ
ｏｓｓｙ　ｉｎｔｅｇｒａｔｏｒ）を示す。第２３Ａ図
に示す損失形積分器はコンデンサＣ７００と並列に接続
した抵抗Ｒ７０１を付加したこと以外は第２２Ａ図示理
想積分器と同様で、この回路の伝達関数はＨ（ｓ）　＝
　−ａｏ／　（１＋ｓａ＋）で表すことができる。

第２３ｂ図は電流スイッチにより実現した損失形積分器
を示す。図示積分器は人カフ００を含み、前記入力をス
タティックモジュール７１０の入力に接続する。前記ス
タティックモジュール７１０はメモリモジュール７１２
の入力に接続した第１出力フ１１および他のスタティッ
クモジュール７１４の入力に接続した第２出力フ１３を
有し、前記モジュール７１４の出力を出力電流７０１に
接続し、さらに、前記メモリモジュール７１２の出力を
第１スタテイツクモジユール７１０の入力に接続する。

スタティックモジュール７１０の利得は入力から双方の
出力フ１１および７１３までで＋１／Ｈに等しくする。

また、スタティックモジュール７１４の利得は−１に等
しくし、メモリモジュール７１２の利得はｂに等しくす
る。この場合、第２３ｂ図示配置の伝達関数はＨ（ｚ）
＝−１／　（ａ−ｂｒ’）　　として表される。

第２３ｃ図は電流スイッチにより実現した差動入力およ
び出力電流で使用する損失形積分器を示す。

図示配置に差動入カフ００ａおよび７００ｂを含み、こ
れらをそれぞれ、スタティックモジュール７１５の正入
力および負入力に接続する。前記モジュール７１５の第
１差動出力をメモリモジュール７１８の差動入力に接続
し、第２差動出力を出力電流７０１ａおよび７０１ｂに
接続する。また、前記メモリモジュール７１８の差動用
カフ１９および７２０をスタティックモジュール７１５
の差動入力に接続する。かくして、スタティックモジュ
ール７１５はその入力と双方の組の出力間に＋１／ａの
利得を有し、メモリモジュール７１８はその入力と出力
との間に＋ｂの利得を有する。信号反転は、差動出力の
接続を逆にするだけで、差動スタティックおよびメモリ
モジュールにより行うことができるので、スタティック
モジュール７１５の差動出力を出力電流に適当に接続す
ることにより、出力電流７０１ａおよび７０１ｂへの接
続のために必要な反転を得ることができる。これは、単
一終端電流スイッチモジュールを使用しての配置の実現
に際し１つのスタティックモジュールの節減を可能にす
る。

第２４図にトー・トーラス４次セクション（Ｔｏｗ−Ｔ
ｈｏｍａｓｂｉｑｕａｄｒａｔｉｃ　５ｅｃｔｉｏｎ）
の形状の４次セクションを示す。第２４Ａ図は能動Ｒ−
Ｃ素子により実現したトー・トーラス４次セクションで
ある。図示配置は入カフ５０を含み、これを抵抗Ｒ７５
０の一端に　　　′接続し、前記抵抗Ｒ７５０の他端を
増幅器Ａ７５００反転入力に接続する。前記増幅器Ａ７
５０の出力は他の抵抗Ｒ７５１とコンデンサＣ７５０と
他の抵抗７５２　との接続点に接続し、抵抗７５２およ
びコンデンサ７５０の他　　　−端を増幅器Ａ７５０の
反転入力と抵抗７５３との接続点に接続する。また抵抗
７５１の他端を増幅器Ａ７５１の反転入力とコンデンサ
Ｃ７５１の一端に接続し、前記コンデンサＣ７５１の他
端を増幅器Ａ７５１の出力および反転増幅器Ａ７５２の
入力に接続するほか、出力電流７５１に接続する。前記
増幅器へ７５２の出力は抵抗Ｒ７５３の他端に接続し、
増幅器Ａ７５０およびＡ７５１の非反転入力を大地電位
に接続する。この場合、既知のトー・トーラス４次セク
ションの伝達関数はＨ（Ｓ）　＝　１／　（ａｏ＋ａ、
ｓ＋ａ２ｓ２）で表される。

第２４８図は単一終端電流スイッチ回路により実現した
トー・トーラス４次セクションを示す。図示配置は人カ
フ５０を含み、この人カフ５０をスタティックモジュー
ル７６００入力に接続する。前記モジュール７６０はメ
モリモジュール７６２の入力に接続した第１出力フ６１
ならびに他のスタティックモジュール７６４の入力に接
続した第２出力フ６３を含む。また、前記モジュール７
６４は他のメモリモジュール７６６の入力に接続した第
１出力フ６５、出力フ５１に接続した第２出力フ６７、
およびスタティックモジュール７６９の入力に接続した
第３出力フ６８を含む。また、スタティックモジュール
７６９の出力を、メモリモジュール７６２の出力と同じ
ようにスタティックモジュール７６０の入力に接続し、
メモリモジュール７６６の出力をスタティックモジュー
ル７６４の入力に接続する。スタティックモジュール７
６０はその入力と双方の出力との間に利得＋ｌｌａを有
し、スタティックモジュール７６４はその入力と３つの
すべての出力との間に利得＋１を有し、また、スタティ
ックモジュール７６９はその入力と出力間に利得−口を
有する。さらに、メモリモジュール７６２はその入力と
出力間に利得＋ｂを有し、メモリモジュール７６６はそ
の入力と出力間に利得＋１を有する。第２４Ｂ図示配置
の伝達関数はＨ（ｚ）　＝１／（ａ＋ｃ　−（ａ＋ｂ）
　ｚ−’＋ｂｚ−２）で表される。

第２４ｃ図は電流スイッチ回路により実現した差動入力
および出力電流で使用するためのトー・トーラス４次セ
クションを示す。図示配置は入カフ５０ａおよび７５０
ｂを含み、これらの入力をそれぞれスタティックモジュ
ール７７０の正および負入力に接続する。°前記モジュ
ール７７０の第１の対の差動比カフ７１ａおよび７７１
ｂはこれらを他のスタティックモジュール７７２の差動
入力に接続し、第２の対の差動比カフ７３ａおよび７７
３ｂをメモリモジュール７７４の差動入力に接続する。

また、スタティックモジュール７７２の第１の対の差動
比カフ７５ａおよび７７５ｂを他のメモリモジュール７
７６の差動入力に接続し、第２の対の差動比カフ７７ａ
および７７７ｂをスタティックモジュール７７０の差動
入力に接続し、第３の対の差動比カフ７８ａおよび７７
８ｂを差動比カフ５１ａおよび７５１ｂに接続する。ま
た、メモリモジュール７７４の差動出力をスタティック
モジュール７７０の差動入力に接続し、メモリモジュー
ル７７６の差動出力をスタティックモジュール７７２の
差動入力に接続する。

かくして、スタティックモジュール７７０はその入力と
双方の組の出力間に＋１／ａの利得を有し、メモリモジ
ュール７７４はその入力と出力間に＋ｂの利得を有し、
メモリモジュール７７６はその入力と出力間に＋１の利
得を有し、またスタティックモジュール７７２はその入
力と第１出力間に利得子ｌを、その入力と第２出力間に
利得Ｃを、その入力と第３出力間に利得＋１を有する。

また、スタティックモジュール７７２とスタティックモ
ジュール７７０間に必要な信号反転を得るため、スタテ
ィックモジュール７７２の第２の他の出力を、正出力が
スタティックモジュール７７０の負入力に接続され、負
出力がスタティックモジュール７７０の正入力に接続さ
れるような方法で接続する。かくして、各々所望の利得
をもつことができる３つの出力を具えたスタティックモ
ジュール７７２を構成し、各出力の極性を適当に選定す
ることにより、利得−〇を有する別個の増幅段（または
スタティックモジュール）に対する要求を排除すること
ができる。

第２４Ｂ図示配置の場合のように、第２４Ｃ図示配置の
伝達関数は Ｈ（ｚ）　＝ｌ／（ａ、＋ｃ　−［ａ＋ｂ］　ｚ　’＋
ｂｚ−２）により表される。

第２２図、第２３図および第２４図は種々のシステム機
能を実施するため、スタティックモジュールおよびメモ
リモジュールをどのように組合せるかを示す。これらの
各図は、一般に電気フィルタ用のビルディングブロック
として使用される３つの標準的配置を示すもので、これ
らの基本モジュールから他のフィルタセクションを構成
することができること当然である。

第２図ないし第２１図に示すモジュールにおいては、信
号入力および信号出力を信号電流の形状と仮定している
が、大抵のシステムにおいては処理すべき外部信号は信
号電圧の形状であり、したがって、第１図に関して前述
したように、電圧・電流変換器および対応する電流・電
圧変換器を具えることが必要となる。さらに、入力およ
び出力信号は通常差動形式では使用できないが、その必
要がなく、したがって、電圧・電流変換器を差動形状に
変換することが必要となり、電流・電圧変換器を差動形
状から単一終端形式に変換することが必要となる。

第２５図は単一終端電流を生成するための電圧・電流変
換器を示す。図示変換器は入力８００を含み、これをｐ
チャネル電界効果トランジスタＴ８００のゲート電極に
接続し、前記トランジスタＴ８００のソース電極を抵抗
Ｒ８００と電流源８０１の接続点に接続し、前記電流源
８０１゛の他端を正電源レール８０２に接続する。また
、トランジスタＴ８００のドレイン電極をｎチャネル電
界効果トランジスタＴ８０１のドレイン電極に接続し、
前記トランジスタＴ８０１のソース電極を負電源レール
８０３に接続する。さらに、前記トランジスタＴ８０１
のソース電極をそのゲート電極に接続するほか、ｎチャ
ネル電界効果トランジスタＴ８０２のゲート電極に接続
する。また、トランジスタＴ８０２のソース電極を負電
源レール８０３に接続するとともに、そのドレイン電極
を出力８０４に接続するほか、ｐチャネル電界効果トラ
ンジスタＴ８０３のドレイン電極にも接続する。さらに
、前記トランジスタＴ８０３のゲート電極を大地電位に
接続するとともに、そのソース電極を抵抗Ｒ８００の他
端と電流源８０５の一端との接続点に接続し、電流源８
０５の他端を正電源レール８０２に接続する。

第２５図示回路は入力８００における入力電流を出力８
０４における出力電流に変換する。出力電流ｉは約Ｖｉ
ｎ／Ｒ８００に等じい。第２５図示回路は標準相互コン
ダクタンス段で、良好な直線性を得るためには、Ｒ８０
０の値を入力トランジスタＴ８００およびＴ８０３の１
　／ｇｍよりはるかに大きくする必要がある。

出力電流・電圧変換器は理論的には第２６Ａ図に示すよ
うな簡単な配置、すなわち、入力８１０を抵抗８１０の
一端に接続し、抵抗８１０の他端を大地電位に接続し、
抵抗Ｒ８１０の一端に出力８１１を接続するよう形成し
た回路とすることができる。オームの法則を単純に適用
すると、出力電圧は入力電流に抵抗Ｒ８１０の抵抗を乗
じたものに等しいが、第２５図に示す入力電流・電流変
換器の縦続接続の非直線性のため、第２６ａ図に示す単
純な抵抗は理想的ではない。

第２６ｂ図はこの難点を排除した電流・電圧変換器を示
す。第２６ｂ図示電流・電圧変換器は帰還ループの一部
として第２５図示電圧・電流変換器を含む。図示電流・
電圧変換器は入力８２０を含み、前記入力８２０をトラ
ンジスタＴ８００のベースと電流源８２１の一端との接
続点に接続し、前記電流源８２１の他端を正電源レール
８０２に接続する。また、正電源レール８０２　とトラ
ンジスタＴ８０２のドレインとの間に他の電流源８２２
を配置する。さらに、トランジスタＴ８０２のドレイン
はｎチャネル電界効果トランジスタＴ８２０のゲートに
接続し、前記トランジスタＴ８２０のゲート電極をその
ドレイン電極に接続するほか、他のｎチャネル電界効果
トランジスタＴ８２１のゲート電極に接続する。また、
トランジスタＴ８２０およびＴ８２１のソース電極を負
電源レール８０３に接続し、トランジスタＴ８２１のド
レイン電極をトランジスタＴ８００のゲート電極に接続
するほか、出力８２３に接続する。

第２６ｂ図示回路は帰還ループ内に第２５図に示す電圧
・電極変換器を含むので、ライン８２４上の電流は入力
８２０に供給される電流ｉにそれが等しく　　　−なる
まで調整される。その結果、電流８２３には、トランジ
スタＴ８００のゲート電極に供給される電流ｉにより入
力８２０に生ずる電圧ニーｐｇｏｏが生ずる。

したがって、第２５図示回路を第２６ｂ図示回路と縦続
に接続した場合は、個々の各モジュールの伝達特性が非
直線性であっても、入力電圧および出力電圧は直線的関
係を保持する。

第２７図は単一終端電圧入力から差動電流出力を生成す
るよう形成した電圧・電流変換器を示す。

第２７図示配置は、入力８５０を含み、これをｐチャネ
ル電界効果トランジスタＴ８５０のゲートを極ｉ、：接
続し、前記トランジスタＴ８５０のソース電極を電流源
８５１を介して正電源レール８５２に接続する。まり、
前記トランジスタＴ８５０のドレイン電極をｎチャネル
電界効果トランジスタＴ８５１のドレイン電極に接続し
、トランジスタＴ８５１のソース電極を負電源レール８
５３に接続する。また、正電源レール８５２とｐチャネ
ル電界効果トランジスタＴ８５３のソース電極との間に
電流源８５５を配置し、トランジスタＴ８５０とＴａＳ
２のソース電極間に抵抗Ｒ８５０を接続する。

さらに、前記トランジスタＴ８５１のゲート電極をｎチ
ャネル電界効果トランジスタＴ８５２のゲート電極に接
続し、前記トランジスタＴ８５２のソース電極を負電源
レール８５３　に接続する。トランジスタＴ８５２のゲ
ートおよびドレイン電極を電流源８５６を介して正電源
レール８５２に接続する。また、トランジスタＴ８５３
のドレイン電極をｎチャネル電界効果トランジスタＴ８
５４のドレイン電極に接続し、前記トランジスタＴ８５
４のソース電極を負電源レール８５３に接続する。さら
に、前記トランジスタＴ８５４のゲート電極をｎチャネ
ル電界効果トランジスタＴ８５５のゲート電極に接続し
、前記トランジスタＴ８５５のソース電極を負電源レー
ル８５３に接続する。前記トランジスタＴ８５５のゲー
トおよびドレイン電極は電流源８５７を介して正電源レ
ール８５２に接続する。

また、トランジスタＴ８５３とＴａＳ２のドレイン電極
の接続点に第１出力８５Ｂを接続し、トランジスタＴ８
５０と１８５１のドレイン電極の接続点に第２出力８５
９を接続する。第２７図示回路配置の場合は、出力８５
８および８５９における差動出力電流（ｉ”　−ｉ−）
は約Ｖｉｎ／Ｒ８５０に等しい。

第２８図は差動電流・単一終端電圧変換器の第１実施例
を示す。第２８図示配置は差動電流入力用入力９００フ
よび９０１を有する。入力９００はこれを電流源９０２
とｎチャネル電界効果トランジスタＴ９００のドレイン
電極との接続点に接続し、入力９０１はこれを電流源９
０３とｎチャネル電界効果トランジスタＴ９旧のドレイ
ン電極との接続点に接続する。

電流源９０２および９０３の他端はこれらを正電源レー
ル９０４に接続し、トランジスタＴ９００およびＴ９０
１のソース電極はこれらを負電源レール９０５に接続す
る。また、前記トランジスタＴ９００のドレイン電極を
そのゲート電極に接続するほか、ｎチャネル電界効果ト
ランジスタＴ９０２のゲート電極に接続する。前記トラ
ンジスタＴ９０２のソース電極は負電源レール９０５に
接続し、そのドレイン電極をｐチャネル電界効果トラン
ジスタＴ９０３のドレイン電極に接続し、前記トランジ
スタＴ９０３のソース電極を正電源レール９０４に接続
する。また、前記トランジスタＴ９０１のドレイン電極
をそのゲート電極に接続するほか、ｎチャネル電界効果
トランジスタＴ９０４のゲート電極に接続する。さらに
、トランジスタＴ９０４のソース電極を負電源レール９
０５に接続するとともに、そのドレイン電極をｐチャネ
ル電界効果トランジスタＴ９０５のドレイン電極に接続
し、前記トランジスタＴ９０５のソース電極を正電源レ
ール９０４に接続する。また、トランジスタＴ９０５の
ドレ、　イン電極はそのゲート電極に接続するほか、ト
ランジスタＴ９０３のゲート電極に接続する。前記トラ
ンジスタＴ９０２とＴ９０３のドレイン電極の接続点は
線９０６を介して抵抗Ｒ９００の一端に接続するほか、
出力９０７に接続し、抵抗９００の他端を大地電位に接
続する。

第２８図示配置は、実際上、差動・単一終端電流変換器
を含み、抵抗Ｒ９００により形成される簡単な抵抗形電
流・電圧変換器を与える。したがって、入力９０１に供
給される電流ｉ＋はトランジスタＴ９０１およびＴｅＯ
２により形成される電流ミラー回路の入力に供給され、
トランジスタＴ９０１のドレインに供給される電流はｊ
十ｉ“に等しくなり、その結果、トランジスタＴ９０４
のドレイン電極に生ずる電流もｊ＋ｉ”に等しい。この
電流は、トランジスタＴ９０５とＴ９０３が電流ミラー
回路を形成するよう接続されているため、トランジスタ
Ｔ９０３のドレイン電極に再生される。また入力９００
には電流ｉ−が供給されるので、トランジスタＴ９００
のドレイン電流はＪ＋ｉ−に等しく、その結果、トラン
ジスタＴ９０２のドレインに生ずる電流もＪ＋１−に等
しく、したがって、ライン９０６上の出力電流はｉ“−
１−に等しくなる。その結果、出力９０７には（ｉ”　
−ｉ−）　Ｒ９００に等しい出力電圧が生成される。再
び、単一終端電圧・電流変換器および電流・電圧変換器
の場合と同じように第２７図および第２８図示回路の縦
続配置は非直線的であり、直線的配置を得るには第２９
図に示すような電流・電圧変換器を使用することが望ま
しい。

図から分かるように、第２９図示配置は第２８図示差動
・単一終端電流変換器と第２６図示電流・電圧変換器を
含み、差動・単一終端電流変換器の出力ライン９０６を
第２６図示電流・電圧変換器の入力８２０に接続するよ
うにしている。したがって、出力８２３における出力電
圧は（ｉ”　−ｉ−）　Ｒ８００に等しく、第２７図ふ
よび第２９図に示す回路の縦続配置はいまや直線的特性
となる。

以上、スタティックモジュールならびに電流・電圧およ
び電圧・電流変換器内は示した電流ミラーは説明の複雑
さを避けるため、最も簡単な基本電流ミラー回路として
例示してきたが、最良の性能を得るためには、電流ミラ
ーに高出力インピーダンスをもたせることが必要である
。電流ミラーの出力インピーダンスを増大させるために
は、電流ミラー内のトランジスタのカスコード接続を使
用することが望ましく、このような２つの電流ミラー回
路に関しては米国特許第４５５０２８４号および第４５
８０３７号に記載されている。また、他のカスコード接
続電流ミラー回路に関しては、出願人による出願中特許
第８７２１７５９号に記載されている。さらに、入力ブ
ランチと出力ブランチ間により良好な整合を得るために
は、電流ミラー内に電源縮退抵抗（ｓｏｕｒｅ　ｄｅｇ
ｅｎｅｒａｔｉｏｎ　ｒｅｓｉｓｔｏｒ）を包含させる
ことが望ましく、また電流ミラー回路に供給される入力
電流と電流ミラー回路から導出される出力電流間にさら
に正確なマツチングを得るため、必要に応じて能動素子
整合を使用することもできる。さらに、第７図、第８図
、第９図、第１０図。

第１２図、第１７図および第１９図に示す電流メモリモ
ジュールを作成する各メモリセル内の電界効果トランジ
スタのゲートに接続したコンデンサは、関連のスイッチ
が閉じたとき、電荷を蓄積してトランジスタのゲート電
極を到達した電位に保持することが唯一の機能であるの
で、その他のプレートを正電源レールまたは負電源レー
ルのいずれかに接続することが望ましい。第２０図に示
す積分器にも、これと同じような考察が適用される。

本発明は本明細書に記載の実施例に限定されるものでな
く、本発明は他の変形をも包含するものである。

【図面の簡単な説明】

第１図は本発明に係るサンプルアナログ信号処理回路の
ブロック図、 第２図は第１図示回路に使用するに適したスタティック
（静的）モジュールの第１実施例を示す図、 第３図は第１図示回路に使用するに適したスタティック
モジュールの第２実施例を示す図、第４図は第１図示回
路に使用するに適したスタティックモジュールの第３実
施例を示す図、第５図は第１図示回路に使用するに適し
たスタティックモジュールの第４実施例を示す図、第６
図は第１図示回路に使用するに適したスタティックモジ
ュールの第４実施例を示す図、第７図は第１図示回路に
使用するに適した電流メモリモジュールの第１実施例を
示す図、第８図は第１図示回路に使用するに適した電流
メモリモジュールの第２実施例を示す図、第９図は第１
図示回路に使用するに適した電流メモリモジュールの第
３実施例を示す図、第１０図は第１図示回路に使用する
に適した電流メモリモジュールの第４実施例を示す図、
第１１図は第１０図示電流メモリモジュール内のスイッ
チ用制御波形図、 第１２図は第１図示回路に使用するに適した電流メモリ
モジュールの第５実施例を示す図、第１３図は第１２図
示電流メモリモジュール内のスイッチ用制御波形図、 第１４図は第１図示回路に使用するに適したスタティッ
クモジュールの第６実施例を示す図、第１５図は第１図
示回路に使用するに適したスタティックモジュールの第
７実施例を示す図、第１６図は第１図示回路に使用する
に適したスタティックモジュールの第８実施例を示す図
、第１７図は第１図示回路に使用するに適する電流メモ
リモジュールの第６実施例を示す図、第１８図は第１７
図示電流メモリモジュール内のスイッチ用制御波形図、 第１９図は第１図示回路に使用するに適した電流メモリ
モジュールの第７実施例を示す図、第２０図は第１図示
回路に使用するに適した積分器モジュールの実施例を示
す図、 第２１図は第２０図示積分器モジュール内で使用される
クロック信号を示す図、 第２２Ａ図はＲ，Ｃ，能動理想積分器の回路図、第２２
８図は単一終端スタティックモジュールちよび電流メモ
リモジュールを用いて実現した本発明理想積分器を示す
図、 第２２Ｃ図は差動スタティックモジュールおよび電流メ
モリモジュールを用いて実現した本発明理想積分器を示
す図、 第２３Ａ図は損失形Ｒ，Ｃ，能動積分器の回路図、第２
３８図は単一終端スタティックモジュールちよび電流メ
モリモジュールを用いて実現した本発明損失形積分器を
示す図、 第２３Ｃ図は差動スタティックモジュールおよび電流メ
モリモジュールを用いて実現した本発明損失形積分器を
示す図、 第２４Ａ図はトー・トーツス（Ｔｏｗ−Ｔｈｏｍａｓ）
　４次セクションのＲ，Ｃ０能動実現を示す回路図、第
２４８図は単一終端スタティックモジュールおよび電流
メモリモジュールを用いて実現した本発明に係るトー・
トーラス４次セクションを示す図、第２４Ｃ図は差動ス
タティックモジュールおよび電流メモリモジュールを用
いて実現した本発明によるトー・トーラス４次セクショ
ンを示す図、第２５図は第１図示配置に使用するに適し
た電流・電圧変換器の第１実施例を示す図、 第２６Ａ図は第１図示配置に使用するに適した電圧・電
流変換器の第１実施例を示す図、第２６Ｂ図は第１図示
配置に使用するに適した電流・電圧変換器の第２実施例
を示す図、第２７図は第１図示配置に使用するに適した
電圧・電流変換器の第２実施例を示す図、 第２８図は第１図示配置に使用するに適した電流・電圧
変換器の第３実施例を示す図、 第２９図は第１図示配置に使用するに適した電流・電圧
変換器の第４実施例を示す図である。 １、２０．２６．２７．５１．１０１．１０２．３０１
．４０１．５００．５０１．５１０．５１１゜６００、
６２０．６５０．６５１．７００．７００ａ、　７００
ｂ、　７５０．７５０ａ、　７５０ｂ。 ８００、８１０．８２０．８５０．９００．９０１・・
・入力２．７・・・フィルタ ３・・・サンプル・ホールド回路 ４・・・電圧・電流変換器 訃・・信号処理回路 ６・・・電流・電圧変換器 ８、２４．３０．３１．３２．５２．５８．１０２．２
０２．３０２．４０２．５０２．５０３゜５１２、５１
３．６０５〜６０７．６２７．６６０．６６１．７０１
．７０１ａ、　７０１ｂ。 Ｔ５１．７５１ａ、　７５１ｂ、　８０４．８１１．８
２３．８５８．８５９．９０７−・・出力２１、２５．
５４．５６．６１．１１７．２１７．３０３．４０３．
５０４．５０５．６０１゜６０８、６２１．６２８．６
５２．６５５．８０１．８０５．８２１．８２２．８５
１．８５５゜８５６、８５７．９０２．９０３・・・電
流源２２、５５．３１５．５０６．６０２．６２２．６
５３．８０２．８５２．９０４・・・正電源レール ２３、５３．３１３．５０７．６０３．６２３．６５４
．８０３．８５３．９０５・・・負電源レール Ｔ２０．　Ｔ２１．　Ｔ２４．　Ｔ２５．　Ｔ２８．　
Ｔ３０．　Ｔ３２．　Ｔ５１．　Ｔ５３．　Ｔ５５．　
Ｔｌ０Ｉ。 Ｔ１０３．　Ｔ２Ｏ１，Ｔ２Ｏ３，Ｔ３０３．　Ｔ３０
７．　Ｔ４０１．　Ｔ４０５．　Ｔ５０７〜Ｔ５１０、
　Ｔ５２１．　Ｔ５２３．　Ｔ６０１．　Ｔ６０２．　
Ｔ６０７〜Ｔ６１０．　Ｔ６２１．　Ｔ６２２゜Ｔ６２
７．　Ｔ６２９．　Ｔ６３０．　Ｔ６５０．　Ｔ６５１
．　Ｔ８０１．　Ｔ８０２．　Ｔ８２０．　Ｔ８２１゜
Ｔ８５１．　Ｔ８５２．　Ｔ８５４．　Ｔ８５５．　Ｔ
９Ｏ０，Ｔ９Ｏ１，Ｔ９Ｏ２，Ｔ９Ｏ４・・・ｎチャネ
ル電界効果トランジスタＴ２２．　Ｔ２３．　Ｔ２７．
　Ｔ２９．　Ｔａ２．　Ｔ５２．　Ｔ５４．　ＴｌＯ２
，Ｔ２Ｏ２，Ｔ３Ｏ４゜Ｔ３Ｏ８，Ｔ４Ｏ２，Ｔ４Ｏ６
，Ｔ５０１〜Ｔ５０６．　Ｔ５２２．　Ｔ６０３〜Ｔ６
０６゜Ｔ６２３．　Ｔ６２４．　Ｔ６２６．　Ｔ６５２
〜Ｔ６５４．　Ｔ６５７〜Ｔ６５９．　Ｔ８Ｏ０゜Ｔ８
Ｏ３，Ｔａ２Ｏ，Ｔ８５３．　Ｔ９Ｏ３，Ｔ９Ｏ５・・
・ｐチャネル電界効果トランジスタＳ５１〜Ｓ５５．　
Ｓ５６〜Ｓ６０．５ＩＯＩ〜５１０６．５１２０．５１
２１゜５２０１〜５２０６．５２２０．５２２１．５３
０１〜５３１２．５４０１〜５４１２゜５６０１．５６
０２．５６２１．５６２２．５６５０〜５６５３・・・
スイッチＣ５１，Ｃ５２，Ｃｌ０Ｉ〜ＣｌＯ３，Ｃ２０
１〜Ｃ２０３，Ｃ３０３，Ｃ３０４，Ｃ３０７゜Ｃ３０
８，Ｃ４０１，Ｃ４０２，Ｃ４０５，Ｃ４０６，Ｃ６０
１，Ｃ６０２，Ｃ６２１，Ｃ６２２゜Ｃ６５０〜Ｃ６５
３，Ｃ７００，Ｃ７５０，Ｃ７５１・・・コンデンサＲ
７００，Ｒ７０１，Ｒ７５０〜Ｒ７５３，Ｒ８００，Ｒ
８１０，Ｒ８５０，Ｒ９００・・・抵抗 Ａ７００．　Ａ７５０〜Ａ７５２・・・増幅器７０２、
７０３．７０５．７１０．７１４．７１５．７６０．７
６４．７６９．７７０．７７２…スタテイツクモジュー
ル ７０４、７０５．７１２．７１８．７６２．７６６、７
７４．７７６・・・メモリモジュール Ｆｔ’ｇ、７゜ 〜・１８・ Ｆｉｇ、１５

Claims (1)

1. 【特許請求の範囲】 １、現在のサンプル周期における入力サンプル電流を１
   つ前またはそれ以上前のサンプル周期における入力サン
   プル電流と所定の割合で組合せる手段と、連続するサン
   プル周期に該組合せ手段により生成される結合電流から
   処理された出力信号を抽出する手段とを含む各サンプル
   を電流の形状としたサンプルアナ ログ電気信号処理回路において、該回路はさらに、各々
   双方向入力信号電流を受信する電流入力および双方向出
   力信号電流を供給する電流出力を有する複数の回路モジ
   ュールを、双方向入力信号電流にバイアス電流を加算し
   て回路モジュールにより処理するための単方向電流を生
   成する手段と、処理された単方向電流から適当にスケー
   ルされたバイアス電流を減じて回路モジュールの電流出
   力に双方向信号電流を生成する手段とを具えたことを特
   徴とするサンプルアナログ信号処理回路。 ２、該回路モジュールの１つはあるサンプリング周期に
   、その入力に前のサンプル周期に供給された電流のスケ
   ールされたバージョンをその出力に再生しうるよう形成
   した電流メモリモジュールを含むことを特徴とする請求 項１記載の回路。 ３、該電流メモリモジュールは電流入力と、電流出力と
   第１および第２の重複しないクロック信号により制御す
   るようにした第１および第２スイッチと、第１および第
   ２メモリ セルとを含み、電流入力を第１スイッチを介して第１メ
   モリセルに結合し、第１メモリ セルを第２スイッチを介して第２メモリ セルに結合し、第２メモリセルの出力を電 流出力に結合したことを特徴とする請求項２記載の回路
   。 ４、各メモリセルはそのゲート電極とソース電極間に接
   続したコンデンサを有する電界効果トランジスタを含む
   ことを特徴とする請求項３記載の回路。 ５、各メモリセルにおいて、電界効果トランジスタによ
   り電流ミラー回路の出力ブランチを形成させるようにし
   たことを特徴とする請求項４記載の回路。 ６、該第１スイッチおよび第２スイッチを電流ミラーの
   入力ブランチと出力ブランチを隔離するよう配置し、第
   １電流ミラーの出力ブランチを第２電流ミラーの入力ブ
   ランチに接続したことを特徴とする請求項５記載の回路
   。 ７、電流ミラー回路の少なくとも１つはその入力および
   出力ブランチ間に１と異なる電流比を有することを特徴
   とする請求項５または６に記載の回路。 ８、第２電流ミラーは複数の出力ブランチを有すること
   を特徴とする請求項５ないし７のいずれかに記載の回路
   。 ９、該電流メモリモジュールは、入力と、出力と、サン
   プル周期の第１部分の間導通して第１メモリセルの入力
   をトランジスタの主 導電通路に接続するための第１スイッチを含む手段と、
   該第１部分の間導通して、第１スイッチとトランジスタ
   の主導電通路との接続点を電流保持手段に接続するため
   の第２スイッチを含む手段と、サンプリング周期の第２
   部分の間、トランジスタの主導電通路を第１メモリセル
   の出力に接続するための手段と を有する第１メモリセル、ならびに第１ メモリセルの出力に結合した入力と、電流 メモリモジュールの出力に結合した出力と、電流メモリ
   モジュールの入力を第１メモリ セルの入力に結合する手段を有する第２メ モリセルを含むことを特徴とする請求項２ 記載の方法。 １０、トランジスタの主導電通路を第１メモリセルの出
   力に接続するための手段は、サンプル周期の第１部分と
   重複しない第２部分の間導電するスイッチを含み、第３
   スイッチが導電している際、第１メモリセルよりの出力 電流を使用しうるようにしたことを特徴とする請求項９
   記載の回路。 １１、該第２メモリセルは入力と、出力と、第２メモリ
   セルの入力をトランジスタの主導 電通路に接続するため、サンプリング周期の第２部分の
   間導電する第１スイッチを含む手段と、第１スイッチと
   トランジスタの主導電通路との接続点を電流保持手段に
   接続するため、サンプリング周期の第２部分の間導電す
   る第２スイッチを含む手段と、トランジスタの主導電通
   路を第２メモリセルの出力に接 続するため、第１部分と重複しないサンプリング周期の
   第２部分の間導電するスイッチを含む手段とを含み、該
   第３スイッチが導通しているとき電流メモリよりの出力
   電流を使用しうるようにしたことを特徴とする請求項１
   ０記載の回路。 １２、該トランジスタを電界効果トランジスタとし、該
   電流保持手段をトランジスタのゲート電極とソース電極
   間に接続したコンデンサにより形成したことを特徴とす
   る請求項９ないし１１のいずれかに記載の回路。 １３、該コンデンサをトランジスタのゲート・ソース容
   量としたことを特徴とする請求項１２記載の回路。 １４、該第１メモリセルの入力にバイアス電流を供給す
   る手段と、対応するバイアス電流を該第２メモリセルの
   出力から抽出する手段 と、第３メモリセルとを含み、該第２メモ リセルにより与えられる出力電流から減ず るため、該第１メモリセルの入力に供給さ れるバイアス電流を蓄積する該第３メモリ セルを配置したことを特徴とする請求項９ないし１３の
   いずれかに記載の回路。 １５、該第２メモリセルは１つまたはそれ以上の他の出
   力を有することを特徴とする請求項９ないし１４のいず
   れかに記載の回路。 １６、適当にスケールされたバイアス電流を減ずる手段
   は電流メモリモジュールの出力の数 に対応する複数の出力を有する電流ミラー回路の入力に
   接続したバイアス電流源を含み、該電流ミラー回路によ
   り生成される出力電流を第２メモリセルの対応する出力
   電流から 減ずるようにしたことを特徴とする請求項２ないし１５
   のいずれかに記載の回路。 １７、該メモリモジュールは差動入力および差動出力を
   有するほか、複数の電流メモリセ ルと、該差動入力の各々を関連の電流メモリセルに結合
   する手段と、選定されたメモリ セルの出力を組合せて差動電流出力に供給 するための手段とを含むことを特徴とする請求項２ない
   し１６のいずれかに記載の回路。 １８、その出力に供給される双方向電流を積分しうる積
   分回路を含むことを特徴とする請求項１ないし１７のい
   ずれかに記載の回路。 １９、該積分回路は請求項２ないし１７のいずれかに記
   載の電流メモリモジュールならびに蓄 積された電流出力から加算回路への帰還ループを含み、
   かくして蓄積された電流を各電流入力サンプルに加算し
   うるようにしたことを特徴とする請求項１８に記載の回
   路。 ２０、差動入力電流を積分するよう配置したことを特徴
   とする請求項１８または１９に記載の回路。 ２１、その入力に供給される電流のスケールされたバー
   ジョンをその出力に導出しうるよう形成したスタティッ
   クモジュールを含むこと を特徴とする請求項１ないし２０のいずれかに記載の装
   置。 ２２、該スタティックモジュールはその各々から個別に
   スケールされた出力を生成しうるような複数の出力を有
   することを特徴とする請求項２１記載の回路。 ２３、該スタティックモジュールはその入力を介して複
   数の入力電流をスタティックモジ ュールに供給しうる複数の入力を有し、スタティックモ
   ジュールにより電流加算または 電流減算を行いうるようにしたことを特徴とする請求項
   ２１または２２に記載の回路。 ２４、該スタティックモジュールはその入力と出力間に
   電流反転を行いうるようにしたことを特徴とする請求項
   ２１ないし２３のいずれかに記載の回路。 ２５、該ステタィックモジュールは電流スケーリング回
   路を含み、該電流スケーリング回路は入力電流を第１電
   流ミラー回路の入力ブランチに供給する手段と、バイア
   ス電流を第１電流ミラー回路の入力ブランチに供給する
   手段と、該第１電流ミラー回路の出力ブランチからの電
   流を第２電流ミラー回路の入力ブランチに供給する手段
   と、第２電流ミラー回路の出力ブランチからの電流をス
   タティック モジュールの出力に供給する手段と、第２電流ミラー回
   路の出力ブランチにより生ずる電流から適当にスケール
   されたバイアス電流を減じて、スケーリング回路により
   生ずる出力電流がスケーリング回路の入力に供給される
   入力電流のスケールバージョンとなるよう にする手段とを含むことを特徴とする請求項２１ないし
   ２４のいずれかに記載の回路。 ２６、該第１電流ミラー回路の入力ブランチにバイアス
   電流を供給する手段は、第１電流源と、第１電流源によ
   り生成される電流を入力電流に加算する手段とを含み、
   該バイアス電流を減算する手段は第２電流源と、第２電
   流源からの出力電流および第２電流ミラーの出力ブラン
   チからの出力電流を適当な極性で供給するようにした電
   流加算接続点と、加算接続点からスケールされた出力電
   流を抽出する手段とを含むことを特徴とする請求項２５
   記載の回路。 ２７、該第２電流ミラー回路は複数の出力を有し、該ス
   タティックモジュールは対応する複数 の出力を有し、該第２電流ミラー回路の各出力をスタテ
   ィックモジュールの対応する出 力に結合したことを特徴とする請求項２５または２６に
   記載の回路。 ２８、適当にスケールされたバイアス電流を減算する該
   手段は第２電流ミラー回路の出力数に対応する複数の出
   力を有する他の電流ミラー回路の入力に接続したバイア
   ス電流源を含み、他の電流ミラー回路により生成される
   出力電流を第２電流ミラー回路の対応する出力電流から
   減算するようにしたことを特徴とする請求項２５ないし
   ２７のいずれかに記載の回路。 ２９、該スタティックモジュールはその入力に供給され
   る電流の反転値を出力に導出するよう形成し、該ステタ
   ィックモジュールの入 力を第１電流ミラー回路の入力の代りに他の電流ミラー
   回路の入力に結合するようにしたことを特徴とする請求
   項２８記載の回路。 ３０、該ステタィックモジュールは第２電流から第１電
   流を減ずるよう形成したこと、該スタティックモジュー
   ルは第１電流ミラー回 路の入力に結合した第２電流を供給するための第１入力
   と、他の電流ミラー回路の入力に結合した第１電流を供
   給するための第２入力と、第２電流ミラー回路のそれぞ
   れの出力ブランチに結合した１またはそれ以上の出力と
   を有することを特徴とする請求項２８記載の回路。 ３１、該スタティックモジュールを差動入力電流を処理
   し、差動出力電流を導出するよう形成したことを特徴と
   する請求項２１ないし２８のいずれかに記載の回路。 ３２、該スタティックモジュールは差動入力電流を受信
   する第１および第２入力と、差動出力電流を生成する第
   １および第２出力と、該スタティックモジュールの第１
   入力を第１ 電流加算手段の第１入力に結合する手段と、第１バイア
   ス電流源を第１電流加算手段の第２入力に結合する手段
   と、第１電流加算手段の出力を第１電流ミラー回路の入
   力ブランチに結合する手段と、第２入力を第２電流加算
   手段の第１入力に結合する手段と、第２バイアス電流源
   を第２電流加算手段の第１入力に結合する手段と、第２
   電流加算手段の出力を第２電流ミラー回路の入力ブラン
   チに結合する手段と、第１電流ミラー回路の第１出力ブ
   ランチを第３電流ミラー回路の入力ブランチに結合する
   手段と、第２電流ミラー回路の第１出力ブランチを第４
   電流ミラー回路の入力ブランチに結合する手段と、第１
   電流ミラー回路の第２出力ブランチを第３電流加算手段
   の第１入力に結合する手段と、第４電流ミラー回路の出
   力ブランチを第３電流加算手段の第２入力に結合する手
   段と、第３電流加算手段の出力を第１出力に結合する手
   段と、第２電流ミラー回路の第２ブランチを第４電流加
   算手段の第１入力に結合する手段と、第３電流ミラーの
   回路の出力ブランチを第４電流加算手段の第２入力に結
   合する手段と、第４電流加算手段の出力を第２出力に結
   合する手段とを具えたことを特徴とする請求項３１記載
   の回路。 ３３、該スタティックモジュールは複数の他の差動出力
   を有し、電流ミラー回路の各々は複数の対応する他の出
   力ブランチを有し、その各々を適当な他の加算手段に接
   続するようにしたことを特徴とする請求項３２記載の回
   路。 ３４、該スタティックモジュールは複数の他の差動入力
   を有し、該他の各差動入力を第１および第２加算手段の
   他の入力に接続したことを特徴とする請求項３２記載の
   回路。