CN107508575A - 模拟有限脉冲响应滤波器 - Google Patents

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Abstract

本发明属于低功耗集成电路技术领域，特别涉及用于低功耗模拟滤波的FIR滤波器结构。一种模拟有限脉冲响应滤波器，包括wp对相同的两倍栅压自举的采样保持电路、wp个相同的亚阈值四象限模拟乘法器、2wp个相同的旋转开关矩阵电路、两个相同的加法器电路、固定时延的时钟电路。本发明通过栅压自举的采样保持电路和差分结构提高了线性度，转化精度相应的提高；本发明采用并行结构的模拟滤波器，提高了处理信号的速度，也提高了精度。

Description

模拟有限脉冲响应滤波器
技术领域
本发明属于低功耗集成电路技术领域，特别涉及用于低功耗模拟滤波的FIR滤波器结构。
背景技术
当噪声和信号在频率以及幅度上非常相似时，这会导致信号及其所携带的信息被噪声所覆盖，接收端接收到的信号品质会非常差，甚至无法辨别出原信号。这给信息的传播带来了很大的困难。为了改善这种现象，可以在信号传递过程中的某个阶段(通常在接收端)加入滤波器。其目的是利用信号和噪声的不同特性，去除干扰的噪声，提取信号，实现信号和噪声的分离。随着电子技术的不断发展，在音频、图像处理等领域中，对滤波器在功率消耗、成本投入、实时传输等方面的标准越来越严格。传统的信道中，模拟信号通过模数转换器转换为数字信号，然后通过数字滤波器进行滤波。但数字并行FIR滤波器的功耗很高，因为它使用了大量的数字乘法器和寄存器。而且当需要窄的过渡带特性时，必须使用高抽头FIR滤波器，这将消耗更多的功耗和面积。而模拟滤波器的功耗低，且可以直接对信道中的模拟信号进行滤波，然后在通过模数转换器对信号进行处理。
同时，FIR滤波器在简单的设计下就可以既具有良好的幅度特性，又拥有良好的线性相位特性。若用x(k)表示激励函数，h(k)表示数字FIR滤波器的单位脉冲响应，滤波器输出为y(k)，则一个数字信号经过FIR滤波器后的输出y(k)可表示为：又因为x(k)和h(k)为因果信号，即零时刻以前其值为零，那么上式可化简为：由上式可知，数字FIR滤波器对输入信号只采样了k+1次，且只需要进行k+1次的卷积。由于M阶FIR滤波器的系统函数为该滤波器在原点处有一个M-1重极点，并且极点均在|z|＝1范围内，所以该滤波器是因果稳定的系统。线性相位和高稳定度的特性使得FIR滤波器被广泛应用于通讯系统、自动控制、航空航天、机器人、遥感等领域。也就是说FIR滤波器性能的好坏与其相关应用领域的发展紧密相关。所以，无论是从商用、军工还是学术研究的角度上来说，高品质的FIR滤波器都是非常有必要的。
在此之前的模拟FIR滤波器完全用来处理模拟域中的回波消除，均衡以及干扰以匹配信道。其中延迟线FIR滤波器有两个重要的缺点。第一，在采样/保持放大器链中，每个单元采样时，其前面的单元处于保持阶段，因此要求对于滤波器的每阶电路都需要两个采样/保持单元；第二，当信号沿着延迟链传播时，采样/保持噪声，偏移和误差都会积累，随着阶数的提高，误差的幅度将增大。用有源负载或者全通级的反相器作为延迟线延迟单元的串行FIR滤波器也有两个问题。第一，延迟精度随着工艺，温度和电源的变化而变化，这将影响FIR滤波器的频率响应；第二，延迟误差将随着滤波器级数的增加而增加。另外，之前的模拟FIR滤波器中的乘法器，由多重数模转换器(MDAC)或者吉尔伯特乘法器构成，因此需要高电压和高功耗。
由此可见，由于传统的数字FIR滤波器功耗高且结构复杂，先前设计的模拟FIR滤波器精度差且功耗高，所以很难满足低功耗的要求，也就难以满足无线传感器网络芯片等低功耗领域的应用。
发明内容
本发明的目的在于克服目前FIR滤波器功耗高且精度差的缺点，提供一种模拟有限脉冲响应滤波器，提高模拟FIR滤波器的精度，并降低模拟FIR滤波器的功耗，以满足低压低功耗应用。
为实现上述目的，利用模拟电路可以实现数字电路的功能这一理念，本发明给出模拟有限脉冲响应滤波器。由于所有模拟块都偏置在亚阈值区域，模拟FIR滤波器的电源电压设置为0.6V，所以可以降低功耗。同时，本发明采用差分结构，可以抑制环境噪声，提高线性度。
一种模拟有限脉冲响应滤波器，包括wp对相同的两倍栅压自举的采样保持电路、wp个相同的亚阈值四象限模拟乘法器、2wp个相同的旋转开关矩阵电路、两个相同的加法器电路、固定时延的时钟电路；固定时延的时钟电路的一个主时钟周期包含wp个子时钟周期，在一个主时钟周期中只有一个子时钟周期有效，即在一个主时钟周期中只有一个子时钟周期为高电平，在一个主时钟周期后，下一个相邻子时钟周期有效；每个亚阈值四象限模拟乘法器有四个输入端口，即Vy+、Vy-、Vx+、Vx-输入端，一个亚阈值四象限模拟乘法器对应一对两倍栅压自举的采样保持电路的输入和两个旋转开关矩阵电路的输入，每个亚阈值四象限模拟乘法器有两个输出，所有亚阈值四象限模拟乘法器的第一输出连接到第一加法器电路，所有亚阈值四象限模拟乘法器的第二输出连接到第二加法器电路；每对两倍栅压自举的采样保持电路对应连接时钟电路的一个子时钟和一个亚阈值四象限模拟乘法器的Vx+和Vx-输入端，两倍栅压自举的采样保持电路在时钟电路的子时钟控制下对差分输入信号进行间隔采样；每个旋转开关矩阵电路包括wp个NMOS管，每个NMOS管的栅极分别对应连接时钟电路的一个子时钟，每个NMOS管的源极分别对应连接一个固定电平，固定电平的值由理论计算可得以构成滤波器系数，每个NMOS管的漏极连接在一起连接到一个亚阈值四象限模拟乘法器的Vy+或者Vy-输入端。其中wp的取值由滤波器阶数决定，滤波器阶数加2就是wp的取值，该模拟有限脉冲响应滤波器通过时序控制进行工作，当一个子时钟为高电平，且其它子时钟都为低电平时，与高电平的子时钟对应连接的两倍栅压自举的采样保持电路和旋转开关矩阵电路开始工作，与其它低电平的子时钟连接两倍栅压自举的采样保持电路和旋转开关矩阵电路停止工作。
作为一种优选方式：9阶滤波器wp＝11。
作为一种优选方式：两倍栅压自举的采样保持电路中，NMOS管M1的源极接地，NMOS管M1的漏极连接电容C1的负极和NMOS管M9的漏极，NMOS管M1的栅极与PMOS管M3的栅极相连，接时钟电路产生的子时钟CLK的反向信号CLKS，NMOS管M9的栅极连接PMOS管M3的漏极、PMOS管M2的栅极、NMOS管M4的漏极、电容C2的负极，NMOS管M9的源极连接输入VIN、NMOS管M11的源极、NMOS管M10的漏极，PMOS管M3的源极连接电容C1的正极和PMOS管M2的漏极，PMOS管M2的源极连接电源VDD、PMOS管M5的源极、NMOS管M7的栅极，NMOS管M4的源极接地，NMOS管M4的栅极与PMOS管M6的栅极相连，接子时钟CLK的反向信号CLKS，PMOS管M6的源极连接PMOS管M5的漏极和电容C2的正极，NMOS管M11的漏极连接NMOS管M12的漏极，NMOS管M11的栅极连接NMOS管M10的栅极、PMOS管M6的漏极、NMOS管M7的漏极、PMOS管M5的栅极，NMOS管M10的源极连接VOUT、电容CP的正极、电容CS的正极，电容CP的负极和电容CS的负极接地，NMOS管M12的栅极连接CLKS，NMOS管M12的源极接地，NMOS管M7的源极接NMOS管M8的漏极，NMOS管M8的源极接地，NMOS管M8的栅极接CLKS。
作为一种优选方式：亚阈值四象限模拟乘法器，由四个减法单元和两个连接单元组成，每个减法单元由两个串联的PMOS管构成，每个连接组合单元由背对背连接的共源极放大器组成，也即是两个PMOS管的漏极与漏极相接，源极与源极相接，漏电流共同流过由二极管接法的PMOS充当的负载电阻。
作为一种优选方式：亚阈值四象限模拟乘法器中，PMOS管M13的栅极和PMOS管M17的栅极为亚阈值四象限模拟乘法器的Vx+输入端，电源VDD连接PMOS管M13的源极、PMOS管M21的源极、PMOS管M22的源极、PMOS管M15的源极、PMOS管M17的源极、PMOS管M24的源极、PMOS管M25的源极、PMOS管M19的源极，PMOS管M19的栅极和PMOS管M15的栅极为亚阈值四象限模拟乘法器的Vx-输入端，NMOS管M14的栅极和PMOS管M20的栅极为亚阈值四象限模拟乘法器的Vy+输入端，PMOS管M16的栅极和PMOS管M8的栅极为亚阈值四象限模拟乘法器的Vy-输入端，PMOS管M14的漏极、PMOS管M23的漏极和栅极、PMOS管M16和PMOS管M18的漏极、PMOS管M26的漏极和栅极、PMOS管M20的漏极彼此连接并接地，PMOS管M13的漏极连接PMOS管M14的源极和PMOS管M21的栅极，PMOS管M21的漏极、PMOS管M22的漏极、PMOS管M23的源极连接在一起，PMOS管M22的栅极连接PMOS管M15的漏极和PMOS管M16的源极，PMOS管M24的栅极连接PMOS管M17的漏极和PMOS管M18的源极，PMOS管M24的漏极、PMOS管M25的漏极、PMOS管M26的源极连接在一起，PMOS管M19的漏极连接PMOS管M20的源极和PMOS管M25的栅极。
作为一种优选方式：加法器由二极管接法的PMOS构成，它将电流信号转换为电压信号来实现加法功能。
本发明与现有技术相比具有如下优点：
1)本发明通过栅压自举的采样保持电路和差分结构提高了线性度，转化精度相应的提高；
2)本发明采用并行结构的模拟滤波器，提高了处理信号的速度，也提高了精度；
3)本发明中由于所有模拟块都偏置在亚阈值区域，模拟FIR滤波器的电源电压设置为0.6V，所以可以大幅度降低功耗。
附图说明
图1为本发明的结构框图；
图2为本发明的时序图；
图3为本发明中栅压自举的采样保持电路的原理图；
图4为本发明中四象限模拟乘法器电路的原理图；
图5为本发明中四象限模拟乘法器的减法单元电路的原理图
图6为本发明中四象限模拟乘法器的连接单元电路的原理图；；
图7为本发明中旋转开关矩阵电路的原理图；
图8为本发明中加法器电路的原理图。
具体实施方式
下面结合附图对本发明作详细说明。
参照图1，本实施例包括11对两倍栅压自举的采样保持电路(每对由两个两倍栅压自举的采样保持电路构成)、11个亚阈值四象限模拟乘法器、22个旋转开关矩阵电路和两个加法器电路。采样信号同时到达这11对两倍栅压自举的采样保持电路(S/H0-S/H10)，它们分别在具有固定时延的时钟(CLK0-CLK10，每个时钟在一次滤波中只有一个周期有效，即为高电平，且相互之间差一个时钟周期)的控制下对差分输入信号进行采样，输出给相对应的乘法器的Vx+和Vx-输入端，完成对输入信号的延时。22个旋转开关矩阵电路，每个都由11个NMOS管构成，NMOS管的栅分别与时钟(CLK0-CLK10)相连，源端分别与相应的固定电平相连(由理论计算可得各个电平的值，可用电阻分压实现)，漏端连在一起输出到相对应乘法器的Vy+和Vy-输入端(两个旋转矩阵对应一个乘法器)。11个亚阈值四象限模拟乘法器将采样保持电路和旋转开关矩阵电路的输出分别相乘，实现乘法功能，并将输出接到一个公共的输出节点。由二极管接法的PMOS构成的加法器将公共输出节点的电流信号转换为电压信号来实现加法功能。
下面我们对连接关系进行举例说明(以图1中的第一列结构为例)。我们将第一列的采样保持电路用S/H0表示，乘法器用MU0表示，旋转开关矩阵用SW0表示。S/H0由结构相同的一对采样保持电路构成，这两个采样保持电路的输入CLK信号接CLK0，输入信号VIN分别接差分输入信号VIN+和VIN-，输出VOUT分别接下方乘法器MU0的Vx+和Vx-输入端。SW0由两个旋转开关矩阵电路构成，每个都由11个NMOS管构成，NMOS管的栅分别与时钟(CLK0-CLK10)相连，源端分别与相应的固定电平C9p,C8p…C1p,C0p,0和C9n,C8n…C1n,C0n,0相连(由理论计算可得各个电平的值，可用电阻分压实现)，漏端连在一起构成输出W0+和W0-，分别输出到乘法器MU0的Vy+和Vy-输入端。乘法器MU0的输出端VO1与另外10个乘法器的VO1端相连接到加法器MOS管的源端，形成输出VOUT+。乘法器MU0的输出端VO2与另外10个乘法器的VO2端相连接到另一个加法器MOS管的源端，形成输出VOUT-。其余的电路连接与上述相似，这样11次的重复(只是控制输入的不同，采样保持电路的输入CLK由CLK0依次变化到CLK10，旋转开关矩阵栅输入按图3结构变化)就形成我们的滤波器。
本发明的原理图即将图1中的各个模块用相应的原理图代替即可。
图2给出了本发明的时序图。M阶模拟FIR滤波器的差分方程可写为：(k取0到M)，其中Y(n)是输出采样信号，Ck是滤波器系数，X(n-k)是延时的时域离散采样信号，k为延时。CLK0到CLK10分别是控制各个采样保持电路的具有固定相移的时钟。在CLK0为高电平时采样输入信号X(n-9)，CLK1为高电平时采样输入信号X(n-8)，以此类推。CLK10为高电平时，S/H10正在采样，由于此时CLK10采得的信号并不稳定，为了防止输出错误的结果，给此信号乘以系数0，同时给CLK0,CLK1…CLK7,CLK8,CLK9采得的信号分别乘以系数C9,C8…C1,C0。乘法器的输出，也即是各个乘积项最终通过二极管接法的做负载电阻的MOS管求和得到模拟滤波器的输出为
Y(n)＝C9·X(n-9)+C8·X(n-8)…+C1·X(n-1)+C0·X(n)
在下一时刻，
Y(n+1)＝C9·X(n-8)+C8·X(n-7)…+C1·X(n)+C0·X(n+1)
同理CLK0刚采得的信号不可用，因此给此信号乘以系数0，同时给CLK1,CLK2…CLK9,CLK10采得的信号分别乘以系数C9,C8…C1,C0，以此类推。因此每个采样保持模块所乘系数是循环变化的，本论文通过旋转开关矩阵来实现系数的变化。
图3给出了本发明中栅压自举的采样保持电路的原理图。NMOS管M1的源极接地，NMOS管M1的漏极连接电容C1的负极和NMOS管M9的漏极，NMOS管M1的栅极与PMOS管M3的栅极相连，接时钟电路产生的子时钟CLK的反向信号CLKS，NMOS管M9的栅极连接PMOS管M3的漏极、PMOS管M2的栅极、NMOS管M4的漏极、电容C2的负极，NMOS管M9的源极连接输入VIN、NMOS管M11的源极、NMOS管M10的漏极，PMOS管M3的源极连接电容C1的正极和PMOS管M2的漏极，PMOS管M2的源极连接电源VDD、PMOS管M5的源极、NMOS管M7的栅极，NMOS管M4的源极接地，NMOS管M4的栅极与PMOS管M6的栅极相连，接子时钟CLK的反向信号CLKS，PMOS管M6的源极连接PMOS管M5的漏极和电容C2的正极，NMOS管M11的漏极连接NMOS管M12的漏极，NMOS管M11的栅极连接NMOS管M10的栅极、PMOS管M6的漏极、NMOS管M7的漏极、PMOS管M5的栅极，NMOS管M10的源极连接VOUT、电容CP的正极、电容CS的正极，电容CP的负极和电容CS的负极接地，NMOS管M12的栅极连接CLKS，NMOS管M12的源极接地，NMOS管M7的源极接NMOS管M8的漏极，NMOS管M8的源极接地，NMOS管M8的栅极接CLKS。当CLK为高电平时(CLK的反向信号CLKS为低电平)，M1、M4、M8管断开，M3、M6管导通，VG＝2VDD，M9、M10管导通。此时电容C1的左极板电压变为输入电压VIN,由于电容C1和C2依旧保持前一时刻的电荷量，故电容C1的右极板电压变为VIN+VDD，电容C2的右极板电压变为VIN+2VDD，即对于M10管来说，其栅极电压为VIN+2VDD，源极电压为VIN，栅源电压VGS始终等于2VDD，Vout跟随VIN的变化而变化，电路为采样模式。晶体管M11和M12用于抑制M10的衬底偏置效应。当时钟信号CLK为低电平时，M1、M4管导通，C1、C2的左极板电压被拉低到GND，从而M2管导通，C1的右极板电压充电到VDD。同时M8管导通，VG＝0，从而M5导通，C2的右极板电压充电到VDD，且M10管断开，输入无法传到输出，采样信号保持在Cs中，电路为保持模式。但此时输入信号可以通过采样晶体管M10的源漏电容和布线寄生电容构成的Cds耦合到采样电容。不过，差分自举开关结构可以显著抑制时钟馈通和电荷注入效应。同时通过应用交叉耦合技术，降低了输入信号经由Cds寄生电容耦合对采样信号的影响。由于M10管的栅源电压VGS始终等于2VDD，所以MOS管的导通电阻Ron为定值，与栅源电压无关，电路的线性度大大提高。而且在此状态下，无论输入电压VIN为何值，M10管的栅源电压VGS始终等于2VDD，也即是M10管始终导通，提高了输入电压的摆幅。线性度和输入摆幅的提高，使得滤波器的精度提高，是该采样保持电路的最主要的优点。本发明采用具有固定相移的时钟去控制采样保持电路模块。采样保持电路在本发明中实现的是输入延时的功能，也即是产生X(n-k)。我们设计的是9阶差分并行模式的模拟滤波器，所以理想情况下至少需要10对采样保持电路模块。然而在并行模式模拟滤波器的时序逻辑中提到，当最后一个时钟为高电平的时候，它所采样到的信号是不稳定的，必须舍弃，具体做法是乘以一个值为零的滤波器系数。也即是说总共需要11对采样保持电路模块，这样才能保证滤波器功能的正确实现。
图4给出了本发明中四象限模拟乘法器电路的原理图，PMOS管M13的栅极和PMOS管M17的栅极为亚阈值四象限模拟乘法器的Vx+输入端，电源VDD连接PMOS管M13的源极、PMOS管M21的源极、PMOS管M22的源极、PMOS管M15的源极、PMOS管M17的源极、PMOS管M24的源极、PMOS管M25的源极、PMOS管M19的源极，PMOS管M19的栅极和PMOS管M15的栅极为亚阈值四象限模拟乘法器的Vx-输入端，NMOS管M14的栅极和PMOS管M20的栅极为亚阈值四象限模拟乘法器的Vy+输入端，PMOS管M16的栅极和PMOS管M8的栅极为亚阈值四象限模拟乘法器的Vy-输入端，PMOS管M14的漏极、PMOS管M23的漏极和栅极、PMOS管M16和PMOS管M18的漏极、PMOS管M26的漏极和栅极、PMOS管M20的漏极彼此连接并接地，PMOS管M13的漏极连接PMOS管M14的源极和PMOS管M21的栅极，PMOS管M21的漏极、PMOS管M22的漏极、PMOS管M23的源极连接在一起，PMOS管M22的栅极连接PMOS管M15的漏极和PMOS管M16的源极，PMOS管M24的栅极连接PMOS管M17的漏极和PMOS管M18的源极，PMOS管M24的漏极、PMOS管M25的漏极、PMOS管M26的源极连接在一起，PMOS管M19的漏极连接PMOS管M20的源极和PMOS管M25的栅极。图5和图6分别给出了该乘法器的减法单元电路和连接单元电路的原理图。减法单元由两个串联的PMOS管构成，显然流经这两个管子的电流相同。连接组合单元，由背对背连接的共源极放大器组成，也即是两个PMOS管的漏极与漏极相接，源极与源极相接，漏电流共同流过由二极管接法的PMOS充当的负载电阻。四象限模拟乘法器完全由PMOS搭建。与NMOS相比，采用工作在亚阈区的PMOS的好处在于可以减少1/f噪声，并且可以避免体效应。工作在亚阈值区的PMOS管的漏极电流可表示为
其中漏电流ID0＝2nμpCox(W/L)UT 2，n是斜率因子，UT是热电压,μp是载流子迁移率，Cox是单位面积的栅极电容，W和L分别是导电沟道的宽度和长度，VSG,VSB,VSD分别为MOS管源栅，源衬，源漏之间的电压。当VDS>4UT时，漏极电流ID几乎与漏源电压VSD无关。假设乘法器所用的PMOS管的衬底都和源端短接，减法单元的两个串联的PMOS管的漏极电流可表示为
和
由于流经两个PMOS管的电流相等，假设器件匹配，则VZ可表示为
Vz＝Vy-Vx+VDD
连接组合单元中，P1和P2管的源端和漏端分别相接，输入电压V1和V2控制漏极电流流经二极管接法的PMOS管求和。连接组合单元的输出电压可表示为
用二极管接法的PMOS代替电阻做负载电阻，大大地节约了芯片面积。
本发明使用的模拟乘法器所用的PMOS晶体管尺寸全相同且匹配。可以看出，该乘法器由四个减法单元和两个连接单元组成，定义四个减法单元输入端的差分输入电压Vx＝Vx+-Vx-，Vy＝Vy+-Vy-，定义两个连接单元输出端的差分输出电压为VoUT＝Vo1-Vo2，则模拟乘法器两输出端的电压为
将上式中的指数函数按泰勒级数展开，保留前两项，可得
若对函数ln(1+x1+x2)进行一阶泰勒近似，可得
将以上两式相减，可得模拟乘法器的差分输出电压Vout可表示为
上式展现出该乘法器实现了一个与器件参数无关的真正的四象限电压模乘法。由于所有的PMOS晶体管都偏置在亚阈值区，该乘法器电路的功耗非常低。此外，在电源电压的通路上，仅有两个PMOS管串联，这使得电路能够在低电源电压下正常工作。
图7给出了本发明中所有旋转开关矩阵电路的原理图。每个开关由11个NMOS晶体管组成，控制旋转开关矩阵电路的时钟与控制采样保持电路的时钟是相同的。因为相邻时钟之间具有固定的相移，所以当其中一个时钟为高电平时，其余都为低电平。也即是在某一确定时刻，只有一个滤波器系数能够在其控制时钟为高电平下，由源极输出到漏极。下一时刻，输出另一个滤波器系数。这样有规律的反复操作，就可以实现滤波器系数的旋转变换，从而保证了滤波器功能的正确实现。虽然旋转开关矩阵电路中晶体管数目比较大，但是每个NMOS晶体管只工作在某一主时钟周期，所以能降低功耗。
图8给出了本发明中加法器电路的原理图。它由二极管接法的PMOS构成(MOS管的栅和漏相连后接地，源衬相连后接乘法器输出)，将公共输出节点的电流信号转换为电压信号来实现加法功能。与数字滤波器需要专用的乘法器实现功能相比，节省了大量的功耗。
以上描述仅是对本发明的一个具体实例，并不构成对本发明的任何限制。显然对于本领域的专业人员来说，在了解了本发明内容和原理之后，都可能在不背离本发明原理、结构的情况下，进行形式和细节上的各种修正和改变，但是这些基于本发明的亚阈值四象限模拟乘法器的修正和改变仍在本发明的权利要求保护范围之内。

Claims (6)

1.一种模拟有限脉冲响应滤波器，其特征在于，包括wp对相同的两倍栅压自举的采样保持电路、wp个相同的亚阈值四象限模拟乘法器、2wp个相同的旋转开关矩阵电路、两个相同的加法器电路、固定时延的时钟电路；固定时延的时钟电路的一个主时钟周期包含wp个子时钟周期，在一个主时钟周期中只有一个子时钟周期有效，即在一个主时钟周期中只有一个子时钟周期为高电平，在一个主时钟周期后，下一个相邻子时钟周期有效；每个亚阈值四象限模拟乘法器有四个输入端口，即Vy+、Vy-、Vx+、Vx-输入端，一个亚阈值四象限模拟乘法器对应一对两倍栅压自举的采样保持电路的输入和两个旋转开关矩阵电路的输入，每个亚阈值四象限模拟乘法器有两个输出，所有亚阈值四象限模拟乘法器的第一输出连接到第一加法器电路，所有亚阈值四象限模拟乘法器的第二输出连接到第二加法器电路；每对两倍栅压自举的采样保持电路对应连接时钟电路的一个子时钟和一个亚阈值四象限模拟乘法器的Vx+和Vx-输入端，两倍栅压自举的采样保持电路在时钟电路的子时钟控制下对差分输入信号进行间隔采样；每个旋转开关矩阵电路包括wp个NMOS管，每个NMOS管的栅极分别对应连接时钟电路的一个子时钟，每个NMOS管的源极分别对应连接一个固定电平，固定电平的值由理论计算可得以构成滤波器系数，每个NMOS管的漏极连接在一起连接到一个亚阈值四象限模拟乘法器的Vy+或者Vy-输入端，其中wp的取值由滤波器阶数决定，滤波器阶数加2就是wp的取值，该模拟有限脉冲响应滤波器通过时序控制进行工作，当一个子时钟为高电平，且其它子时钟都为低电平时，与高电平的子时钟对应连接的两倍栅压自举的采样保持电路和旋转开关矩阵电路开始工作，与其它低电平的子时钟连接两倍栅压自举的采样保持电路和旋转开关矩阵电路停止工作。
2.根据权利要求1所述模拟有限脉冲响应滤波器，其特征在于：对于9阶滤波器，wp=11。
3.根据权利要求1所述模拟有限脉冲响应滤波器，其特征在于：两倍栅压自举的采样保持电路中，NMOS管M1的源极接地，NMOS管M1的漏极连接电容C1的负极和NMOS管M9的漏极，NMOS管M1的栅极与PMOS管M3的栅极相连，接时钟电路产生的子时钟CLK的反向信号CLKS，NMOS管M9的栅极连接PMOS管M3的漏极、PMOS管M2的栅极、NMOS管M4的漏极、电容C2的负极，NMOS管M9的源极连接输入VIN、NMOS管M11的源极、NMOS管M10的漏极，PMOS管M3的源极连接电容C1的正极和PMOS管M2的漏极，PMOS管M2的源极连接电源VDD、PMOS管M5的源极、NMOS管M7的栅极，NMOS管M4的源极接地，NMOS管M4的栅极与PMOS管M6的栅极相连，接子时钟CLK的反向信号CLKS，PMOS管M6的源极连接PMOS管M5的漏极和电容C2的正极，NMOS管M11的漏极连接NMOS管M12的漏极，NMOS管M11的栅极连接NMOS管M10的栅极、PMOS管M6的漏极、NMOS管M7的漏极、PMOS管M5的栅极，NMOS管M10的源极连接VOUT、电容CP的正极、电容CS的正极，电容CP的负极和电容CS的负极接地，NMOS管M12的栅极连接CLKS，NMOS管M12的源极接地，NMOS管M7的源极接NMOS管M8的漏极，NMOS管M8的源极接地，NMOS管M8的栅极接CLKS。
4.根据权利要求1所述模拟有限脉冲响应滤波器，其特征在于：亚阈值四象限模拟乘法器，由四个减法单元和两个连接单元组成，每个减法单元由两个串联的PMOS管构成，每个连接组合单元由背对背连接的共源极放大器组成，也即是两个PMOS管的漏极与漏极相接，源极与源极相接，漏电流共同流过由二极管接法的PMOS充当的负载电阻。
5.根据权利要求4所述模拟有限脉冲响应滤波器，其特征在于：亚阈值四象限模拟乘法器中，PMOS管M13的栅极和PMOS管M17的栅极为亚阈值四象限模拟乘法器的Vx+输入端，电源VDD连接PMOS管M13的源极、PMOS管M21的源极、PMOS管M22的源极、PMOS管M15的源极、PMOS管M17的源极、PMOS管M24的源极、PMOS管M25的源极、PMOS管M19的源极，PMOS管M19的栅极和PMOS管M15的栅极为亚阈值四象限模拟乘法器的Vx-输入端，NMOS管M14的栅极和PMOS管M20的栅极为亚阈值四象限模拟乘法器的Vy+输入端，PMOS管M16的栅极和PMOS管M8的栅极为亚阈值四象限模拟乘法器的Vy-输入端，PMOS管M14的漏极、PMOS管M23的漏极和栅极、PMOS管M16和PMOS管M18的漏极、PMOS管M26的漏极和栅极、PMOS管M20的漏极彼此连接并接地，PMOS管M13的漏极连接PMOS管M14的源极和PMOS管M21的栅极，PMOS管M21的漏极、PMOS管M22的漏极、PMOS管M23的源极连接在一起，PMOS管M22的栅极连接PMOS管M15的漏极和PMOS管M16的源极，PMOS管M24的栅极连接PMOS管M17的漏极和PMOS管M18的源极，PMOS管M24的漏极、PMOS管M25的漏极、PMOS管M26的源极连接在一起，PMOS管M19的漏极连接PMOS管M20的源极和PMOS管M25的栅极。
6.根据权利要求1所述模拟有限脉冲响应滤波器，其特征在于：加法器由二极管接法的PMOS构成，它将电流信号转换为电压信号来实现加法功能。
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