JP4354101B2 - アナログ式行列演算回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、アナログ信号を用いて行列を演算するアナログ式行列演算回路に関するものである。
【０００２】
【従来の技術】
従来から、デジタル信号を用いて行列演算を行うデジタル式行列演算回路が知られている。このデジタル式行列演算回路は、例えば、移動体通信の送信機、受信機の送回路の一部に用いられている。
【０００３】
その移動体通信では、直交周波数分割多重（いわゆるＯＦＤＭ）方式が用いられ、送信機側では、入力データを例えば変調回路でＱＰＳＫ方式により変調し、デジタル式行列演算回路としての逆フーリエ変換回路で逆フーリエ変換し、この逆変換された信号をデジタルアナログ信号変換器でアナログ信号に変換し、ベースバンドＯＦＤＭ信号として送信し、受信機側では、ベースバンドＯＦＤＭ信号を受信してアナログデジタル信号変換器でデジタル信号に変換し、この変換されたデジタル信号をデジタル式行列演算回路としてのフーリエ変換回路でフーリエ変換し、フーリエ変換された信号を復調回路でＱＰＳＫ方式により復調して、元のデータを復調している。
【０００４】
【発明が解決しようとする課題】
ところで、このような移動体通信の分野では、データを高速で効率的に処理可能なこと、低消費電力で処理可能なことが要求され、デジタル式行列演算回路においても低消費電力での高速動作が要求される。
【０００５】
しかしながら、従来のデジタル式行列演算回路では、ダイナッミクレンジを大きくとって精度を向上させようとすると、それだけ回路規模が大きくなって消費電力が多くなり、低消費電力での高速動作を行わせることが難しい。
【０００６】
本発明は、上記の事情に鑑みて為されたもので、デジタル式行列演算回路に較べて回路規模を大きくすることなくダイナミックレンジを大きくとることができ、もって低消費電力での高速動作を行わせることのできるアナログ式行列演算回路を提供することにある。
【０００７】
【課題を解決するための手段】
請求項１に記載のアナログ式行列演算回路は、一周期Ｔ内にアナログ入力信号をサンプリングして行列演算の行の各要素に対応させたＮ個のサンプリング信号をそれぞれ記憶するＮ個の電流フリップフロップを有するサンプルホールド回路部と、
行毎に前記各電流フリップフロップに一対一に対応する乗算回路を有しかつ前記各電流フリップフロップから出力されたサンプリング信号と係数信号とを前記各電流フリップフロップ毎に乗算する乗算回路部と、
前記各電流フリップフロップがＮ個のサンプリング信号をサンプリングすると同時に前記サンプリング信号を出力するスイッチ部と、
前記行の各要素毎の出力信号に対応されかつ前記乗算回路部の各乗算回路から出力された乗算信号を加算する加算回路部とを有し、
前記各電流フリップフロップは、第１サンプルホールド回路と第２サンプルホールド回路とから構成され、前記第１サンプルホールド回路と前記第２サンプルホールド回路とはそれぞれＭＯＳトランジスタと電流源とサンプルホールドスイッチとを有し、前記第１サンプルホールド回路に入力される電流信号と該第１サンプルホールド回路にホールドされた後第２サンプルホールド回路に転送される電流信号の大きさの絶対値を理想的に等しくするために前記第１サンプルホールド回路のＭＯＳトランジスタのゲート長に対するゲート幅の比と前記第２サンプルホールド回路のＭＯＳトランジスタのゲート長に対するゲート幅の比とが同一とされ、かつ、前記第１サンプルホールド回路の電流源と前記第２サンプルホールド回路の電流源とが同一とされ、
前記加算回路ブロック部はカレントミラー回路からなり、該カレントミラー回路は電流源と一対のＭＯＳトランジスタとからなり、一方のＭＯＳトランジスタのゲート幅と他方のＭＯＳトランジスタのゲート幅とを異ならせることにより、サンプリング信号に乗算すべき係数が異ならされていることを特徴とする。
請求項２に記載のアナログ式行列演算回路は、前記各サンプリング信号は時系列的信号であり、前記各係数信号はフーリエ変換係数であり、前記各乗算回路部と前記各加算回路部とによって前記アナログ信号をフーリエ変換することを特徴とする。
請求項３に記載のアナログ式行列演算回路は、前記各サンプリング信号が空間的に点在する各点の物理量を変換して得られたアナログ信号であることを特徴とする。
【００１３】
【発明の実施の形態】
図１は本発明に係わるアナログ式行列演算回路のブロック図である。
このアナログ式行列演算回路は、表１に示すｎ×ｎ個の行列演算を行うものである。
【００１４】
【表１】

【００１５】
その表１において、ｘ_jはアナログ入力信号ｘ（ｔ）のｊ番目のサンプリング信号、ｙ_iはアナログ出力信号、Ｃ_ijはアナログ出力信号ｙ_iを演算するときに、サンプリング信号ｘ_jに乗算されるべき係数で、添え字ｉ、ｊは０からｎまでの自然数である。
【００１６】
ここでは、アナログ式行列演算回路は離散的フーリエ変換を行うものであるとする。
アナログ入力信号ｘ（ｔ）は図２に示すように連続的に変化する曲線で表現されるものとし、サンプリング信号ｘ_jはそのアナログ入力信号ｘ（ｔ）から周期Ｔ内で一定時間間隔でサンプリングされるものとし、そのサンプリング個数はＮ個であるとする。
【００１７】
また、アナログ出力信号ｙ_iはそのアナログ入力信号ｘ_jをフーリエ変換によって得られる周波数成分であるとする。
【００１８】
このとき、ｉ次の周波数成分ｙ_iは、
ｙ_i＝１／Ｎ（ｘ₀・ｅ^-k2π・⁰・^i/N＋ｘ₁・ｅ^-k2π・¹・^i/N＋ｘ₂・ｅ^-k2π・²・^i/N＋…＋＋…ｘ_j・ｅ^-k2π・^j・^i/N＋…＋ｘ_n-1・ｅ^-k2π・^(n-1)i/N）
と表現され、
従って、 一般に、ｉ次の周波数成分ｙ_iを求めるための係数は、
Ｃ_ij＝ｅ^-k2π・^j・^i/N
である。
【００１９】
なお、符号ｋは虚数を意味する単位記号である。
【００２０】
そのアナログ式行列演算回路は電流遅延手段１、スイッチ回路部２、乗算回路部３、加算回路部４を有する。
【００２１】
電流遅延手段１はアナログ入力信号ｘ（ｔ）をサンプリングして行列演算の行の各要素に対応させたサンプリング信号ｘ_jを記憶する記憶回路部としてのサンプルホールド回路から構成され、そのサンプルホールド回路は、各記憶素子としての電流フリップフロップＣＤＦ／Ｆから構成されている。その電流フリップは行列の列の個数に対応させてＮ個設けられている。符号ＣＤＦ／Ｆ_jはそのｊ番目の電流フリップフロップを示している。
【００２２】
また、符号Ｔ１_j（ｊ＝０、１、…、Ｎ−１）は入力端子、Ｔ２_j（ｊ＝０、１、…、Ｎ−１）、Ｔ３_j（ｊ＝０、１、…、Ｎ−１）はクロック信号の入力端子、符号Ｔ４_j（ｊ＝０、１、…、Ｎ−２）、Ｔ５_j（ｊ＝０、１、…、Ｎ−１）はホールドされた電流信号の出力端子である。
【００２３】
各電流フリップフロップＣＤＦ／Ｆ_jは、図３に示すように、第１サンプルホールド回路ＳＨ１_jと第２サンプルホールド回路ＳＨ２_jとから構成されている。第１サンプルホールド回路ＳＨ１はソース接地のｎ型ＭＯＳトランジスタ（ｎチャンネルＭＯＳＦＥＴ）Ｍ１、Ｍ２を有する。
【００２４】
ｎ型ＭＯＳトランジスタＭ１のドレインは定電流源Ａ１を介して電源Ｖｄｄに接続されると共に、入力端子Ｔ１_jに接続されている。ｎ型ＭＯＳトランジスタＭ１のゲートはそのドレインに接続されている。
【００２５】
ｎ型ＭＯＳトランジスタＭ２のドレインは定電流源Ａ２を介して電源Ｖｄｄに接続されている。ｎ型ＭＯＳトランジスタＭ２のゲートはサンプルホールドスイッチＳＷ１を介してｎ型ＭＯＳトランジスタＭ１のゲートに接続されている。
【００２６】
第２サンプルホールド回路ＳＨ２_jは、ソース接地のサンプルホールド用のｎ型ＭＯＳトランジスタ（ｎチャネルＭＯＳＦＥＴ）Ｍ３〜Ｍ５を有する。ｎ型ＭＯＳトランジスタＭ３のドレインは定電流源Ａ３を介して電源Ｖｄｄに接続されると共にｎ型ＭＯＳトランジスタＭ２のドレインに接続されている。
【００２７】
ｎ型ＭＯＳトランジスタＭ４のドレインは定電流源Ａ４を介して電源Ｖｄｄに接続されると共に出力端子Ｔ４_jに接続されている。ｎ型ＭＯＳトランジスタＭ４のゲートはサンプルホールドスイッチＳＷ２を介してｎ型ＭＯＳトランジスタＭ３のゲートに接続されている。
【００２８】
ｎ型ＭＯＳトランジスタＭ５のドレインは定電流源Ａ５を介して電源Ｖｄｄに接続されると共に出力端子Ｔ５_iに接続されている。ｎ型ＭＯＳトランジスタＭ５のゲートはｎ型ＭＯＳトランジスタＭ４のゲートに接続されている。なお、符号Ｃ１はｎ型ＭＯＳトランジスタＭ２のゲート−ソース間の寄生容量であり、符号Ｃ２はｎ型ＭＯＳトランジスタＭ４、Ｍ５のゲート−ソース間の寄生容量である。
【００２９】
サンプルホールドスイッチＳＷ１、ＳＷ２はクロック信号Ｗによってオンオフされる。クロック信号Ｗは図４（ａ）、図４（ｂ）に示すように、時系列的に発生される第１クロックパルスＷ１と第１クロックパルスＷ１と逆位相で時系列的に発生される第２クロックパルスＷ２とからなる。
【００３０】
定電流源Ａ１、Ａ２に流れている電流値Ｊは理想的条件のもとで同一とする。定電流源Ａ３〜Ａ５に流れている電流値Ｊも理想的条件のもとで定電流源Ａ１、Ａ２と同一とする。また、ｎ型ＭＯＳトランジスタＭ１、Ｍ２のゲート長Ｌに対するゲート幅Ｗの比（Ｗ／Ｌ）（図５参照）も同一とする。ｎ型ＭＯＳトランジスタＭ３〜Ｍ５のゲート長Ｌに対するゲート幅Ｗの比についても同様であるとする。
【００３１】
このように構成すると、第１サンプルホールド回路ＳＨ１_jに入力される電流信号Ｉｉｎと、第１サンプルホールド回路ＳＨ１_jにホールドされた後第２サンプルホールド回路ＳＨ２_jに転送される電流信号Ｉｓの大きさの絶対値を理想的には等しくできる。また、第２サンプルホールド回路ＳＨ２_jに入力される電流信号Ｉｓと出力端子Ｔ４_j、Ｔ５_jから出力される電流信号Ｉｏｕｔの大きさの絶対値を理想的には等しくできる。また、定電流源Ａ１〜Ａ５の電流値を等しくすると、ｎ個の電流フリップフロップを全て同じ回路で構成できるので、回路設計が容易となる。
【００３２】
サンプルホールドスイッチＳＷ１、ＳＷ２には、例えば、ｎ型ＭＯＳトランジスタが用いられる。このｎ型ＭＯＳトランジスタはそのゲートに電源電圧Ｖｄｄが印加されると、そのドレイン−ソース間が導通（オン）となり、ゲートに印加される電圧がゼロのとき、ドレイン−ソース間が遮断（オフ）となる。
【００３３】
クロックパルスＷ１、Ｗ２の「１」は電源電圧Ｖｄｄに対応され、第１クロックパルスＷ１の「０」は電源電圧ゼロに対応されている。従って、サンプルホールドスイッチＳＷ１、ＳＷ２は「１」のときオンされ、「０」のときオフされ、サンプルホールドスイッチＳＷ１とサンプルホールドスイッチＳＷ２とは、第１クロックパルスＷ１、Ｗ２が逆位相であるので、同時にオンされず、そのオンオフ関係は逆となる。
【００３４】
いま、時刻ｔ１の直前において、図４（ｃ）に示すように、電流信号Ｉｉｎが第１サンプルホールド回路ＳＨ１_jに流入したとする。この電流信号ＩｉｎはＭＯＳトランジスタＭ１のドレインに入力され、ＭＯＳトランジスタＭ１のドレイン−ソース間に流れる電流は、もし、Ｔ１_jに電流Ｉｉｎを流し込む電流源が理想電流源であるときには、「Ｊ＋Ｉｉｎ」となる。
【００３５】
次に、時刻ｔ１において第１クロックパルスＷ１が「１」となり、第２クロックパルスＷ２が「０」となったとする。第１クロックパルスＷ１が「１」となることによってサンプルホールドスイッチＳＷ１はオン（閉成）となり、第２クロックパルスＷ２が「０」となることによって、サンプルホールドスイッチＳＷ２はオフ（開成）となる。
【００３６】
サンプルホールドスイッチＳＷ１が閉じられることによって、ＭＯＳトランジスタＭ１のゲートとＭＯＳトランジスタＭ２のゲートとが短絡され、サンプルホールドスイッチＳＷ２が開かれることによって、ＭＯＳトランジスタＭ３のゲートとＭＯＳトランジスタＭ４のゲートは切り離される。
【００３７】
また、ＭＯＳトランジスタＭ１の電流系統とＭＯＳトランジスタＭ２の電流系統とは、サンプルホールドスイッチＳＷ１が閉じられることによって、カレントミラー回路を構成し、ＭＯＳトランジスタＭ２のドレイン−ソース間にはＭＯＳトランジスタＭ１に流れる電流「Ｊ＋Ｉｉｎ」と同じ電流「Ｊ＋Ｉｉｎ」が流れる。これにより、ＭＯＳトランジスタＭ２のドレイン側からＭＯＳトランジスタＭ３のドレイン側に転送される電流信号Ｉｓは、Ｉｓ＝−Ｉｉｎとなり、図４（ｄ）に示すように、転送電流「Ｉ＝−Ｉｉｎ」が生成される。
【００３８】
この転送電流により、ＭＯＳトランジスタＭ３のドレイン−ソース間に電流「Ｊ−Ｉｉｎ」が流れ、ＭＯＳトランジスタＭ２のゲート−ソース間の寄生容量Ｃ１に電荷が注入されて充電され、第１サンプルホールド回路ＳＨ１_jはこの過程により電流信号Ｉｉｎをサンプリングする。
【００３９】
次に、時刻ｔ２において、クロックパルスＷ１が「０」、クロックパルスＷ２が「１」となると、サンプルホールドスイッチＳＷ１がオフ（開成）され、サンプルホールドスイッチＳＷ２がオン（閉成）される。サンプルホールドスイッチＳＷ１が開かれるとによって、ＭＯＳトランジスタＭ１のゲートとＭＯＳトランジスタＭ２のゲートとは切り離されるが、ＭＯＳトランジスタＭ２のドレイン−ソース間には寄生容量Ｃ１の存在によって「Ｊ＋Ｉｉｎ」の電流が流れ続け得る電荷が蓄積され続けるので、電流信号Ｉｓも「−Ｉｉｎ」に保持され、この過程により電流信号がホールドされている。
【００４０】
従って、第１サンプルホールド回路ＳＨ１_jは電流信号を遅延させるために第１クロックパルスＳＷ１の立ち上がりで電流信号をサンプリングしかつ立ち下がりでホールドすることになる。
【００４１】
また、時刻ｔ２において、サンプルホールドスイッチＳＷ２が閉じられることによって、ＭＯＳトランジスタＭ３のゲートとＭＯＳトランジスタＭ４、Ｍ５のゲートが短絡される。ＭＯＳトランジスタＭ３の電流系統とＭＯＳトランジスタＭ４、Ｍ５の電流系統とは、サンプルホールドスイッチＳＷ２が閉じられることによって、同様にカレントミラー回路を構成し、これにより、ＭＯＳトランジスタＭ４、Ｍ５のドレイン−ソース間に流れる電流は共に「Ｊ−Ｉｉｎ」となる。
【００４２】
その結果、端子Ｔ４_j、端子Ｔ５_jから出力される電流信号Ｉｏｕｔは、図４（ｅ）に示す入力された電流信号「Ｉｉｎ」と同じ値となる。また、ＭＯＳトランジスタＭ４、Ｍ５のドレイン−ソース間の寄生容量Ｃ２に電荷が注入されて充電される。
【００４３】
次に、時刻ｔ３において、第１クロックパルスＷ１が「１」、第２クロックパルスＷ２が「０」となると、次に到来する電流信号Ｉｉｎが第１サンプルホールド回路ＳＨ１_jにサンプルされる。また、サンプリングスイッチＳＷ２が開かれることによって、ＭＯＳトランジスタＭ３のゲートとＭＯＳトランジスタＭ４、Ｍ５のゲートとは切り離されるが、ＭＯＳトランジスタＭ４、Ｍ５のドレイン−ソース間には寄生容量Ｃ１の存在によって「Ｊ−Ｉｉｎ」の電流が流れ続け、電流信号Ｉｏｕｔは電流信号「Ｉｉｎ」に保持される。
【００４４】
従って、第２サンプルホールド回路ＳＨ２_jは第１サンプルホールド回路ＳＨ１_iにホールドされた電流信号を第２クロックパルスＳＷ２の立ち上がりでサンプリングしかつ立ち下がりでホールドしてホールドされた電流信号を次段の電流フリップＣＤＦ／Ｆ_j+1に転送すると共に、スイッチ回路部２に出力する。
【００４５】
これによって、Ｎ個のアナログ電流入力信号ｘ₀、ｘ₁、…、ｘ_j、…、ｘ_N-1がサンプルホールドされる。
【００４６】
そのスイッチ回路部２は図１に示すようにＮ個のオンオフスイッチＳ_j（ｊ＝０、１、２、…、Ｎ−１）を有する。このオンオフスイッチＳ_jは、Ｎ個の電流信号をサンプルすると同時にオンされ、各電流信号Ｉｏｕｔが乗算回路部３に出力される。乗算回路部３は行の個数に対応してＮ個設けられ、ｉ番目の乗算回路ブロック部を符号３_iで示す。
【００４７】
乗算回路ブロック部３_iはＮ個の乗算回路Ｑ_j（ｊ＝０、１、２、…、Ｎ−１）を有する。ｉ番目の乗算回路ブロック部Ｑ_jには、ｊ番目の電流フリップフロップＣＤＦ／Ｆ_jの出力信号Ｉｏｕｔ（Ｘ_j）が入力されると共に、この出力信号Ｘ_jに乗算されるべき係数信号Ｃ_ijが入力される。その乗算回路ブロック部Ｑ_jは、係数信号Ｃ_ijとｊ番目の出力信号Ｉｏｕｔ（Ｘ_j）とを乗算して、その信号を後段の加算回路部４に出力する。
【００４８】
加算回路部４は、加算回路ブロック４_i（ｉ＝０、１、２、…、Ｎ−１）を有する。この加算回路ブロック部４_iは、図６に示すように、ソース接地のｎ型ＭＯＳトランジスタＭ３２、Ｍ３３、定電流源Ａ３２、Ａ３３、入力端子Ｔ６_i、出力端子Ｔ７_iを有する。その入力端子Ｔ６_iには、ｉ番目の乗算回路ブロック部３_iの各乗算回路Ｑ_j（ｊ＝０、１、２、…、Ｎ−１）出力が入力され、加算回路ブロック部４_iは、各乗算回路Ｑ_j（ｊ＝０、１、２、…、ｎ）出力された乗算信号を加算して周波数成分としての加算信号ｙ_i（ｉ＝０、１、２、…、Ｎ−１）を出力する機能を有するもので、ｎ型ＭＯＳトランジスタＭ３２のドレインは電流源Ａ３２を介して電源Ｖｄｄに接続されていると共に、入力端子Ｔ６_iに接続されている。ｎ型ＭＯＳトランジスタＭ３２のゲートはそのドレインに接続されている。ｎ型ＭＯＳトランジスタＭ３３のゲートはｎ型ＭＯＳトランジスタＭ３２のゲートに接続されている。ｎ型ＭＯＳトランジスタＭ３３のドレインは電流源Ａ３３を介して電源Ｖｄｄに接続されると共に出力端子Ｔ７_iに接続されている。
【００４９】
これによって、各加算回路ブロック部４_jはカレントミラー回路を構成し、アナログ入力信号Ｘ（ｔ）をサンプリングして得られた時系列的サンプリング信号ｘ_jに基づき、アナログ入力信号Ｘ（ｔ）がフーリエ変換されてその周波数成分ｙ_iが求められる。
【００５０】
この実施例では、アナログ入力信号Ｘ（ｔ）をサンプリングして時系列的信号をアナログ式行列演算回路に入力させて、その周波数成分を求めることにしたが、サンプリング信号が空間的に点在する各点の物理量を変換して得られたアナログ信号であり、このアナログ信号をアナログ式行列演算回路に入力させて、その周波数成分を求めても良い。
【００５１】
以上、この発明の実施の形態では、乗算回路ブロック部３_iと加算回路ブロック部４_iとを別々の回路ブロック部により構成したが、各サンプリング信号ｘ₀、ｘ₁、…、ｘ_i、…、ｘ_N-1に乗ずべき係数信号Ｃ_ij（ｊ＝０、１、２、…、Ｎ−１）が同一値の場合には、図７に示すように、ｉ番目の加算回路ブロック部４_iを構成するカレントミラー回路のＭＯＳトランジスタＭ３２のドレインに各出力端子Ｔ５_j（ｊ＝０、１、２、…、Ｎ−１）を接続し、かつ、ＭＯＳトランジスタＭ３２のゲート幅ＷとＭＯＳトランジスタＭ３３のゲート幅Ｗとの比を変更することにより、乗ずべき係数値を変えて、加算信号をＭＯＳトランジスタＭ３３の出力端子Ｔ７_iから取り出す構成とすることもできる。
【００５２】
【発明の効果】
本発明は、以上説明したように構成したので、デジタル式行列演算回路に較べて回路規模を大きくすることなくダイナミックレンジを大きくとることができ、もって低消費電力での高速動作を行わせることができる。
また、各電流フリップフロップを第１サンプルホールド回路と第２サンプルホールド回路とから構成し、両サンプルホールド回路を構成するＭＯＳトランジスタのゲート長に対するゲート幅の比と電流源の電流値を等しくすることにしたので、Ｎ個の電流フリップフロップの全てを同じ回路で構成できることになり、回路の設計が容易となる。
【図面の簡単な説明】
【図１】 本発明に係わるアナログ式行列演算回路のブロック回路図である。
【図２】 アナログ入力信号の波形図である。
【図３】 図１に示す電流フリップフロップの詳細回路図である。
【図４】 図３に示す電流フリップフロップにサンプリングされるサンプル信号の説明図である。
【図５】 ｎＭＯＳトランジスタの構成を示す斜視図である。
【図６】 図１に示す加算回路ブロック部の詳細回路図である。
【図７】 本発明に係わるアナログ式行列演算回路の乗算回路部と加算回路部との他の例を説明するための回路図である。
【符号の説明】
１…電流遅延手段（記憶回路部）
３…乗算回路部
４…加算回路部
ｘ_j…サンプリング信号
ｙ_j…出力信号
Ｃ_ij…係数信号
ｘ（ｔ）…アナログ入力信号

Claims (3)

1. 一周期Ｔ内にアナログ入力信号をサンプリングして行列演算の行の各要素に対応させたＮ個のサンプリング信号をそれぞれ記憶するＮ個の電流フリップフロップを有するサンプルホールド回路部と、
   行毎に前記各電流フリップフロップに一対一に対応する乗算回路を有しかつ前記各電流フリップフロップから出力されたサンプリング信号と係数信号とを前記各電流フリップフロップ毎に乗算する乗算回路部と、
   前記各電流フリップフロップがＮ個のサンプリング信号をサンプリングすると同時に前記サンプリング信号を出力するスイッチ部と、
   前記行の各要素毎の出力信号に対応されかつ前記乗算回路部の各乗算回路から出力された乗算信号を加算する加算回路部とを有し、
   前記各電流フリップフロップは、第１サンプルホールド回路と第２サンプルホールド回路とから構成され、前記第１サンプルホールド回路と前記第２サンプルホールド回路とはそれぞれＭＯＳトランジスタと電流源とサンプルホールドスイッチとを有し、前記第１サンプルホールド回路に入力される電流信号と該第１サンプルホールド回路にホールドされた後第２サンプルホールド回路に転送される電流信号の大きさの絶対値を理想的に等しくするために前記第１サンプルホールド回路のＭＯＳトランジスタのゲート長に対するゲート幅の比と前記第２サンプルホールド回路のＭＯＳトランジスタのゲート長に対するゲート幅の比とが同一とされ、かつ、前記第１サンプルホールド回路の電流源と前記第２サンプルホールド回路の電流源とが同一とされ、
   前記加算回路ブロック部はカレントミラー回路からなり、該カレントミラー回路は電流源と一対のＭＯＳトランジスタとからなり、一方のＭＯＳトランジスタのゲート幅と他方のＭＯＳトランジスタのゲート幅とを異ならせることにより、サンプリング信号に乗算すべき係数が異ならされていることを特徴とするアナログ式行列演算回路。
2. 前記各サンプリング信号は時系列的信号であり、前記各係数信号はフーリエ変換係数であり、前記各乗算回路部と前記各加算回路部とによって前記アナログ信号をフーリエ変換することを特徴とする請求項１に記載のアナログ式行列演算回路。
3. 前記各サンプリング信号が空間的に点在する各点の物理量を変換して得られたアナログ信号であることを特徴とする請求項１に記載のアナログ式行列演算回路。

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