JP2002049884A - アナログ式行列演算回路 - Google Patents
アナログ式行列演算回路Info
- Publication number
- JP2002049884A JP2002049884A JP2000234262A JP2000234262A JP2002049884A JP 2002049884 A JP2002049884 A JP 2002049884A JP 2000234262 A JP2000234262 A JP 2000234262A JP 2000234262 A JP2000234262 A JP 2000234262A JP 2002049884 A JP2002049884 A JP 2002049884A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- sampling
- analog
- multiplication
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 デジタル式行列演算回路に較べて回路規模を
大きくすることなくダイナミックレンジを大きくとるこ
とができ、もって低消費電力での高速動作を行わせるこ
とのできるアナログ式行列演算回路を提供する 【解決手段】 本発明のアナログ式行列演算回路は、ア
ナログ入力信号ｘ（ｔ）をサンプリングして行列演算の
行の各要素に対応させたサンプリング信号ｘjとして記
憶する各記憶回路を有する記憶回路部１と、行毎に各記
憶回路に一対一に対応する乗算回路を有しかつ各記憶回
路から出力されたサンプリング信号ｘjと係数信号Ｃij
とを各記憶回路毎に乗算する乗算回路部３と、行の各要
素毎の出力信号に対応されかつ乗算回路部３の各乗算回
路から出力された乗算信号を加算する加算回路部４と、
を有する。
大きくすることなくダイナミックレンジを大きくとるこ
とができ、もって低消費電力での高速動作を行わせるこ
とのできるアナログ式行列演算回路を提供する 【解決手段】 本発明のアナログ式行列演算回路は、ア
ナログ入力信号ｘ（ｔ）をサンプリングして行列演算の
行の各要素に対応させたサンプリング信号ｘjとして記
憶する各記憶回路を有する記憶回路部１と、行毎に各記
憶回路に一対一に対応する乗算回路を有しかつ各記憶回
路から出力されたサンプリング信号ｘjと係数信号Ｃij
とを各記憶回路毎に乗算する乗算回路部３と、行の各要
素毎の出力信号に対応されかつ乗算回路部３の各乗算回
路から出力された乗算信号を加算する加算回路部４と、
を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ信号を用
いて行列を演算するアナログ式行列演算回路に関するも
のである。
いて行列を演算するアナログ式行列演算回路に関するも
のである。
【０００２】
【従来の技術】従来から、デジタル信号を用いて行列演
算を行うデジタル式行列演算回路が知られている。この
デジタル式行列演算回路は、例えば、移動体通信の送信
機、受信機の送回路の一部に用いられている。
算を行うデジタル式行列演算回路が知られている。この
デジタル式行列演算回路は、例えば、移動体通信の送信
機、受信機の送回路の一部に用いられている。
【０００３】その移動体通信では、直交周波数分割多重
（いわゆるＯＦＤＭ）方式が用いられ、送信機側では、
入力データを例えば変調回路でＱＰＳＫ方式により変調
し、デジタル式行列演算回路としての逆フーリエ変換回
路で逆フーリエ変換し、この逆変換された信号をデジタ
ルアナログ信号変換器でアナログ信号に変換し、ベース
バンドＯＦＤＭ信号として送信し、受信機側では、ベー
スバンドＯＦＤＭ信号を受信してアナログデジタル信号
変換器でデジタル信号に変換し、この変換されたデジタ
ル信号をデジタル式行列演算回路としてのフーリエ変換
回路でフーリエ変換し、フーリエ変換された信号を復調
回路でＱＰＳＫ方式により復調して、元のデータを復調
している。
（いわゆるＯＦＤＭ）方式が用いられ、送信機側では、
入力データを例えば変調回路でＱＰＳＫ方式により変調
し、デジタル式行列演算回路としての逆フーリエ変換回
路で逆フーリエ変換し、この逆変換された信号をデジタ
ルアナログ信号変換器でアナログ信号に変換し、ベース
バンドＯＦＤＭ信号として送信し、受信機側では、ベー
スバンドＯＦＤＭ信号を受信してアナログデジタル信号
変換器でデジタル信号に変換し、この変換されたデジタ
ル信号をデジタル式行列演算回路としてのフーリエ変換
回路でフーリエ変換し、フーリエ変換された信号を復調
回路でＱＰＳＫ方式により復調して、元のデータを復調
している。
【０００４】
【発明が解決しようとする課題】ところで、このような
移動体通信の分野では、データを高速で効率的に処理可
能なこと、低消費電力で処理可能なことが要求され、デ
ジタル式行列演算回路においても低消費電力での高速動
作が要求される。
移動体通信の分野では、データを高速で効率的に処理可
能なこと、低消費電力で処理可能なことが要求され、デ
ジタル式行列演算回路においても低消費電力での高速動
作が要求される。
【０００５】しかしながら、従来のデジタル式行列演算
回路では、ダイナッミクレンジを大きくとって精度を向
上させようとすると、それだけ回路規模が大きくなって
消費電力が多くなり、低消費電力での高速動作を行わせ
ることが難しい。
回路では、ダイナッミクレンジを大きくとって精度を向
上させようとすると、それだけ回路規模が大きくなって
消費電力が多くなり、低消費電力での高速動作を行わせ
ることが難しい。
【０００６】本発明は、上記の事情に鑑みて為されたも
ので、デジタル式行列演算回路に較べて回路規模を大き
くすることなくダイナミックレンジを大きくとることが
でき、もって低消費電力での高速動作を行わせることの
できるアナログ式行列演算回路を提供することにある。
ので、デジタル式行列演算回路に較べて回路規模を大き
くすることなくダイナミックレンジを大きくとることが
でき、もって低消費電力での高速動作を行わせることの
できるアナログ式行列演算回路を提供することにある。
【０００７】
【課題を解決するための手段】請求項１に記載のアナロ
グ式行列演算回路は、アナログ入力信号をサンプリング
して行列演算の行の各要素に対応させたサンプリング信
号として記憶する各記憶回路を有する記憶回路部と、行
毎に前記各記憶回路に一対一に対応する乗算回路を有し
かつ前記各記憶回路から出力されたサンプリング信号と
係数信号とを前記各記憶回路毎に乗算する乗算回路部
と、前記行の各要素毎の出力信号に対応されかつ前記乗
算回路部の各乗算回路から出力された乗算信号を加算す
る加算回路部と、を有することを特徴とする。
グ式行列演算回路は、アナログ入力信号をサンプリング
して行列演算の行の各要素に対応させたサンプリング信
号として記憶する各記憶回路を有する記憶回路部と、行
毎に前記各記憶回路に一対一に対応する乗算回路を有し
かつ前記各記憶回路から出力されたサンプリング信号と
係数信号とを前記各記憶回路毎に乗算する乗算回路部
と、前記行の各要素毎の出力信号に対応されかつ前記乗
算回路部の各乗算回路から出力された乗算信号を加算す
る加算回路部と、を有することを特徴とする。
【０００８】請求項２に記載のアナログ式行列演算回路
は、前記各サンプリング信号が時系列的信号であること
を特徴とする。
は、前記各サンプリング信号が時系列的信号であること
を特徴とする。
【０００９】請求項３に記載のアナログ式行列演算回路
は、前記各サンプリング信号が空間的に点在する各点の
物理量を変換して得られたアナログ信号であることを特
徴とする。
は、前記各サンプリング信号が空間的に点在する各点の
物理量を変換して得られたアナログ信号であることを特
徴とする。
【００１０】請求項４に記載のアナログ式行列演算回路
は、前記各係数信号がフーリエ変換係数であり、前記各
乗算回路部と前記各加算回路部とによって前記アナログ
信号をフーリエ変換することを特徴とする。
は、前記各係数信号がフーリエ変換係数であり、前記各
乗算回路部と前記各加算回路部とによって前記アナログ
信号をフーリエ変換することを特徴とする。
【００１１】請求項５に記載のアナログ式行列演算回路
は、前記加算回路ブロック部がカレントミラー回路から
なり、該カレントミラー回路は電流源と一対のＭＯＳＦ
ＥＴからなり、一方のＭＯＳＦＥＴのゲート幅と他方の
ＭＯＳＦＥＴのゲート幅とを異ならせることにより、サ
ンプリング信号に乗算すべき係数が異ならされているこ
とを特徴とする。
は、前記加算回路ブロック部がカレントミラー回路から
なり、該カレントミラー回路は電流源と一対のＭＯＳＦ
ＥＴからなり、一方のＭＯＳＦＥＴのゲート幅と他方の
ＭＯＳＦＥＴのゲート幅とを異ならせることにより、サ
ンプリング信号に乗算すべき係数が異ならされているこ
とを特徴とする。
【００１２】請求項６に記載のアナログ式行列演算回路
は、一周期Ｔ内にアナログ入力信号をサンプリングして
行列演算の行の各要素に対応させたＮ個のサンプリング
信号として記憶する各記憶回路を有する記憶回路部と、
行毎に前記各記憶回路に一対一に対応する積算回路を有
しかつ前記各記憶回路から出力されたサンプリング信号
と係数信号とを前記各記憶回路毎に乗算する乗算回路部
と、前記各記憶回路がＮ個のサンプリング信号をサンプ
リングすると同時に、前記サンプリング信号を出力する
スイッチ部と、前記行の各要素毎の出力信号に対応され
かつ前記乗算回路部の各乗算回路から出力された乗算信
号を加算する加算回路部と、を有することを特徴とす
る。
は、一周期Ｔ内にアナログ入力信号をサンプリングして
行列演算の行の各要素に対応させたＮ個のサンプリング
信号として記憶する各記憶回路を有する記憶回路部と、
行毎に前記各記憶回路に一対一に対応する積算回路を有
しかつ前記各記憶回路から出力されたサンプリング信号
と係数信号とを前記各記憶回路毎に乗算する乗算回路部
と、前記各記憶回路がＮ個のサンプリング信号をサンプ
リングすると同時に、前記サンプリング信号を出力する
スイッチ部と、前記行の各要素毎の出力信号に対応され
かつ前記乗算回路部の各乗算回路から出力された乗算信
号を加算する加算回路部と、を有することを特徴とす
る。
【００１３】
【発明の実施の形態】図１は本発明に係わるアナログ式
行列演算回路のブロック図である。このアナログ式行列
演算回路は、表１に示すｎ×ｎ個の行列演算を行うもの
である。
行列演算回路のブロック図である。このアナログ式行列
演算回路は、表１に示すｎ×ｎ個の行列演算を行うもの
である。
【００１４】
【表１】
【００１５】その表１において、ｘjはアナログ入力信
号ｘ（ｔ）のｊ番目のサンプリング信号、ｙiはアナロ
グ出力信号、Ｃijはアナログ出力信号ｙiを演算すると
きに、サンプリング信号ｘjに乗算されるべき係数で、
添え字ｉ、ｊは０からｎまでの自然数である。
号ｘ（ｔ）のｊ番目のサンプリング信号、ｙiはアナロ
グ出力信号、Ｃijはアナログ出力信号ｙiを演算すると
きに、サンプリング信号ｘjに乗算されるべき係数で、
添え字ｉ、ｊは０からｎまでの自然数である。
【００１６】ここでは、アナログ式行列演算回路は離散
的フーリエ変換を行うものであるとする。アナログ入力
信号ｘ（ｔ）は図２に示すように連続的に変化する曲線
で表現されるものとし、サンプリング信号ｘjはそのア
ナログ入力信号ｘ（ｔ）から周期Ｔ内で一定時間間隔で
サンプリングされるものとし、そのサンプリング個数は
Ｎ個であるとする。
的フーリエ変換を行うものであるとする。アナログ入力
信号ｘ（ｔ）は図２に示すように連続的に変化する曲線
で表現されるものとし、サンプリング信号ｘjはそのア
ナログ入力信号ｘ（ｔ）から周期Ｔ内で一定時間間隔で
サンプリングされるものとし、そのサンプリング個数は
Ｎ個であるとする。
【００１７】また、アナログ出力信号ｙiはそのアナロ
グ入力信号ｘjをフーリエ変換によって得られる周波数
成分であるとする。
グ入力信号ｘjをフーリエ変換によって得られる周波数
成分であるとする。
【００１８】このとき、ｉ次の周波数成分ｙiは、 ｙi＝１／Ｎ（ｘ0・ｅ-k2π・0・i/N＋ｘ1・ｅ-k2π・1・
i/N＋ｘ2・ｅ-k2π・2・i/ N＋…＋＋…ｘj・ｅ-k2π・j・
i/N＋…＋ｘn-1・ｅ-k2π・(n-1)i/N） と表現され、従って、 一般に、ｉ次の周波数成分ｙi
を求めるための係数は、 Ｃij＝ｅ-k2π・j・i/N である。
i/N＋ｘ2・ｅ-k2π・2・i/ N＋…＋＋…ｘj・ｅ-k2π・j・
i/N＋…＋ｘn-1・ｅ-k2π・(n-1)i/N） と表現され、従って、 一般に、ｉ次の周波数成分ｙi
を求めるための係数は、 Ｃij＝ｅ-k2π・j・i/N である。
【００１９】なお、符号ｋは虚数を意味する単位記号で
ある。
ある。
【００２０】そのアナログ式行列演算回路は電流遅延手
段１、スイッチ回路部２、乗算回路部３、加算回路部４
を有する。
段１、スイッチ回路部２、乗算回路部３、加算回路部４
を有する。
【００２１】電流遅延手段１はアナログ入力信号ｘ
（ｔ）をサンプリングして行列演算の行の各要素に対応
させたサンプリング信号ｘjを記憶する記憶回路部とし
てのサンプルホールド回路から構成され、そのサンプル
ホールド回路は、各記憶素子としての電流フリップフロ
ップＣＤＦ／Ｆから構成されている。その電流フリップ
は行列の列の個数に対応させてＮ個設けられている。符
号ＣＤＦ／Ｆjはそのｊ番目の電流フリップフロップを
示している。
（ｔ）をサンプリングして行列演算の行の各要素に対応
させたサンプリング信号ｘjを記憶する記憶回路部とし
てのサンプルホールド回路から構成され、そのサンプル
ホールド回路は、各記憶素子としての電流フリップフロ
ップＣＤＦ／Ｆから構成されている。その電流フリップ
は行列の列の個数に対応させてＮ個設けられている。符
号ＣＤＦ／Ｆjはそのｊ番目の電流フリップフロップを
示している。
【００２２】また、符号Ｔ１j（ｊ＝０、１、…、Ｎ−
１）は入力端子、Ｔ２j（ｊ＝０、１、…、Ｎ−１）、
Ｔ３j（ｊ＝０、１、…、Ｎ−１）はクロック信号の入
力端子、符号Ｔ４j（ｊ＝０、１、…、Ｎ−２）、Ｔ５j
（ｊ＝０、１、…、Ｎ−１）はホールドされた電流信号
の出力端子である。
１）は入力端子、Ｔ２j（ｊ＝０、１、…、Ｎ−１）、
Ｔ３j（ｊ＝０、１、…、Ｎ−１）はクロック信号の入
力端子、符号Ｔ４j（ｊ＝０、１、…、Ｎ−２）、Ｔ５j
（ｊ＝０、１、…、Ｎ−１）はホールドされた電流信号
の出力端子である。
【００２３】各電流フリップフロップＣＤＦ／Ｆjは、
図３に示すように、第１サンプルホールド回路ＳＨ１j
と第２サンプルホールド回路ＳＨ２jとから構成されて
いる。第１サンプルホールド回路ＳＨ１はソース接地の
ｎ型ＭＯＳトランジスタ（ｎチャンネルＭＯＳＦＥＴ）
Ｍ１、Ｍ２を有する。
図３に示すように、第１サンプルホールド回路ＳＨ１j
と第２サンプルホールド回路ＳＨ２jとから構成されて
いる。第１サンプルホールド回路ＳＨ１はソース接地の
ｎ型ＭＯＳトランジスタ（ｎチャンネルＭＯＳＦＥＴ）
Ｍ１、Ｍ２を有する。
【００２４】ｎ型ＭＯＳトランジスタＭ１のドレインは
定電流源Ａ１を介して電源Ｖｄｄに接続されると共に、
入力端子Ｔ１jに接続されている。ｎ型ＭＯＳトランジ
スタＭ１のゲートはそのドレインに接続されている。
定電流源Ａ１を介して電源Ｖｄｄに接続されると共に、
入力端子Ｔ１jに接続されている。ｎ型ＭＯＳトランジ
スタＭ１のゲートはそのドレインに接続されている。
【００２５】ｎ型ＭＯＳトランジスタＭ２のドレインは
定電流源Ａ２を介して電源Ｖｄｄに接続されている。ｎ
型ＭＯＳトランジスタＭ２のゲートはサンプルホールド
スイッチＳＷ１を介してｎ型ＭＯＳトランジスタＭ１の
ゲートに接続されている。
定電流源Ａ２を介して電源Ｖｄｄに接続されている。ｎ
型ＭＯＳトランジスタＭ２のゲートはサンプルホールド
スイッチＳＷ１を介してｎ型ＭＯＳトランジスタＭ１の
ゲートに接続されている。
【００２６】第２サンプルホールド回路ＳＨ２jは、ソ
ース接地のサンプルホールド用のｎ型ＭＯＳトランジス
タ（ｎチャネルＭＯＳＦＥＴ）Ｍ３〜Ｍ５を有する。ｎ
型ＭＯＳトランジスタＭ３のドレインは定電流源Ａ３を
介して電源Ｖｄｄに接続されると共にｎ型ＭＯＳトラン
ジスタＭ２のドレインに接続されている。
ース接地のサンプルホールド用のｎ型ＭＯＳトランジス
タ（ｎチャネルＭＯＳＦＥＴ）Ｍ３〜Ｍ５を有する。ｎ
型ＭＯＳトランジスタＭ３のドレインは定電流源Ａ３を
介して電源Ｖｄｄに接続されると共にｎ型ＭＯＳトラン
ジスタＭ２のドレインに接続されている。
【００２７】ｎ型ＭＯＳトランジスタＭ４のドレインは
定電流源Ａ４を介して電源Ｖｄｄに接続されると共に出
力端子Ｔ４jに接続されている。ｎ型ＭＯＳトランジス
タＭ４のゲートはサンプルホールドスイッチＳＷ２を介
してｎ型ＭＯＳトランジスタＭ３のゲートに接続されて
いる。
定電流源Ａ４を介して電源Ｖｄｄに接続されると共に出
力端子Ｔ４jに接続されている。ｎ型ＭＯＳトランジス
タＭ４のゲートはサンプルホールドスイッチＳＷ２を介
してｎ型ＭＯＳトランジスタＭ３のゲートに接続されて
いる。
【００２８】ｎ型ＭＯＳトランジスタＭ５のドレインは
定電流源Ａ５を介して電源Ｖｄｄに接続されると共に出
力端子Ｔ５iに接続されている。ｎ型ＭＯＳトランジス
タＭ５のゲートはｎ型ＭＯＳトランジスタＭ４のゲート
に接続されている。なお、符号Ｃ１はｎ型ＭＯＳトラン
ジスタＭ２のゲート−ソース間の寄生容量であり、符号
Ｃ２はｎ型ＭＯＳトランジスタＭ４、Ｍ５のゲート−ソ
ース間の寄生容量である。
定電流源Ａ５を介して電源Ｖｄｄに接続されると共に出
力端子Ｔ５iに接続されている。ｎ型ＭＯＳトランジス
タＭ５のゲートはｎ型ＭＯＳトランジスタＭ４のゲート
に接続されている。なお、符号Ｃ１はｎ型ＭＯＳトラン
ジスタＭ２のゲート−ソース間の寄生容量であり、符号
Ｃ２はｎ型ＭＯＳトランジスタＭ４、Ｍ５のゲート−ソ
ース間の寄生容量である。
【００２９】サンプルホールドスイッチＳＷ１、ＳＷ２
はクロック信号Ｗによってオンオフされる。クロック信
号Ｗは図４（ａ）、図４（ｂ）に示すように、時系列的
に発生される第１クロックパルスＷ１と第１クロックパ
ルスＷ１と逆位相で時系列的に発生される第２クロック
パルスＷ２とからなる。
はクロック信号Ｗによってオンオフされる。クロック信
号Ｗは図４（ａ）、図４（ｂ）に示すように、時系列的
に発生される第１クロックパルスＷ１と第１クロックパ
ルスＷ１と逆位相で時系列的に発生される第２クロック
パルスＷ２とからなる。
【００３０】定電流源Ａ１、Ａ２に流れている電流値Ｊ
は理想的条件のもとで同一とする。定電流源Ａ３〜Ａ５
に流れている電流値Ｊも理想的条件のもとで定電流源Ａ
１、Ａ２と同一とする。また、ｎ型ＭＯＳトランジスタ
Ｍ１、Ｍ２のゲート長Ｌに対するゲート幅Ｗの比（Ｗ／
Ｌ）（図５参照）も同一とする。ｎ型ＭＯＳトランジス
タＭ３〜Ｍ５のゲート長Ｌに対するゲート幅Ｗの比につ
いても同様であるとする。
は理想的条件のもとで同一とする。定電流源Ａ３〜Ａ５
に流れている電流値Ｊも理想的条件のもとで定電流源Ａ
１、Ａ２と同一とする。また、ｎ型ＭＯＳトランジスタ
Ｍ１、Ｍ２のゲート長Ｌに対するゲート幅Ｗの比（Ｗ／
Ｌ）（図５参照）も同一とする。ｎ型ＭＯＳトランジス
タＭ３〜Ｍ５のゲート長Ｌに対するゲート幅Ｗの比につ
いても同様であるとする。
【００３１】このように構成すると、第１サンプルホー
ルド回路ＳＨ１jに入力される電流信号Ｉｉｎと、第１
サンプルホールド回路ＳＨ１jにホールドされた後第２
サンプルホールド回路ＳＨ２jに転送される電流信号Ｉ
ｓの大きさの絶対値を理想的には等しくできる。また、
第２サンプルホールド回路ＳＨ２jに入力される電流信
号Ｉｓと出力端子Ｔ４j、Ｔ５jから出力される電流信号
Ｉｏｕｔの大きさの絶対値を理想的には等しくできる。
また、定電流源Ａ１〜Ａ５の電流値を等しくすると、ｎ
個の電流フリップフロップを全て同じ回路で構成できる
ので、回路設計が容易となる。
ルド回路ＳＨ１jに入力される電流信号Ｉｉｎと、第１
サンプルホールド回路ＳＨ１jにホールドされた後第２
サンプルホールド回路ＳＨ２jに転送される電流信号Ｉ
ｓの大きさの絶対値を理想的には等しくできる。また、
第２サンプルホールド回路ＳＨ２jに入力される電流信
号Ｉｓと出力端子Ｔ４j、Ｔ５jから出力される電流信号
Ｉｏｕｔの大きさの絶対値を理想的には等しくできる。
また、定電流源Ａ１〜Ａ５の電流値を等しくすると、ｎ
個の電流フリップフロップを全て同じ回路で構成できる
ので、回路設計が容易となる。
【００３２】サンプルホールドスイッチＳＷ１、ＳＷ２
には、例えば、ｎ型ＭＯＳトランジスタが用いられる。
このｎ型ＭＯＳトランジスタはそのゲートに電源電圧Ｖ
ｄｄが印加されると、そのドレイン−ソース間が導通
（オン）となり、ゲートに印加される電圧がゼロのと
き、ドレイン−ソース間が遮断（オフ）となる。
には、例えば、ｎ型ＭＯＳトランジスタが用いられる。
このｎ型ＭＯＳトランジスタはそのゲートに電源電圧Ｖ
ｄｄが印加されると、そのドレイン−ソース間が導通
（オン）となり、ゲートに印加される電圧がゼロのと
き、ドレイン−ソース間が遮断（オフ）となる。
【００３３】クロックパルスＷ１、Ｗ２の「１」は電源
電圧Ｖｄｄに対応され、第１クロックパルスＷ１の
「０」は電源電圧ゼロに対応されている。従って、サン
プルホールドスイッチＳＷ１、ＳＷ２は「１」のときオ
ンされ、「０」のときオフされ、サンプルホールドスイ
ッチＳＷ１とサンプルホールドスイッチＳＷ２とは、第
１クロックパルスＷ１、Ｗ２が逆位相であるので、同時
にオンされず、そのオンオフ関係は逆となる。
電圧Ｖｄｄに対応され、第１クロックパルスＷ１の
「０」は電源電圧ゼロに対応されている。従って、サン
プルホールドスイッチＳＷ１、ＳＷ２は「１」のときオ
ンされ、「０」のときオフされ、サンプルホールドスイ
ッチＳＷ１とサンプルホールドスイッチＳＷ２とは、第
１クロックパルスＷ１、Ｗ２が逆位相であるので、同時
にオンされず、そのオンオフ関係は逆となる。
【００３４】いま、時刻ｔ１の直前において、図４
（ｃ）に示すように、電流信号Ｉｉｎが第１サンプルホ
ールド回路ＳＨ１jに流入したとする。この電流信号Ｉ
ｉｎはＭＯＳトランジスタＭ１のドレインに入力され、
ＭＯＳトランジスタＭ１のドレイン−ソース間に流れる
電流は、もし、Ｔ１jに電流Ｉｉｎを流し込む電流源が
理想電流源であるときには、「Ｊ＋Ｉｉｎ」となる。
（ｃ）に示すように、電流信号Ｉｉｎが第１サンプルホ
ールド回路ＳＨ１jに流入したとする。この電流信号Ｉ
ｉｎはＭＯＳトランジスタＭ１のドレインに入力され、
ＭＯＳトランジスタＭ１のドレイン−ソース間に流れる
電流は、もし、Ｔ１jに電流Ｉｉｎを流し込む電流源が
理想電流源であるときには、「Ｊ＋Ｉｉｎ」となる。
【００３５】次に、時刻ｔ１において第１クロックパル
スＷ１が「１」となり、第２クロックパルスＷ２が
「０」となったとする。第１クロックパルスＷ１が
「１」となることによってサンプルホールドスイッチＳ
Ｗ１はオン（閉成）となり、第２クロックパルスＷ２が
「０」となることによって、サンプルホールドスイッチ
ＳＷ２はオフ（開成）となる。
スＷ１が「１」となり、第２クロックパルスＷ２が
「０」となったとする。第１クロックパルスＷ１が
「１」となることによってサンプルホールドスイッチＳ
Ｗ１はオン（閉成）となり、第２クロックパルスＷ２が
「０」となることによって、サンプルホールドスイッチ
ＳＷ２はオフ（開成）となる。
【００３６】サンプルホールドスイッチＳＷ１が閉じら
れることによって、ＭＯＳトランジスタＭ１のゲートと
ＭＯＳトランジスタＭ２のゲートとが短絡され、サンプ
ルホールドスイッチＳＷ２が開かれることによって、Ｍ
ＯＳトランジスタＭ３のゲートとＭＯＳトランジスタＭ
４のゲートは切り離される。
れることによって、ＭＯＳトランジスタＭ１のゲートと
ＭＯＳトランジスタＭ２のゲートとが短絡され、サンプ
ルホールドスイッチＳＷ２が開かれることによって、Ｍ
ＯＳトランジスタＭ３のゲートとＭＯＳトランジスタＭ
４のゲートは切り離される。
【００３７】また、ＭＯＳトランジスタＭ１の電流系統
とＭＯＳトランジスタＭ２の電流系統とは、サンプルホ
ールドスイッチＳＷ１が閉じられることによって、カレ
ントミラー回路を構成し、ＭＯＳトランジスタＭ２のド
レイン−ソース間にはＭＯＳトランジスタＭ１に流れる
電流「Ｊ＋Ｉｉｎ」と同じ電流「Ｊ＋Ｉｉｎ」が流れ
る。これにより、ＭＯＳトランジスタＭ２のドレイン側
からＭＯＳトランジスタＭ３のドレイン側に転送される
電流信号Ｉｓは、Ｉｓ＝−Ｉｉｎとなり、図４（ｄ）に
示すように、転送電流「Ｉ＝−Ｉｉｎ」が生成される。
とＭＯＳトランジスタＭ２の電流系統とは、サンプルホ
ールドスイッチＳＷ１が閉じられることによって、カレ
ントミラー回路を構成し、ＭＯＳトランジスタＭ２のド
レイン−ソース間にはＭＯＳトランジスタＭ１に流れる
電流「Ｊ＋Ｉｉｎ」と同じ電流「Ｊ＋Ｉｉｎ」が流れ
る。これにより、ＭＯＳトランジスタＭ２のドレイン側
からＭＯＳトランジスタＭ３のドレイン側に転送される
電流信号Ｉｓは、Ｉｓ＝−Ｉｉｎとなり、図４（ｄ）に
示すように、転送電流「Ｉ＝−Ｉｉｎ」が生成される。
【００３８】この転送電流により、ＭＯＳトランジスタ
Ｍ３のドレイン−ソース間に電流「Ｊ−Ｉｉｎ」が流
れ、ＭＯＳトランジスタＭ２のゲート−ソース間の寄生
容量Ｃ１に電荷が注入されて充電され、第１サンプルホ
ールド回路ＳＨ１jはこの過程により電流信号Ｉｉｎを
サンプリングする。
Ｍ３のドレイン−ソース間に電流「Ｊ−Ｉｉｎ」が流
れ、ＭＯＳトランジスタＭ２のゲート−ソース間の寄生
容量Ｃ１に電荷が注入されて充電され、第１サンプルホ
ールド回路ＳＨ１jはこの過程により電流信号Ｉｉｎを
サンプリングする。
【００３９】次に、時刻ｔ２において、クロックパルス
Ｗ１が「０」、クロックパルスＷ２が「１」となると、
サンプルホールドスイッチＳＷ１がオフ（開成）され、
サンプルホールドスイッチＳＷ２がオン（閉成）され
る。サンプルホールドスイッチＳＷ１が開かれるとによ
って、ＭＯＳトランジスタＭ１のゲートとＭＯＳトラン
ジスタＭ２のゲートとは切り離されるが、ＭＯＳトラン
ジスタＭ２のドレイン−ソース間には寄生容量Ｃ１の存
在によって「Ｊ＋Ｉｉｎ」の電流が流れ続け得る電荷が
蓄積され続けるので、電流信号Ｉｓも「−Ｉｉｎ」に保
持され、この過程により電流信号がホールドされてい
る。
Ｗ１が「０」、クロックパルスＷ２が「１」となると、
サンプルホールドスイッチＳＷ１がオフ（開成）され、
サンプルホールドスイッチＳＷ２がオン（閉成）され
る。サンプルホールドスイッチＳＷ１が開かれるとによ
って、ＭＯＳトランジスタＭ１のゲートとＭＯＳトラン
ジスタＭ２のゲートとは切り離されるが、ＭＯＳトラン
ジスタＭ２のドレイン−ソース間には寄生容量Ｃ１の存
在によって「Ｊ＋Ｉｉｎ」の電流が流れ続け得る電荷が
蓄積され続けるので、電流信号Ｉｓも「−Ｉｉｎ」に保
持され、この過程により電流信号がホールドされてい
る。
【００４０】従って、第１サンプルホールド回路ＳＨ１
jは電流信号を遅延させるために第１クロックパルスＳ
Ｗ１の立ち上がりで電流信号をサンプリングしかつ立ち
下がりでホールドすることになる。
jは電流信号を遅延させるために第１クロックパルスＳ
Ｗ１の立ち上がりで電流信号をサンプリングしかつ立ち
下がりでホールドすることになる。
【００４１】また、時刻ｔ２において、サンプルホール
ドスイッチＳＷ２が閉じられることによって、ＭＯＳト
ランジスタＭ３のゲートとＭＯＳトランジスタＭ４、Ｍ
５のゲートが短絡される。ＭＯＳトランジスタＭ３の電
流系統とＭＯＳトランジスタＭ４、Ｍ５の電流系統と
は、サンプルホールドスイッチＳＷ２が閉じられること
によって、同様にカレントミラー回路を構成し、これに
より、ＭＯＳトランジスタＭ４、Ｍ５のドレイン−ソー
ス間に流れる電流は共に「Ｊ−Ｉｉｎ」となる。
ドスイッチＳＷ２が閉じられることによって、ＭＯＳト
ランジスタＭ３のゲートとＭＯＳトランジスタＭ４、Ｍ
５のゲートが短絡される。ＭＯＳトランジスタＭ３の電
流系統とＭＯＳトランジスタＭ４、Ｍ５の電流系統と
は、サンプルホールドスイッチＳＷ２が閉じられること
によって、同様にカレントミラー回路を構成し、これに
より、ＭＯＳトランジスタＭ４、Ｍ５のドレイン−ソー
ス間に流れる電流は共に「Ｊ−Ｉｉｎ」となる。
【００４２】その結果、端子Ｔ４j、端子Ｔ５jから出力
される電流信号Ｉｏｕｔは、図４（ｅ）に示す入力され
た電流信号「Ｉｉｎ」と同じ値となる。また、ＭＯＳト
ランジスタＭ４、Ｍ５のドレイン−ソース間の寄生容量
Ｃ２に電荷が注入されて充電される。
される電流信号Ｉｏｕｔは、図４（ｅ）に示す入力され
た電流信号「Ｉｉｎ」と同じ値となる。また、ＭＯＳト
ランジスタＭ４、Ｍ５のドレイン−ソース間の寄生容量
Ｃ２に電荷が注入されて充電される。
【００４３】次に、時刻ｔ３において、第１クロックパ
ルスＷ１が「１」、第２クロックパルスＷ２が「０」と
なると、次に到来する電流信号Ｉｉｎが第１サンプルホ
ールド回路ＳＨ１jにサンプルされる。また、サンプリ
ングスイッチＳＷ２が開かれることによって、ＭＯＳト
ランジスタＭ３のゲートとＭＯＳトランジスタＭ４、Ｍ
５のゲートとは切り離されるが、ＭＯＳトランジスタＭ
４、Ｍ５のドレイン−ソース間には寄生容量Ｃ１の存在
によって「Ｊ−Ｉｉｎ」の電流が流れ続け、電流信号Ｉ
ｏｕｔは電流信号「Ｉｉｎ」に保持される。
ルスＷ１が「１」、第２クロックパルスＷ２が「０」と
なると、次に到来する電流信号Ｉｉｎが第１サンプルホ
ールド回路ＳＨ１jにサンプルされる。また、サンプリ
ングスイッチＳＷ２が開かれることによって、ＭＯＳト
ランジスタＭ３のゲートとＭＯＳトランジスタＭ４、Ｍ
５のゲートとは切り離されるが、ＭＯＳトランジスタＭ
４、Ｍ５のドレイン−ソース間には寄生容量Ｃ１の存在
によって「Ｊ−Ｉｉｎ」の電流が流れ続け、電流信号Ｉ
ｏｕｔは電流信号「Ｉｉｎ」に保持される。
【００４４】従って、第２サンプルホールド回路ＳＨ２
jは第１サンプルホールド回路ＳＨ１iにホールドされた
電流信号を第２クロックパルスＳＷ２の立ち上がりでサ
ンプリングしかつ立ち下がりでホールドしてホールドさ
れた電流信号を次段の電流フリップＣＤＦ／Ｆj+1に転
送すると共に、スイッチ回路部２に出力する。
jは第１サンプルホールド回路ＳＨ１iにホールドされた
電流信号を第２クロックパルスＳＷ２の立ち上がりでサ
ンプリングしかつ立ち下がりでホールドしてホールドさ
れた電流信号を次段の電流フリップＣＤＦ／Ｆj+1に転
送すると共に、スイッチ回路部２に出力する。
【００４５】これによって、Ｎ個のアナログ電流入力信
号ｘ0、ｘ1、…、ｘj、…、ｘN-1がサンプルホールドさ
れる。
号ｘ0、ｘ1、…、ｘj、…、ｘN-1がサンプルホールドさ
れる。
【００４６】そのスイッチ回路部２は図１に示すように
Ｎ個のオンオフスイッチＳj（ｊ＝０、１、２、…、Ｎ
−１）を有する。このオンオフスイッチＳjは、Ｎ個の
電流信号をサンプルすると同時にオンされ、各電流信号
Ｉｏｕｔが乗算回路部３に出力される。乗算回路部３は
行の個数に対応してＮ個設けられ、ｉ番目の乗算回路ブ
ロック部を符号３iで示す。
Ｎ個のオンオフスイッチＳj（ｊ＝０、１、２、…、Ｎ
−１）を有する。このオンオフスイッチＳjは、Ｎ個の
電流信号をサンプルすると同時にオンされ、各電流信号
Ｉｏｕｔが乗算回路部３に出力される。乗算回路部３は
行の個数に対応してＮ個設けられ、ｉ番目の乗算回路ブ
ロック部を符号３iで示す。
【００４７】乗算回路ブロック部３iはＮ個の乗算回路
Ｑj（ｊ＝０、１、２、…、Ｎ−１）を有する。ｉ番目
の乗算回路ブロック部Ｑjには、ｊ番目の電流フリップ
フロップＣＤＦ／Ｆjの出力信号Ｉｏｕｔ（Ｘj）が入力
されると共に、この出力信号Ｘ jに乗算されるべき係数
信号Ｃijが入力される。その乗算回路ブロック部Ｑ
jは、係数信号Ｃijとｊ番目の出力信号Ｉｏｕｔ（Ｘj）
とを乗算して、その信号を後段の加算回路部４に出力す
る。
Ｑj（ｊ＝０、１、２、…、Ｎ−１）を有する。ｉ番目
の乗算回路ブロック部Ｑjには、ｊ番目の電流フリップ
フロップＣＤＦ／Ｆjの出力信号Ｉｏｕｔ（Ｘj）が入力
されると共に、この出力信号Ｘ jに乗算されるべき係数
信号Ｃijが入力される。その乗算回路ブロック部Ｑ
jは、係数信号Ｃijとｊ番目の出力信号Ｉｏｕｔ（Ｘj）
とを乗算して、その信号を後段の加算回路部４に出力す
る。
【００４８】加算回路部４は、加算回路ブロック４
i（ｉ＝０、１、２、…、Ｎ−１）を有する。この加算
回路ブロック部４iは、図６に示すように、ソース接地
のｎ型ＭＯＳトランジスタＭ３２、Ｍ３３、定電流源Ａ
３２、Ａ３３、入力端子Ｔ６i、出力端子Ｔ７iを有す
る。その入力端子Ｔ６iには、ｉ番目の乗算回路ブロッ
ク部３iの各乗算回路Ｑj（ｊ＝０、１、２、…、Ｎ−
１）出力が入力され、加算回路ブロック部４iは、各乗
算回路Ｑj（ｊ＝０、１、２、…、ｎ）出力された乗算
信号を加算して周波数成分としての加算信号ｙi（ｉ＝
０、１、２、…、Ｎ−１）を出力する機能を有するもの
で、ｎ型ＭＯＳトランジスタＭ３２のドレインは電流源
Ａ３２を介して電源Ｖｄｄに接続されていると共に、入
力端子Ｔ６iに接続されている。ｎ型ＭＯＳトランジス
タＭ３２のゲートはそのドレインに接続されている。ｎ
型ＭＯＳトランジスタＭ３３のゲートはｎ型ＭＯＳトラ
ンジスタＭ３２のゲートに接続されている。ｎ型ＭＯＳ
トランジスタＭ３３のドレインは電流源Ａ３３を介して
電源Ｖｄｄに接続されると共に出力端子Ｔ７iに接続さ
れている。
i（ｉ＝０、１、２、…、Ｎ−１）を有する。この加算
回路ブロック部４iは、図６に示すように、ソース接地
のｎ型ＭＯＳトランジスタＭ３２、Ｍ３３、定電流源Ａ
３２、Ａ３３、入力端子Ｔ６i、出力端子Ｔ７iを有す
る。その入力端子Ｔ６iには、ｉ番目の乗算回路ブロッ
ク部３iの各乗算回路Ｑj（ｊ＝０、１、２、…、Ｎ−
１）出力が入力され、加算回路ブロック部４iは、各乗
算回路Ｑj（ｊ＝０、１、２、…、ｎ）出力された乗算
信号を加算して周波数成分としての加算信号ｙi（ｉ＝
０、１、２、…、Ｎ−１）を出力する機能を有するもの
で、ｎ型ＭＯＳトランジスタＭ３２のドレインは電流源
Ａ３２を介して電源Ｖｄｄに接続されていると共に、入
力端子Ｔ６iに接続されている。ｎ型ＭＯＳトランジス
タＭ３２のゲートはそのドレインに接続されている。ｎ
型ＭＯＳトランジスタＭ３３のゲートはｎ型ＭＯＳトラ
ンジスタＭ３２のゲートに接続されている。ｎ型ＭＯＳ
トランジスタＭ３３のドレインは電流源Ａ３３を介して
電源Ｖｄｄに接続されると共に出力端子Ｔ７iに接続さ
れている。
【００４９】これによって、各加算回路ブロック部４j
はカレントミラー回路を構成し、アナログ入力信号Ｘ
（ｔ）をサンプリングして得られた時系列的サンプリン
グ信号ｘjに基づき、アナログ入力信号Ｘ（ｔ）がフー
リエ変換されてその周波数成分ｙiが求められる。
はカレントミラー回路を構成し、アナログ入力信号Ｘ
（ｔ）をサンプリングして得られた時系列的サンプリン
グ信号ｘjに基づき、アナログ入力信号Ｘ（ｔ）がフー
リエ変換されてその周波数成分ｙiが求められる。
【００５０】この実施例では、アナログ入力信号Ｘ
（ｔ）をサンプリングして時系列的信号をアナログ式行
列演算回路に入力させて、その周波数成分を求めること
にしたが、サンプリング信号が空間的に点在する各点の
物理量を変換して得られたアナログ信号であり、このア
ナログ信号をアナログ式行列演算回路に入力させて、そ
の周波数成分を求めても良い。
（ｔ）をサンプリングして時系列的信号をアナログ式行
列演算回路に入力させて、その周波数成分を求めること
にしたが、サンプリング信号が空間的に点在する各点の
物理量を変換して得られたアナログ信号であり、このア
ナログ信号をアナログ式行列演算回路に入力させて、そ
の周波数成分を求めても良い。
【００５１】以上、この発明の実施の形態では、乗算回
路ブロック部３iと加算回路ブロック部４iとを別々の回
路ブロック部により構成したが、各サンプリング信号ｘ
0、ｘ1、…、ｘi、…、ｘN-1に乗ずべき係数信号Ｃ
ij（ｊ＝０、１、２、…、Ｎ−１）が同一値の場合に
は、図７に示すように、ｉ番目の加算回路ブロック部４
iを構成するカレントミラー回路のＭＯＳトランジスタ
Ｍ３２のドレインに各出力端子Ｔ５j（ｊ＝０、１、
２、…、Ｎ−１）を接続し、かつ、ＭＯＳトランジスタ
Ｍ３２のゲート幅ＷとＭＯＳトランジスタＭ３３のゲー
ト幅Ｗとの比を変更することにより、乗ずべき係数値を
変えて、加算信号をＭＯＳトランジスタＭ３３の出力端
子Ｔ７iから取り出す構成とすることもできる。
路ブロック部３iと加算回路ブロック部４iとを別々の回
路ブロック部により構成したが、各サンプリング信号ｘ
0、ｘ1、…、ｘi、…、ｘN-1に乗ずべき係数信号Ｃ
ij（ｊ＝０、１、２、…、Ｎ−１）が同一値の場合に
は、図７に示すように、ｉ番目の加算回路ブロック部４
iを構成するカレントミラー回路のＭＯＳトランジスタ
Ｍ３２のドレインに各出力端子Ｔ５j（ｊ＝０、１、
２、…、Ｎ−１）を接続し、かつ、ＭＯＳトランジスタ
Ｍ３２のゲート幅ＷとＭＯＳトランジスタＭ３３のゲー
ト幅Ｗとの比を変更することにより、乗ずべき係数値を
変えて、加算信号をＭＯＳトランジスタＭ３３の出力端
子Ｔ７iから取り出す構成とすることもできる。
【００５２】
【発明の効果】本発明は、以上説明したように構成した
ので、デジタル式行列演算回路に較べて回路規模を大き
くすることなくダイナミックレンジを大きくとることが
でき、もって低消費電力での高速動作を行わせることが
できる。
ので、デジタル式行列演算回路に較べて回路規模を大き
くすることなくダイナミックレンジを大きくとることが
でき、もって低消費電力での高速動作を行わせることが
できる。
【図１】 本発明に係わるアナログ式行列演算回路のブ
ロック回路図である。
ロック回路図である。
【図２】 アナログ入力信号の波形図である。
【図３】 図１に示す電流フリップフロップの詳細回路
図である。
図である。
【図４】 図３に示す電流フリップフロップにサンプリ
ングされるサンプル信号の説明図である。
ングされるサンプル信号の説明図である。
【図５】 ｎＭＯＳトランジスタの構成を示す斜視図で
ある。
ある。
【図６】 図１に示す加算回路ブロック部の詳細回路図
である。
である。
【図７】 本発明に係わるアナログ式行列演算回路の乗
算回路部と加算回路部との他の例を説明するための回路
図である。
算回路部と加算回路部との他の例を説明するための回路
図である。
１…電流遅延手段（記憶回路部） ３…乗算回路部 ４…加算回路部 ｘj…サンプリング信号 ｙj…出力信号 Ｃij…係数信号 ｘ（ｔ）…アナログ入力信号
Claims (6)
- 【請求項１】 アナログ入力信号をサンプリングして行
列演算の行の各要素に対応させたサンプリング信号とし
て記憶する各記憶回路を有する記憶回路部と、 行毎に前記各記憶回路に一対一に対応する乗算回路を有
しかつ前記各記憶回路から出力されたサンプリング信号
と係数信号とを前記各記憶回路毎に乗算する乗算回路部
と、 前記行の各要素毎の出力信号に対応されかつ前記乗算回
路部の各乗算回路から出力された乗算信号を加算する加
算回路部と、 を有するアナログ式行列演算回路。 - 【請求項２】 前記各サンプリング信号が時系列的信号
であることを特徴とする請求項１に記載のアナログ式行
列演算回路。 - 【請求項３】 前記各サンプリング信号が空間的に点在
する各点の物理量を変換して得られたアナログ信号であ
ることを特徴とする請求項１に記載のアナログ式行列演
算回路。 - 【請求項４】 前記各係数信号がフーリエ変換係数であ
り、前記各乗算回路部と前記各加算回路部とによって前
記アナログ信号をフーリエ変換することを特徴とする請
求項２に記載のアナログ式行列演算回路。 - 【請求項５】 前記加算回路ブロック部がカレントミラ
ー回路からなり、該カレントミラー回路は電流源と一対
のＭＯＳＦＥＴからなり、一方のＭＯＳＦＥＴのゲート
幅と他方のＭＯＳＦＥＴのゲート幅とを異ならせること
により、サンプリング信号に乗算すべき係数が異ならさ
れていることを特徴とする請求項１に記載のアナログ式
行列演算回路。 - 【請求項６】 一周期Ｔ内にアナログ入力信号をサンプ
リングして行列演算の行の各要素に対応させたＮ個のサ
ンプリング信号として記憶する各記憶回路を有する記憶
回路部と、 行毎に前記各記憶回路に一対一に対応する積算回路を有
しかつ前記各記憶回路から出力されたサンプリング信号
と係数信号とを前記各記憶回路毎に乗算する乗算回路部
と、 前記各記憶回路がＮ個のサンプリング信号をサンプリン
グすると同時に、前記サンプリング信号を出力するスイ
ッチ部と、 前記行の各要素毎の出力信号に対応されかつ前記乗算回
路部の各乗算回路から出力された乗算信号を加算する加
算回路部と、 を有するアナログ式行列演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000234262A JP4354101B2 (ja) | 2000-08-02 | 2000-08-02 | アナログ式行列演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000234262A JP4354101B2 (ja) | 2000-08-02 | 2000-08-02 | アナログ式行列演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002049884A true JP2002049884A (ja) | 2002-02-15 |
| JP4354101B2 JP4354101B2 (ja) | 2009-10-28 |
Family
ID=18726653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000234262A Expired - Fee Related JP4354101B2 (ja) | 2000-08-02 | 2000-08-02 | アナログ式行列演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4354101B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012002576A1 (ja) * | 2010-07-01 | 2012-01-05 | 日本電気株式会社 | 信号検出器、その信号検出器を備えた通信装置及び通信方法 |
| JP2022533539A (ja) * | 2019-05-09 | 2022-07-25 | アプライド マテリアルズ インコーポレイテッド | ビットオーダバイナリ加重乗算器／積算器 |
| KR20220167098A (ko) * | 2021-06-11 | 2022-12-20 | 강원대학교산학협력단 | 시분할 다채널 아날로그 행렬 연산기, 이의 동작 방법, 및 이를 포함하는 장치 |
-
2000
- 2000-08-02 JP JP2000234262A patent/JP4354101B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012002576A1 (ja) * | 2010-07-01 | 2012-01-05 | 日本電気株式会社 | 信号検出器、その信号検出器を備えた通信装置及び通信方法 |
| JP2022533539A (ja) * | 2019-05-09 | 2022-07-25 | アプライド マテリアルズ インコーポレイテッド | ビットオーダバイナリ加重乗算器／積算器 |
| JP7384925B2 (ja) | 2019-05-09 | 2023-11-21 | アプライド マテリアルズ インコーポレイテッド | ビットオーダバイナリ加重乗算器／積算器 |
| KR20220167098A (ko) * | 2021-06-11 | 2022-12-20 | 강원대학교산학협력단 | 시분할 다채널 아날로그 행렬 연산기, 이의 동작 방법, 및 이를 포함하는 장치 |
| KR102597802B1 (ko) * | 2021-06-11 | 2023-11-02 | 강원대학교산학협력단 | 시분할 다채널 아날로그 행렬 연산기, 이의 동작 방법, 및 이를 포함하는 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4354101B2 (ja) | 2009-10-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5563819A (en) | Fast high precision discrete-time analog finite impulse response filter | |
| US8001172B2 (en) | High speed filter | |
| US20030128067A1 (en) | Filtering variable offset amplifier | |
| Suh et al. | Low-power discrete Fourier transform for OFDM: A programmable analog approach | |
| CN109728818A (zh) | 用于高速和交错的adc的跟踪和保持电路 | |
| KR0161512B1 (ko) | 적분기 회로 | |
| Vallancourt et al. | Sampled-current circuits | |
| JP4354101B2 (ja) | アナログ式行列演算回路 | |
| JPS5858846B2 (ja) | シンゴウセイケイカイロ | |
| Ganguly et al. | A novel VLSI design of radix-4 DFT in current mode | |
| CN107508575B (zh) | 模拟有限脉冲响应滤波器 | |
| US20170373641A1 (en) | Mixer and method for generating an output signal from an input signal | |
| US6696876B2 (en) | Clock interpolation through capacitive weighting | |
| JP3320594B2 (ja) | マッチドフィルタ回路 | |
| US6791399B2 (en) | Discrete-time analog filter | |
| Zhao et al. | Structure and realization of pole-shared switched-current complex wavelet filter | |
| US8258850B1 (en) | Configurable analog signal processor | |
| Ganguly et al. | VLSI architecture for analog radix-4 DFT front-end in QAM–OFDM receiver | |
| KR100201401B1 (ko) | 샘플/홀드 회로 | |
| CN109214085B (zh) | 一种模拟有限脉冲响应滤波器 | |
| Fakhfakh et al. | A novel design of a fully programmable switched current filter | |
| Guermaz et al. | High-speed low-power CMOS comparator dedicated to 10 bit 20 MHz pipeline ADCs for RF WLAN applications | |
| Osipov et al. | Energy-efficient CMOS delay line with self-supply modulation for low-power SAR ADCs | |
| US20240137035A1 (en) | Scaling-friendly, analog correlators using charge-based margin propagation | |
| US8369817B2 (en) | Analog FIR filter |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070731 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090317 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090515 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090721 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090729 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120807 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130807 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |