JPH01189094A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置、さらにはＥＥＰＲＯＭ（エレ
クトリカリ・イレーザブル・アンド・プログラマブル・
リード・オンリ・メモリ）のようなデータの不揮発性保
持とＲＡＭ（ランダム・アクセス・メモリ）のようなリ
ード／ライトアクセス方式を可能とする技術に関し、例
えば、メモリセルにＭＮＯ８（メタル・ナイトライド・
オキサイド・セミコンダクタ）を含んでなる半導体記憶
装置に適用して有効な技術に関するものである。

〔従来技術〕

Ｍ　Ｎ　（’）　Ｓをメモリセルに含むＥ　Ｅ　Ｐ　Ｒ
ＯＭは、トンネル効果により基板との間で電荷をやりと
りすることによって、酸化膜と窒化膜どの界面近傍に形
成されるトラップに電荷が蓄積されるメモリである。

第６図には従来のＥ　Ｅ　Ｐ　ＲＯＭの概略的構成が示
される。第６図において、メモリセルＭＣは直列接続さ
れた選択ＭＯＳＦＥＴＱＩとＭＮＯ８Ｑ２によって構成
される。選択ＭＯ３ＦＥＴＱＩの選択端子はワード線Ｗ
Ｌに結合され、選択ＭＯＳＦ　Ｅ　Ｔ　Ｑ　１のデータ
入出力端子はピッ１−線Ｂ　Ｌに結合される。

メモリアクセスに際しては、ロウアドレスデコーダＲＡ
ＤＥＣの出力に基づく所定ワード線ＷＬの選択駆動と、
カラムアドレスデコーダＣＡＤＥＣの出力によってスイ
ッチ動作されるカラムスイッチ回路Ｃ８Ｗの動作に基づ
いて所定のメモリセルＭＣが選択される。

このとき、データｒＯＪの書き込み（書き込みモード）
に際しては、ロウアドレスデコーダＲＡＤＥＣによる選
択ＭＯ８ＥＴＱＩの選択に呼応してＭＮＯ８Ｑ２のコン
トロールゲートに書き込み回路１から高圧の書き込み電
圧が印加される。そして、カラムアドレスデコーダＣＡ
ＤＥＣの選択動作に基づく信号を受ける書き込み団止回
路２はＭＮＯ３に比較的低いレベルの電圧を印加する。

これにより、選択された当該ＭＮＯ３Ｑ２の酸化膜と窒
化膜との界面に電子が注入されて、このＭＮＯ３Ｑ２の
しきい値電圧は高く設定される。尚、ロウアドレスデコ
ーダＲＡＤＥＣの出力に基づいて選択レベルに駆動され
るワード線につながっていてカラムアドレスデコーダＣ
ＡＤＥＣによって選択されないその他のメモリセルに対
しては、トンネル効果を阻止するための高電圧が書き込
み阻止回路２からそれらＭＮＯＳ　Ｑ　２に印加される
。

データ「１」の書き込み（消去モード）に際しては９選
択されるＭＮＯＳ　Ｑ　２のコントロールゲートはロウ
レベルにされ、且つ基板がハイレベルとされる。これに
より、当該ＭＮＯＳ　Ｑ　２の酸化膜と窒化膜との界面
に保持されていた電子が基板に放出される。データ「１
」の書き込みを行わないメモリセルに対しては、そのＭ
ＮＯ３のコントロールゲートに高圧を印加して電子の放
出を妨げる。斯る消去モードにおいては１図示しない消
去回路が必要とされる６ 一方、１トランジスタ型メモリセルを有するＤＲＡＭ　
（ダイナミック・ランダム・アクセス・メモリ）は、容
量に信号電荷を蓄積する形式を有し、データの書き込み
は、ビット線に現れる信号電荷を蓄積容量に蓄えること
で行われる。

尚、Ｅ　Ｅ　Ｐ　ＲＯＭ及びＤ　ＲＡ　Ｍについて記載
された文献の例としては昭和５９年１１月３０日オーム
社発行のｒＬＳＩハンドブックＪ　Ｐ４８６〜Ｐ４８８
及びＰ５２０−Ｐ５２１がある。

〔発明が解決しようとする課題〕

ところで、Ｅ　Ｅ　Ｐ　ＲＯＭはそのメモリセルの不揮
発性構造により、ＤＲＡＭのようなリフレッシュ動作は
必要とされないが、データの書き込みに際して書き込み
モード及び消去モード夫々に専用の動作サイクルが必要
とされ、データ「１」及び「ｏ」の書き込み動作がＤＲ
ＡＭに比べて複雑であるという問題点があった。

更に、データの読み出し時間もＤＲＡＭに比べて長くな
るという欠点があった。即ち、ＭＮＯＳはそのしきい値
電圧の設定制御によりオン状態又はオフ状態にされる。

データの読み出しにおいてはＭＮＯ３のスイッチ状態の
相違に応じてビット線に得られる電位差を読み出し信号
として取り出す。このとき、ＭＮＯ３の設定しきい値電
圧のレベルシフトに応じてその相互コンダクタンスが変
化してアクセス時間にばらつきを生ずると共に、ＭＮＯ
Ｓの相互コンダクタンスが比較的低いために読み出し信
号量が小さくそれを増幅するのに時間がかかる。例えば
６４にビットＤＲＡＭが１５０ｎｓｅｃであるのに対し
て６４にビットＥＥＰＲＯＭは２５０ｎｓｅｃとなる。

本発明の目的は、データの書き込み動作及び書き込みの
ための回路構成が簡単であって、且つ、書き込みデータ
に対して不揮発性保持性能を有する半導体記憶装置を提
供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、第１の手段は、選択端子がワード線に結合さ
れると共にデータ入出力端子がビット線に結合された第
１トランジスタと、電源端子と選択トランジスタとの間
に結合され、トンネル効果によってしきい値電圧を変更
可能なメタル・ナイトライド・オキサイド・セミコンダ
クタのような第２トランジスタとを備え、上記第１トラ
ンジスタと第２トランジスタとの結合ノードには蓄積容
量が接続され、ライトアクセスに際して上記第２トラン
ジスタの制御端子にはビット線レベルに対して相補的レ
ベルの電圧が印加されるようにされて成るものである。

第２の手段は、選択端子がワード線に結合されると共に
データ入出力端子がビット線に結合された第１トランジ
スタと、電源端子と選択トランジスタとの間に結合され
、トンネル効果によってしきい値電圧を変更可能な第２
トランジスタとを備え、上記第２トランジスタは、第１
及び第２制御端子を有し、ライトアクセスに際して予め
第１及び第２制御端子が１方向のトンネル効果を引き起
こすレベルに制御された後、第１制御端子の電圧レベル
をビット線のレベルとの間で他方向のトンネル効果を引
き起こすレベルに制御されるようにされて成るものであ
る。

〔作　用〕

上記した第１の手段によれば、データ「１」及び「Ｏ」
の書き込みはビット線と第２トランジスタの制御端子と
の間の電位差に基づいて行われることにより、データの
書き込みのための回路構成が従来のＥ　Ｅ　Ｐ　ＲＯＭ
に比べて簡素化され、且つ、データの書き込み動作力ｉ
ＤＲＡＭＤＲＡＭ同様される。更に、データの読み出し
に際しては蓄積容量の蓄積電荷が直接ビット線に与えら
れることによって比較的大きな読み出し信号を得ること
ができるから、Ｄ　ＲＡ　Ｍと同様にデータの読み出し
サイクルが比較的短かなる。しかも、蓄積容量は、書き
込みデータレベルに従ってオン／オフ状態が決定される
第２トランジスタを介して電源端子が選択的に導通にさ
れることにより、蓄積容量の保持電荷に対して特別なリ
フレッシュサイクルを必要とすることなく書き込みデー
タに対して不揮発性保持性能を得る。

上記した第２の手段によれば、上記第２トランジスタは
、データの書き込みに際して予め第１及び第２制御端子
が逆トンネル効果を引き起こすレベルに制御された後、
第１制御端子の電圧レベルをビット線のレベルとの間で
トンネル効果を引き起こすレベルに制御されるから、デ
ータ「１」及び「０」の書き込みはビット線と第２トラ
ンジスタの制御端子との間の電位差に基づいて行われる
ことにより、データの書き込みのための回路構成が従来
のＥＥＰＲＯＭに比べて簡素化され、且つ、データの書
き込み動作がＤＲＡＭ同様に簡素化される。更に、第２
トランジスタのスイッチ状態に従って書き込みデータに
対して不揮発性保持性能を得る。

〔実施例１〕 第１図は本発明の第１実施例に係る半導体記憶装置の要
部を示す回路図である。

第１図に示される半導体記憶装置は特に制限されないが
公知の半導体集積回路製造技術によって１つの半導体基
板に形成される。

第１図に示される半導体記憶装置は、第１トランジスタ
としてのＮチャンネル型選択ＭＯ８ＦＥＴＱＩＯと、こ
の選択ＭＯＳＦＥＴＱＩＯと電源端子Ｖｄｄとの間に結
合され、トンネル効果によってしきい値電圧を変更可能
な第２トランジスタとしてのＭＮＯＳＱＩＩと、このＭ
ＮＯＳＱＩＩと上記選択ＭＯ３ＦＥＴＱＩＯとの結合ノ
ードに接続されたと蓄積容量Ｃｓとによって構成される
メモリセルＭＣを有する。蓄積容量Ｃｓの他方の電極に
は、特に制限されないが、図示しない電圧形成回路で形
成されたＶｄ　ｄ／２に相当するプレート電位Ｖｐｌが
印加される。

第２図は上記メモリセルＭＣの構造を概略的に示す断面
図であり、Ｐ−半導体領域上に上記選択ＭＯ８ＦＥＴＱ
］、０１ＭＮ０３ＱＩ１．及び蓄積容量Ｃｓが形成され
る。選択ＭＯ８ＦＥＴＱＩＯは、特に制限されないが、
Ｎ＋半導体領域ＳＬ。

Ｓ２、図示しないシリコン酸化膜、及びポリシリコンゲ
ートＰＳＧによって構成される。蓄積容量Ｃｓは、特に
制限されないが、Ｎ＋半導体領域Ｓ２、図示しないシリ
コン酸化膜、及びポリシリコン層ＰＳＬによって構成さ
れる。ＭＮＯＳＱＩＩは、特に制限されないが、Ｎ＋半
導体領域Ｓ２゜Ｓ３．図示しないシリコン酸化膜、及び
その上に積層されたシリコン窒化膜ＮＬ及びポリシリコ
ンから成るコン１−ロールゲートＰＳＣＧによって構成
される。

上記メモリセルＭＣは複数個がマトリクス配置されてメ
モリセルアレイＭＣＡを構成する。第１図には代表的に
２個のメモリセルＭＣが示される。

メモリセルＭＣのデータ入出力端子は、特に制限されな
いが、折り返しデータ線方式によってレイアウトされた
代表的に示されるビット線対ＢＬ。

ＢＬに結合される。各メモリセルＭＣの選択端子（選択
ＭＯ３ＦＥ’Ｉ’ＱＩＯのゲート電極）は、代表的に示
されたワード線ＷＩ、ｍ、ＷＬｎに行毎に結合される。

また、各メモリセルＭＣの制御端子（ＭＮＯＳＱＩＩの
コントロールゲートＰＳＣＧ）は、代表的に示された書
き込み制御線ＷＣｍ、ＷＣｎに行毎に結合される。

上記ビット線対ＢＬ、ＢＬの一端部には、プリチャージ
回路ＰＲＣ及びセンスアンプＳＡが結合される。

上記プリチャージ回路ＰＲＣは、特に制限されないが、
チップ非選択期間の所定タイミングにオン動作されるこ
とによってビット線対ＢＬ、ＢＬ間のレベルを平衡化し
て概ね電源電圧Ｖｄｄの中間レベルＶｄ　ｄ／２にプリ
チャージする図示しないイコライザＭＯ３ＦＥＴを含み
、さらにそのプリチャージに際しては、上記プレート電
位Ｖｐｌを形成する電圧形成回路の出力電圧Ｖｄｄ／２
も利用されるようになっている。ビット線対ＢＬ。

ＢＬにおける当該プリチャージレベルＶｄｄ／２は、メ
モリセルから読み出されるデータの判定レベルともされ
る。

上記センスアンプＳＡは、特に制限されないが、スタテ
ィック型とされ、Ｐチャンネル型ＭＯ８ＦＥＴＱ１２と
Ｎチャンネル型ＭＯ５ＦＥＴＱ１３とが直列接続された
一対の相補型ＭＯ３（以下単にＣＭＯ３とも記す）イン
バータ回路ＩＮＶＩ及びＩＮＶ２の入出力端子を相互に
交差結合して構成され、ゲートにセンスアンプ動作信号
を受けるＮチャンネル型パワースイッチＭＯ３ＦＥＴＱ
Ｉ４介して駆動されるようになっている。このセンスア
ンプＳＡは、ビット線対ＢＬ、ＢＬの間の微小電位差を
検出してそれを増幅する。

上記ビット線対ＢＬ、ＲＬの他端部は、Ｎチャンネル型
カラムスイッチＭＯ８ＦＥＴＱ１５介して共通データ線
対ＣＤ、ＣＤに結合される。そして共通データ線ＣＤ、
ＣＤは、特に図示はしないが、メインアンプを介してデ
ータ人出力バッファに結合される。

上記ワード線ＷＬｍ、ＷＬｎは、ロウアドレス信号を受
けるロウアドレスデコーダＲＡＤＥＣの出力選択信号に
基づいて所定の１本がハイレベルのような選択レベルに
駆動される。また、上記カラムスイッチＭＯ８ＦＥＴＱ
Ｌ５は、カラムアドレス信号を受けるカラムアドレスデ
コーダＣＡＤＥＣの出力選択信号に基づいてオン動作さ
れる。

したがって、メモリアクセスに際しては、カラムアドレ
ス信号及びロウアドレス信号に呼応する所定の１つのメ
モリセルが共通データ線ＣＤ、ＣＤに導通状態にされる
。

上記書き込み制御線ＷＣｍ、ＷＣｎは、コントロールゲ
ート制御回路ＣＧＣに結合される。このコントロールゲ
ート制御回路ＣＧＣは、特に制限されないがワード線Ｗ
Ｌｍ、ＷＬｎを介してロウアドレスデコーダＲＡＤＥＣ
の出力信号を受け、ワード線の選択タイミングにみ応し
て書き込み制御線ＷＣｍ、ＷＣｎのレベルを制御する。

すなわち、特に制限されないが、ハイレベルのデータの
書き込みに際しては、選択レベルに駆動されるワード線
に対応する書き込み制御線をロウレベルに制御する。ロ
ウレベルのデータの書き込み及びデータの読み出しに際
しては、全ての書き込み制御線ＷＣｍ、ＷＣｎをハイレ
ベルに制御する。

ここで、コントロールゲート制御回路ＣＧＣが出力する
ハイレベルとは、ビット線がロウレベルにされることに
呼応して電源電圧Ｖｓｓレベルにされる６積容量Ｃｓの
Ｎ４″半導体領域Ｓ２とコントロールゲートＰＳＣＧと
の間の電位差によって図示しないシリコン酸化膜と窒化
膜ＮＬとの間に電子を注入するに足る比較的高い電圧と
される。

また、コントロールゲート制御回路ＣＧＣが出力するロ
ウレベルとは、ビット線がハイレベルにされることに呼
応して電源電圧Ｖｄｄレベルにされる蓄積容量ＣｓのＮ
＋半導体領域Ｓ２とコントロールゲートＰＳＣＧとの間
の電位差によって図示しないシリコン酸化膜と窒化膜Ｎ
Ｌとの間から電子を放出するに足る電圧とされる。

次に上記実施例の動作を説明する。

先ずロウレベルデータの書き込み動作を第３図（Ａ）を
も参照しながら説明する。

ＲＡＳ信号のようなチップ選択信号もしくはチップイネ
ーブル信号が時刻し。にアサートされてチップ選択状態
にされると、所定の手順に従ってワード線ＷＬｍが時刻
ｔ□にハイレベルのような選択レベルに駆動され、次い
で１時刻ｔ２にセンスアンプＳＡの増幅動作が開始され
る。センスアンプＳＡの増幅動作が確定される時刻ｔ、
においでピッ１−線ＢＬはそのときの書き込みデータレ
ベル（ロウレベル）に呼応して概ね電源電圧Ｖｓｓに等
しいロウレベルとされる。これにより、蓄積容量Ｃｓの
Ｎ＋半導体領域Ｓ２は電源電圧Ｖｓｓに呼応するロウレ
ベルにされる。

このとき、コントロールゲート制御口ＭＣＧＣから出力
される書き込み制御線ＷＣｍはハイレベルに維持されて
いるから、選択されたメモリセルＭＣに含まれるＭＮＯ
ＳＱＩＩのコントロールゲートＰＳＣＧと蓄積容量Ｃｓ
のＮ＋半導体領域Ｓ２との間の電位差により、当該ＭＮ
Ｏ３ＱＩＩのシリコン酸化膜と窒化膜ＮＬとの間に電子
が注入される。これにより、チップ非選択とされる時刻
し、までの間に、当該ＭＮＯ３ＱＩＩは高いしきい値電
圧が設定されて、電源端子Ｖｄｄと当該メモリセルＭＣ
における蓄積容量ＣｓのＮ＋半導体領域Ｓ２との間は非
導通にされ、且つ、当該メモリセルＭＣの蓄積容量Ｃｓ
は電源電圧Ｖｓｓに呼応するロウレベルの電荷を蓄える
。

このようにしてロウレベルデータが書き込まれると、当
該メモリセルに含まれるＭＮＯＳＱＩＩはオフ状態を採
ることにより、当該蓄積容量Ｃｓは電源端子Ｖｄｄと非
導通を保つ。これにより、ロウレベルデータが書き込ま
れたメモリセルは、自らの機能によって蓄積容′ｆｉＣ
８に蓄えられたロウレベルの電荷を維持する。

次にハイレベルデータの書き込み動作を第３図（Ｂ）を
も参照しながら説明する。

ＲＡＳ信号のようなチップ選択信号もしくはチップイネ
ーブル信号が時刻し。にアサートされてチップ選択状態
にされると、所定の手順に従ってワード線ＷＬｍが時刻
ｔ、１にハイレベルのような選択レベルに駆動され、次
いで、時刻ｔ２にセンスアンプＳＡの増幅動作が開始さ
れる。センスアンプＳＡの増幅動作が確定される時刻ｔ
、においてビット線ＢＬはそのときの書き込みデータレ
ベル（ハイレベル）に呼応して概ね電源電圧Ｖｄｄに等
しいハイレベルとされる。これにより、蓄積容量Ｃｓの
Ｎ＋半４体領域Ｓ２は電源電圧Ｖｄｄに呼応するハイレ
ベルにされる。

このとき、コン１−ロールゲート制御回路ＣＧＣから出
力される書き込み制御線Ｗ　Ｃｍは概ね時刻ｔｌにロウ
レベルに変化されるから、選択されたメモリセルＭＣに
含まれるＭＮＯ８ＱＩＩのコントロールゲー）−ＰＳＣ
Ｇと蓄積容量ＣｓのＮ１半導体領域Ｓ２との間の電位差
により、当該ＭＮＯ８Ｑ１１のシリコン酸化膜と窒化膜
ＮＬとの間からは電子が放出される。これにより、チッ
プ非選択とされる時刻ｔ４までの間に、当該ＭＮＯＳＱ
１１は低いしきい値電圧が設定されて、電源端子Ｖｄｄ
と当該メモリセルＭＣにおける蓄積容量Ｃ５のＮ＋半導
体領域Ｓ２との間は導通にされ、且つ、当該メモリセル
ＭＣの蓄積容量Ｃｓは電源電圧Ｖｄｄに呼応するハイレ
ベルの電荷を蓄える。

このようにしてハイレベルデータが書き込まれると、当
該メモリセルに含まれるＭＮＯ３Ｑ１．１はそのコント
ロールゲートにハイレベルの電圧が印加される限りオン
状態を採ることにより、当該蓄積容量Ｃｓには電源端子
Ｖｄｄから逐次布ｆｆｉ電荷が補給される。これにより
、ハイレベルデータが書き込まれたメモリセルは、特別
なリフレッシュサイクルを必要とすることなく、自らの
機能によって替積容ｆｆ１Ｃ５に蓄えられたハイレベル
の電荷を維持する。

次にデータの読み出し動作を第３図（Ｃ）をも参照しな
がら説明する。

チップ非選択状態においてビット線対ＢＬ、ＢＬはプリ
チャージ回路Ｐ　ＲＣの作用により夫々電源電圧Ｖｄｄ
の半分のレベルＶｄｄ／２にされる。

この状態で例えば時刻し、にワード線Ｗ　Ｌ　ｎ＋が選
択レベルに駆動されて所定のメモリセルＭＣが選択され
る。このとき、書き込み制御線Ｗ　Ｃｍはハイレベルに
維持されている。これにより、Ｄ　ＲＡＭと同様に、選
択されたメモリセルＭＣのデータ入出力端子に結合され
たビット線上では、当該メモリセルに含まれる蓄積容量
Ｃｓの充電′１ヨ荷がそのデータ線の寄生容量との間で
電荷再配分されて。

判定レベルＶｄｄ／２をそのまま保有する他方のビット
線との間に微小なレベル差を生ずる。この電位差が時刻
ｔ２以降動作開始される一Ｆ記センスアンプＳＡで検出
されて増幅されて、ビット線対ＢＬ、ＢＬは、電源電圧
Ｖｄｄに呼応するはハイレベル、及び電源電圧Ｖｓｓに
呼応するロウレベールに駆動される。これがカラムスイ
ッチＭＯ８ＦＥＴＱ１５を介して共通データ線ＣＤ、Ｃ
Ｄに与えられることにより、所定のメモリセルデータが
外部に読み出される。このようにデータの読み出しは、
ＤＲＡＭと同様蓄積容量Ｃｓの保持電荷をビット線に放
出することで行われ、Ｅ　Ｅ　Ｐ　ＲＯＭのようにＭＮ
ＯＳのオン／オフ状態に従いそれを通して電荷のやりと
りを行うものではない。

上記実施例によれば以下の作用効果を得るものである。

（１）ハイレベルデータ及びロウレベルデータの書き込
みはビット線ＢＬ、ＢＬとＭＮＯ３Ｑ１１のコンｌ−ロ
ールゲートＰＳＣＧとの間の電位差に基づいて行われる
ことにより、データの書き込みのために従来のＥＥＰＲ
ＯＭのような書き込み回路、書き込み阻止回路、及び消
去回路が必要とされず、コントロールゲートの電圧制御
を行うためのコントロールゲート制御回路ＣＧ　Ｃだけ
で済み、書き込みのための回路構成をＥＥＰＲＯＭに比
べて簡素化することができる。

（２）上記作用効果より、ＲＡＭ同様にデータの書き込
みはビット線電位に依存する形態を採るため、データの
書き込みに際してＥＥＰＲＯＭのような書き込みモード
及び消去モードというような夫々に専用の動作サイクル
が必要とされず、データの書き込み動作をＲＡＭ同様に
簡素化することができる。

（３）データの読み出しは、蓄積容量Ｃｓの蓄積電荷が
ビット線に与えられることによって行われるから、ＥＥ
ＰＲＯＭに比べてメモリセルデータの読み出しを安定的
に且つ比較的短いサイクルで行うことができる。

（４）蓄積容量Ｃｓは、書き込みデータレベルに従って
オン／オフ状態が決定されるＭＮＯ３Ｑ１１を介して電
源端子Ｖｄｄが選択的に導通にされることにより、蓄積
容量Ｃｓの保持電荷に対して特別なリフレッシュサイク
ルを必要とすることなく書き込みデータに対して不揮発
性保持性能を得ることができる。

（５）上記作用効果より、データの不揮発性保持性能を
有しつつ、ＤＲＡＭと同様の回路構成ならびにそれと同
様のアクセス動作可能な半導体記憶装置を実現すること
ができる。

〔実施例２〕 第４図は本発明の第２実施例に係る半導体記憶装置に含
まれるメモリセルの構造を示す概略的な断面図である。

第４図に示されるメモリセルも上記実施例１で説明した
と同様にマトリクス配置されてメモリセルアレイを構成
する。

第４図に示されるーメモリセルは、選択端子がワード線
にＷＬ結合されると共にデータ入出力端子がビット線Ｂ
　Ｌに結合された第１トランジスタＱ２０と、電源端子
Ｖｓｓと上記第１トランジスタＱ２０との間に結合され
、トンネル効果によってしきい値電圧を変更可能な第２
トランジスタＱ２１−とを備える。

上記第１トランジスタＱ２０及び第２トランジスタＱ２
１は、特に制限されないが、Ｐ′″半導体領域上に形成
される。第１Ｉ−ランジスタＱ２０は、特に制限されな
いが５Ｎ＋半導体領域ＳＬ、Ｓ２、図示しないシリコン
酸化膜、及びポリシリコンゲートＰＳＧによって構成さ
れる。上記第２トランジスタＱ２１は、特に制限されな
いが、Ｎ＋半導体領域Ｓ２．Ｓ３、図示しないシリコン
酸化膜によって構成されるトンネル酸化膜、及びその上
に積層されたポリシリコンから構成されるような２層の
フローティングゲートＦＧ及びコントロールゲートＣＧ
によって構成される。第２トランジスタＱ２１における
フローティングゲートＦＧは第１制御端子とされ、コン
トロールゲートＣＧは第２制御端子とされる。

ライトアクセスに際して上記フローティングゲートＦＧ
及びコントロールゲートＣＧは逆トンネル効果を引き起
こすレベルに予め制御された後、フコ−ティングゲート
ＦＧの電圧レベルはピッ１−線ＢＬのレベルとの間でト
ンネル効果を引き起こし得るレベルに制御される。

ここで先ずデータの書き込み動作原理を第５図（Ａ）を
も参照しながら説明する。

データの書き込みに際してビット線ＢＬは電源電圧Ｖｄ
ｄレベルの概ね半分のレベルＶｄ　ｄ／２にプリチャー
ジされる。先ず、ワードｇＷＬの選択動作開始前に、コ
ントロールゲートＣＧが−ＶｄｄＶｄ用に、フローティ
ングゲートＦＧがＶｄｄレベルに制御される。この電位
差によって形成される電界の大きさ及び向きにより逆ト
ンネル現象を生じて、フロティングゲートＦＧもしくは
それとトンネル酸化膜との界面に電子が注入される。

この動作はフローティングゲート型メモリセルを有する
ＥＥＰＲＯＭにおける消去モード類似の電子注入動作と
される。これにより、第２トランジスタＱ２１のしきい
値は比較的高くされる。

ワード線ＷＬが選択レベル（Ｖｄｄレベル）にされた後
においては、ビット線ＢＬは、書き込みデータに応じて
電源電圧Ｖｄｄに呼応するハイレベル、又は電源電圧Ｖ
ｓｓに呼応するロウレベルにされる。このとき、フロー
ティングゲート型は、−Ｖｄｄレベルとされる。これに
より、トンネル酸化膜にはフローティングゲートＦＧと
ビット線Ｂ　Ｌとの間の電位差に応じた」二記とは逆向
きの電界が形成される。この電界の大きさは書き込みデ
ータレベルによって相違することになり、そのときの書
き込みデータがハイレベルの場合にのみ、トンネル現象
を生じて、フロティングゲートＦＧもしくはそれとトン
ネル酸化膜との界面から電子が放出される。この動作は
フローティングゲート型メモリセルを有するＥ　Ｅ　Ｐ
　ＲＯＭにおける書き込みモード類似の電子放出動作と
される。これにより、書き込みデータがハイレベルの場
合にのみ第２トランジスタＱ２１のしきい値電圧が比較
的低くされる。

このように、ビット線に現れる書き込みデータレベルに
応じて選択的に電子の放出が行われることにより、同一
の書き込みサイクルでハイレベルデータ及びロウレベル
データを選択的に書き込むことができる。

データの読み出しにあたっては、第５図（Ｃ）に示され
るようにコン１ヘロールゲ−１−ＣＧ及びフローティン
グゲートＦＧは夫々ロウレベルに制御される。したがっ
て、トンネル現象による比較的低いしきい値電圧を維持
しているハイレベルデータが書き込まれているメモリセ
ルに対しては、第２トランジスタＱ２Ｌのオン状態に呼
応してビット線ＢＬは電源電圧Ｖｅｅのレベルに呼応す
るロウレベルに強制される。また、上記逆トンネル現象
による比較的高いしきい値電圧を維持しているロウレベ
ルデータが書き込まれているメモリセルに対しては、第
２トランジスタＱ２１のオフ状態に呼応してビット線Ｂ
ＬはプリチャージレベルＶｄ　ｄ／２を維持する。

上記実施例によれば以下の作用効果を得るものである。

（１）上記第２トランジスタＱ２１は、データの書き込
みに際して予めコントロールゲートＣＧ及びフローティ
ングゲートＦＧを逆トンネル効果を引き起こすレベルに
制御された後、フローティングゲートＦＧの電圧レベル
をビット線ＢＬのレベルとの間でトンネル効果を引き起
こすレベルに制御されるから、ハイレベルデータ及びロ
ウレベルデータの書き込みはビット線ＢＬと第２トラン
ジスタＱ２１との間の電位差に基づいて行われることに
より、データの書き込みのために従来のＥＥＰＲＯＭの
ような書き込み回路、書き込み阻止回路、及び消去回路
が必要とされず、コントロールゲートＣＧやフローティ
ングゲートＦＧの電圧制御を行うためのコントローラだ
けで済み、書き込みのための回路構成をＥ　Ｅ　Ｐ　Ｒ
ＯＭに比べて簡素化することができる。

（２）上記作用効果より、ＲＡＭ同様にデータの書き込
みはビット線電位に依存する形態を採るため、データの
書き込みに際してＥＥＰＲＯＭのような書き込みモード
及び消去モードというような夫々に専用の動作サイクル
が必要とされず、データの書き込み動作をＲ’ＡＭ同様
に簡素化することができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが１本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更することができる。

例えば上記実施例１のメモリセルはＭＮＯＳとしたが、
フローティングゲート型のメモリセルに変更することも
できる。また、メモリセルの導電型はｎ型又はＰ型の何
れでもよい、したがって、実施例１で説明したコントロ
ールゲート制御回路によるコントロールゲートの制御方
式は適宜に変更することができる。また、実施例２にお
けるメモリセルの第１及び第２電極に印加する電圧レベ
ルは上記実施例に限定されない。

以上本発明者によってなされた発明をその背景となった
利用分野であるＲＡＭ類似の半導体記憶装置に適用した
場合について説明したが、システムオンチップＬＳＩに
内蔵する半導体記憶装置などにも適用することができる
６本発明は、少なくとも選択端子がワード線に結合され
ると共にデータ入出力端子がビット線に結合された第１
トランジスタと、電源端子と選択トランジスタとの間に
結合され、トンネル効果によってしきい値電圧を変更可
能な第２トランジスタとを備える条件のものに適用する
ことができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、トンネル効果によってしきい値電圧を設定可
能な第２メモリセルのしきい値を、ビット線電位を利用
して変更可能なメモリセルを有することにより、データ
の書き込みのための回路構成を従来のＥ　Ｅ　Ｐ　ＲＯ
Ｍに比べて簡素化することができると共に、データの書
き込み動作をＲＡ　Ｍ同様に簡素化することができ、更
に、書き込みデータに対して不揮発性保持性能を有する
という効果がある。

【図面の簡単な説明】

第１図は本発明の第１実施例に係る半導体記憶装置の用
部を示す回路図、 第２図は第１実施例の半導体記憶装置に含まれるメモリ
セルの一例を示す概略断面図、第３図は第１実施例の動
作説明図であり、（Ａ）はロウレベルデータの書き込み
動作を示すタイムチャート、（Ｂ）はハイレベルデータ
の書き込み動作を示すタイムチャート、（Ｃ）はデータ
読み出し動作を示すタイムチャート、 第４図は本発明の第２実施例に断る半導体記憶装置に含
まれるメモリセルの構造を示す概略的な断面図、 第５図は第２実施例の動作説明図であり、（Ａ）はデー
タの書き込み動作を示すタイムチャート。 （Ｂ）はデータ読み出し動作を示すタイムチャート、 第６図は従来のＥ　Ｅ　Ｐ　ＲＯＭの一例を示す概略説
明図である。 ＭＣ・・・メモリセル、ＱＩＯ・・・選択ＭＯ８ＦＥＴ
（第１トランジスタ）、Ｑｌｌ・・・ＭＮＯＳ　（第２
トランジスタ）、Ｃｓ・・・蓄積容量、ｐｓｃａ・・・
コントロールゲート、ＷＬｍ、ＷＬｎ・・・ワード線Ｗ
Ｃｍ、ＷＣｎ・・・書き込み制御線、ＢＬ、ＢＬ・・・
ビット線、ＲＡＤＥＣ・・・ロウアドレスデコーダ、Ｃ
ＡＤＥＣ・・・カラムアドレスデコーダ、ＣＧＣ・・・
コントロールゲート制御回路、ＰＲＧ・・・プリチャー
ジ回路、ＳＡ・・・センスアンプ、Ｑ２０・・・第１ト
ランジスタ、Ｑ２１・・・第２トランジスタ、ＦＧ・・
・第１制御端子、ＣＧ・・・第２制御端子、ＷＬ・・・
ワード線、ＢＬ・・・ピッ１〜線。 −一ノ 代理人　弁理士　　小　川　　勝　男

Claims (1)

1. 【特許請求の範囲】 １、選択端子がワード線に結合されると共にデータ入出
   力端子がビット線に結合された第１トランジスタと、電
   源端子と選択トランジスタとの間に結合され、トンネル
   効果によってしきい値電圧を変更可能な第２トランジス
   タとを備え、上記第１トランジスタと第２トランジスタ
   との結合ノードには蓄積容量が接続され、ライトアクセ
   スに際して上記第２トランジスタの制御端子にはビット
   線レベルに対して相補的レベルの電圧が印加されるよう
   にされて成るものであることを特徴とするメモリセル。 ２、上記第２トランジスタは、メタル・ナイトライド・
   オキサイド・セミコンダクタであることを特徴とする特
   許請求の範囲第１項記載の半導体記憶装置。 ３、選択端子がワード線に結合されると共にデータ入出
   力端子がビット線に結合された第１トランジスタと、電
   源端子と選択トランジスタとの間に結合され、トンネル
   効果によってしきい値電圧を変更可能な第２トランジス
   タとを備え、上記第２トランジスタは、第１及び第２制
   御端子を有し、ライトアクセスに際して予め第１及び第
   ２制御端子が１方向のトンネル効果を引き起こすレベル
   に制御された後、第１制御端子の電圧レベルをビット線
   のレベルとの間で他方向のトンネル効果を引き起こすレ
   ベルに制御されるようにされて成るものであることを特
   徴とする半導体記憶装置。 ４、上記第２トランジスタは、トンネル酸化膜の上に第
   １制御端子としてのフローティングゲート及び第２制御
   端子としてのコントロールゲートが積層配置されてなる
   ものであることを特徴とする特許請求の範囲第３項記載
   の半導体記憶装置。