JPH01187676A - 画素に関するデータの処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、画素に関するデータの処理装置に関するもの
である。

本発明は、主として形状を認識するのに使用される。

従来の技術 所定の行と列の交点に位置する画素に関するデータの処
理装置の大部分は、このデータを記憶する手段と、記憶
されたデータの処理手段とを備えている。画素に関する
このデータは、問題となっている画素の少なくとも直ぐ
近くに位置する・各画素に関するデータに関して処理さ
れる。一般に、行と列の交点に位置していて行番号と列
番号で特徴付けられる画素に関するデータを処理するた
めには、少なくとも９個の画素を有する一般には正方形
の窓の中に位置するデータを考慮する。この窓は、中心
に位置する処理されるべき画素と、この画素を取り囲む
８個の画素とを含んでいる。

これら周囲の画素は、処理されるべき画素の位置を規定
する行と列に隣接する行と列の交点に位置する。

所定の窓の中に位置するこれら周囲の画素のデータを考
慮することによって各画素に関するデータを処理するこ
とを可能にする装置は多数知られている。

このような装置の１つは「パイプライン」方式になって
いる。このパイプライン方式とは、実行すべき処理を複
数の段に分割して、各段の処理を特定の１つのモジュー
ルで実行するという方式である。異なるモジュールは並
行処理を実行することができる。この場合、各モジュー
ルは前のモジュールでの処理結果に対して処理を実行す
る。このタイプの装置は、処理が異なる段に分割されて
いるために効率に限界があり、しかも異なるタイプの処
理を実行するのには適していない。

別の装置では、シストリック（ｓｙｓｔｏｌｉｃ）アレ
イ又はネットワークとして知られるアーキテクチャが用
いられている。このアーキテクチャは、パイプライン方
式の一般化と考えることができる。シストリックネット
ワークでは、各モジュールは複数の上流モジュールと複
数の下流モジュールとを備えることができるが、この構
成はパイプライン方式よりもはるかに特殊であり、しか
も実現がより難しい。

最後に、さらに別の装置では、一般には長方形のネット
ワークの配置にされた複数の単位プロセッサからなるプ
ロセッサアレイの形態の構成が利用されている。各単位
プロセッサは、画像中の１つの画素または１つの画素群
に対応させることができる。また、各単位プロセッサは
、このネットワーク内で隣接する単位プロセッサとの相
互接続を行うためのリンクを用いて、隣接した画素にア
クセスすることができる。

この構成は優れている。というのは、この構成により、
行と列で特徴付けられる画素への画像の分割と単位プロ
セッサの完全な対応付けを確立することができるからで
ある。この構成を用いると、画素を同時に処理すること
ができるために高度の並行処理が実行できる。

発明が解決しようとする課題 しかし、集積化技術に関する理由のため、この構成は、
単位プロセッサの数が、１２８　Ｘ　１２ｇ画素、さら
には５１２　Ｘ５１２画素を含む可能性のある画像の規
模よりも少ないという欠点を有する。プロセッサアレイ
の形態の構成を用いた装置のコストは非常に高い。さら
に、このようなプロセッサアレイにおいては、並行アル
ゴリズム、特に走査アルゴリズムを実現するのが難しい
。

課題を解決するための手段 本発明の目的は、行と列の交点である画素に関するデー
タを処理するために、上記の問題点を解決して、「プロ
セッサアレイ」構成と極めて似てはいるが、この構成に
おけるほど多数のプロセッサを必要とはせず、従って口
集積回路」を製造するのがより簡単であり、コストが安
い装置を提供することである。この目的は、プロセッサ
間を適切に相互接続し、このように相互接続された様々
なプロセッサのメモリに記憶される各データを螺旋（ｈ
ｅｌ　１ｃｏｉｄａｌ）構成にし、処理されるべき画素
に関するデータに特殊なアドレスをすることによって達
成される。本発明の別の目的は、複雑な処理のアルゴリ
ズムのプログラムを簡単にし、従って画像処理のコスト
を安くする一方、相互接続されていて容易に集積化でき
るプロセッサを有する処理モジュールの製造を可能にす
ることである。

あとで説明するように、多数のプロセッサがフィードバ
ックループを有するラインに接続されている。各プロセ
ッサは同時に同じ処理を実行するが、その処理は自身の
データに関して行う。各プロセッサは、左側と右側に隣
接するプロセッサ（距離１）に接続されているだけでな
く、左側と右側に距離２または距離３の位置で隣接する
プロセッサにも接続されている。

本発明によれば、行と列によって決まる画素のうちでそ
れぞれが少なくとも９画素を有する複数の窓の内側に位
置する画素に関するデータを処理するために、このデー
タを記憶する手段と、上記画素のおのおのに関するデー
タを、処理される画素の少なくとも直ぐ近くに位置する
画素のおのおのに関するデータに従って処理する手段と
を備える装置であって、上記処理手段は、連続した行上
に位置すると同時にそれぞれが同じ所定の連続した列に
属する画素を処理するために、少なくとも第Ｊ−Ｏ列か
ら第」＝３列の番号が与えられた４つの同等なプロセッ
サからなる１つのプロセッサグループを備え、上記記憶
手段は、第Ｊ＝０列から第Ｊ＝３列の番号が与えられて
いてそれぞれがプロセッサに接続されている少なくとも
４つのメモリを備え、所定の行と列の画素に関するデー
タは「螺旋式」アドレス法に従ってこれらメモリ内に記
憶され、上記処理手段は、少なくとも第Ｊ＝０列から第
Ｊ＝３列の番号が与えられた接続手段をさらに備えてい
て各プロセッサをそのメモリに接続するとともに、各プ
ロセッサを上記グループ内で少なくとも距離１と距離２
で隣接するプロセッサのそれぞれと相互接続して、上記
プロセッサをその連続したプロセッサ列とループライン
構成とに従って相互接続し、上記接続手段は上記プロセ
ッサが実行するアドレス操作と処理操作の順番を決定す
るための制御ユニットにさらに接続されていることを特
徴とする装置が提供される。

本発明の別の特徴によれば、各プロセッサが自身のメモ
リに直接に接続されていてこのメモリにデータを入力す
ることが可能であり、上記接続手段は、プロセッサごと
に第１と第２のスイッチング回路を備え、これらスイッ
チング回路はそれぞれ上記制御ユニットに接続され、第
１のスイッチング回路は、それぞれ、対応するメモリと
プロセッサとにも接続されており、第２のスイッチング
回路は、それぞれ対応するプロセッサに接続されており
、各プロセッサの第１のスイッチング回路は、隣接する
２つのプロセッサの第２のスイッチング回路に双方向接
続線を介して接続されており、各プロセッサの第２のス
イッチング回路は、隣接する２つのプロセッサの第２の
スイッチング回路に双方向接続線を介して接続されてお
り、少なくとも第ｊ−Ｏ列−と第ｊ−３列の間に存在す
る第３列の各プロセッサの第１と第２のスイッチング回
路は、 ａ）そのプロセッサのメモリから読み出されたデータを
このプロセッサに伝送する手段（ＦＲＯＭＥ、ＴＯＰＥ
）と、 ｂ）そのプロセッサから出力されたデータをこのプロセ
ッサのメモリに伝送する手段（Ｔ　ＯＭ　Ｅ　。

ＦＲＯＰＥ）と、 Ｃン第Ｊ列のプロセッサのメモリから読み出されたデー
タを第（Ｊ＋１）列のプロセッサに伝送゛する手段（Ｆ
ＲＯＭＥ、ＴＯＰＥＤ、ＦＲＯＭＧ）と、 ｄ）第３列のプロセッサのメモリから読み出されたデー
タを第（Ｊ−１）列のプロセッサに伝送する手段（ＦＲ
ＯＭＥ、ＴＯＰＥＧＳＦＲＯＭＤ）と、 ｅ）第３列のプロセッサから出力されたデータを第（Ｊ
＋１）列のプロセッサに伝送する手段（ＴＯＭＤ、ＦＲ
ＯＰＥＧＳＴＯＰＥ）と、ｆ）第３列のプロセッサから
出力されたデータを第（Ｊ−１）列のプロセッサに伝送
する手段（ＴＯＭＧ、ＦＲＯＰＥＤＳＴＯＰＥ）と、ｇ
）第３列のプロセッサのメモリのデータを第（Ｊ＋２）
列のプロセッサに伝送する手段（ＦＲＯＭＥ、ＴＯＰＥ
Ｄ、ＦＲＯＭＧ、ＶＤＯ，ＶＧＩ）と、 ｈ）第３列のプロセッサのメモリのデータを第（Ｊ−２
）列のプロセッサに伝送する手段（ＦＲＯＭＥ、ＴＯＰ
ＥＧ、ＦＲＯＭＤ、ＶＧＯｌＶＤＩ）と、 １）第３列のプロセッサのデータを第（Ｊ＋２）列のプ
ロセッサに伝送する手段（ＴＯＭＤ、ＦＲＯＰＥＧ、Ｔ
ＯＰＥＤ、ＦＲＯＭＧ＞と、ｊ）第３列のプロセッサの
データを第（Ｊ−２）列のプロセッサに伝送する手段（
ＴＯＭＧＳＦＲＯＰＥＤ、ＴＯＰＥＧ、ＦＲＯＭＤ）（
！：、ｋ）第３列のプロセッサのデータを第（Ｊ＋３）
列のプロセッサに伝送する手段（ＴＯＭＤＳＦＲ○ＰＥ
Ｇ、ＴＯＰＥＤＳＦＲＯＭＧＳＶＤＯＳＶＧ、Ｉ）と、 １）第３列のプロセッサのデータを第（Ｊ−３）列のプ
ロセッサに伝送する手段（ＴＯＭＧ、ＦＲＯＰＥＤ、Ｔ
ＯＰＥＧ、Ｆ’ＲＯＭＤＳＶＧＯ、ＶＤＩ）と を備えている。

本発明の別の特徴によれば、第３列のそれぞれの第１の
スイッチング回路は、第３列のプロセッサのメモリに接
続されていてこのメモリから読み出されたデータを受信
する（ＦＲＯＭＥ）第１の入力と、第（Ｊ−１）列の第
２のスイッチング回路の出力に接続されていてこの第（
Ｊ−１）列の第２のスイッチング回路から出力されるデ
ータを受信する（ＦＲＯＰＥＧ）第２の入力と、第（Ｊ
＋１）列の第２のスイッチング回路の出力に接続されて
いてこの第（Ｊ＋１）列の第２のスイッチング回路から
出力されるデータを受信する（ＦＲＯＰＥＤ）第３の入
力とを有するマルチプレクサを備え、このマルチプレク
サは、第３列のプロセッサの入力（２２、ＴＯＰＥ）と
、第（Ｊ−１）列の第２のスイッチング回路の入力（Ｔ
ＯＰＥＧ）と、第（Ｊ＋１）列の第２のスイッチング回
路の入力（ＴＯＰＥＤ）とに接続された出力を備えてい
て、上記制御ユニットの出力に接続されていて上記マル
チプレクサの制御入力に受信するシーケンス命令に応じ
て、上記マルチプレクサから受信したデータを、第１列
のプロセッサに、あるいは、第（Ｊ−１）列または第（
Ｊ＋１）列の第２のスイッチング回路に供給する。

本発明のさらに別の特徴によれば、第１列の第２のスイ
ッチング回路のおのおのはマルチプレクサを備え、各マ
ルチプレクサは、第１の入力が、第１列のプロセッサの
出力に接続されていてこのプロセッサから出力されたデ
ータを受信し、第２の入力が、第１列の第１のスイッチ
ング回路の上記マルチプレクサの出力に接続されていて
第１列のメモリから出力されたデータ（ＦＲＯＭＥＳＴ
ＯＰＥ＞を受信し、第３と第４の入力が、それぞれ第（
Ｊ−１）列の第２のスイッチング回路の出力に接続され
ていて第（Ｊ−１）列のプロセッサまたは第（Ｊ−１）
列のメモリからそれぞれ出力されるデータ（ＶＧＩ、Ｆ
ＲＯＭＧ）を受信し、第５と第６の入力が、それぞれ第
（Ｊ＋１）列の第２のスイッチング回路の出力に接続さ
れていて第（Ｊ＋１）列のプロセッサまたはメモリから
それぞれ出力されるデータ（ＶＤ−１、ＦＲＯＭＤ）を
受信し、上記マルチプレクサの出力は第１列のプロセッ
サの入力に接続されており、第１列の第２のスイッチン
グ回路は、第（Ｊ＋１）列の第２のスイッチング回路の
出力に接続されていて第（Ｊ＋１）列のメモリから出力
されたデータ（ＦＲＯＭＤ＞を受信する第１の入力と、
第１列のプロセッサの出力に接続されていてこのプロセ
ッサから出力されたデータを受信する第２の入力と、第
（Ｊ−１）列の第２のスイッチング回路の出力に接続さ
れていて第（Ｊ−１）列のメモリから出力されたデータ
＜ＦＲＯＭＧ）を受信する第３の入力とを有する論理回
路をさらに備えており、この論理回路は、第（Ｊ−１）
列の第２のスイッチング回路の２つの入力にそれぞれ接
続されていて第（Ｊ−１）列のメモリとプロセッサにデ
ータ（ＴＯＭＧ、ＶＧＯ）を供給する２つの出力と、第
（Ｊ＋１）列の第２のスイッチング回路の２つの入力に
それぞれ接続されていて第（Ｊ＋１）列のメモリとプロ
セッサにデータ（ＴＯＭＤＳＶＤ○）を供給する別の２
つの出力とを有し、第１列の第２のスイッチング回路の
上記論理回路と上記マルチプレクサは、制御入力を介し
て上記制御ユニットに接続されていてこの第１列の第２
のスイッチング回路の論理回路とマルチプレクサから出
力されるデータの順番を制御する。

本発明の特徴ならびに利点は、添付の図面を参照した以
下の実施例の説明によりさらによ（理解できよう。

実施例 第１図は、画素の各データが記憶されているメモリの様
々なアドレスの概略を示す表である。この例では、記憶
されているデータは、０〜１５の番号が付された列と０
〜１５の番号が付された行の交点に位置する画素に関す
るものであると考える。

各数字対、例えば０．０は、列番号０で行番号０の交点
に位置する画素に関係するデータが記憶されているメモ
リアドレスを表す。データの値（例えば各画素の輝度）
はこの表には示されていない。

同様に、数字対１．３は、行番号１で列番号３の交点に
位置する画素に関係するデータが記憶されているメモリ
アドレスを表す。メモリ内でデータにアドレスするこの
構成は、最も一般的な構成である。従来技術に関しては
、公知のデータ処理装置を用いると、問題の画素に関す
るデータだけでなく、この画素に隣接していて所定のサ
イズの窓の中に含まれている画素に関するデータも処理
することができる。

このようなわけで、アドレス１．８に位置する画素に関
するデータは、例えば９個の画素を含む３×３のサイズ
の窓Ｆの中に含まれる互いに隣接した画素のデータを考
慮することによって処理される。この窓はサイズがより
大きいものでもよく、例えば５　Ｘ　５　＝２５画素を
含むものにすることができる。この場合にも、処理すべ
き画素はやはり窓の中心に位置する。

公知の手段によって、問題の画素に隣接する画素に特徴
的な距離を定義することができる。従って、処理すべき
画素がアドレス１，８を占める上記の選択例においては
、データがアドレス１．８を占める画素は選択された画
素から０の距離に位置すると見なされる。同様に、デー
タがアドレス１．７と１，９を占める画素、アドレス０
．８と２．８を占める画素は、選択された画素から１の
距離に位置すると見なされる。最後に、画素０゜７．０
，９．２，７．２，９は、選択された中央の画素からの
距離が２であると見なされる。

さらに、よりサイズの大きな窓において、２よりも大き
な値の距離を定義することができよう。

この例の場合には、所定のアドレスに位置する画素を処
理するには、この画素に関するデータにアクセスするだ
けでなく、距離１と距離２離れた位置の画素に関するデ
ータにも少なくともアクセスする必要があることがわか
る。

先に説明したように、公知の処理装置は、データが第１
図の表に示されたように記憶されたメモリヲ使用してい
る。メモリ内のデータにアドレスするのにこのタイプの
構成を利用することには、多数のプロセッサと、これら
プロセッサ間の相互接続が必要とされるという欠点があ
る。

第２図は、螺旋式データアドレス構成を表す表である。

このタイプの構成が本発明の装置で用いられる。ここで
は、データは、同等な４つのプロセッサにそれぞれ接続
された４つのメモリに記憶される。４つのプロセッサに
対して開発されたこの原理は、任意の数のプロセッサに
拡張することができる。

これらメモリは、第２図に示されているようにＭＥＭＯ
ｌＭＥＭＩ、Ｍ　Ｅ　Ｍ　２、ＭＥＭ３と呼ばれる。第
１のメモ！ＪＭＥＭＯの第１のアドレスに記憶されるの
は、第１図のメモリのアドレス０゜０に記憶されていた
データである。第２のメモリＭＥＭｌのアドレスＯに記
憶されるのは、第１図のメモリのアドレス０，１に記憶
されていたデータである。以下同様にして、第４のメモ
！Ｊ　Ｍ　Ｅ　Ｍ３の上記のアドレスに記憶されるのは
、第１図のメモリのアドレス０．３に記憶されていたデ
ータである。メモリＭＥＭＯのアドレス１に記憶される
のは、第１図のメモリのアドレス０，４に記憶されてい
たデータである。以下同様にして、第１図のメモリのア
ドレス０．１５に記憶されていたデータがメモｌＪＭＥ
Ｍ３のアドレス３に記憶されるまで続く。アドレス０〜
３に記憶されるデータは、問題となっているこの例では
、この画像のうちの１６画素からなる第１列の画素に対
応する。

この画像のうちの１６画素からなる第２の行については
、メモＩＪＭＥＭＩのアドレス４に、第１図のメモリの
アドレス１．０に記憶されていた画素が記憶される。メ
モＩＪ　Ｍ　Ｅ　Ｍ　２のアドレス４には、アドレス１
，１に記憶されていた画素が記憶される。メモＩＪＭＥ
ＭＯのアドレス４に記憶されるのは、第１図のメモリの
アドレス１．３に記憶されていた画素である。メモ！Ｊ
ＭＥＭ１のアドレス５には、第１図のメモリのアドレス
１．４に記憶されていた画素が記憶される。同様の操作
が、この画像の１６画素からなる第２行に対して実行さ
れる。

メモリＭＥＭＯのアドレス７は、第１図のメモリのアド
レス１．１５に記憶されていた画素を記憶する。

第３行に対しては、メモリのＭＥＭ２のアドレス８に、
第１図のメモリのアドレス２，０に記憶されていた画素
に関するデータが記憶される。

第２図は、データが１つの行から別の行に移るときには
、１つの行の第１の画素に関するデータが１つのメモリ
のあるアドレスに記憶されるのに対し、次の行の第１の
画素に関するデータは次のメモリに記憶されることを示
している。このようなわけで、例えば、第３列の第１の
画素に関するデータ　（このデータは第１図のメモリの
アドレス２．０に記憶されていた）は、メモｌＪＭＥＭ
２のアドレス８に記憶されるのに対し、第４行の第１の
画素に関するデータ（このデータは第１図のメモリのア
ドレス３．０に記憶されていた）はメモリＭＥＭ３のア
ドレス１２に記憶される。

同様に、第５行の第１の画素に関するデータ（このデー
タは第１図のメモリのアドレス４．０に記憶されていた
）はメモＩＪＭＥＭＯのアドレス１６に記憶される。以
下同様である。

ここで第１図の処理窓Ｆと、第１図のメモリのアドレス
１，８に記憶されていた要素、すなわち中央画素とを参
照すると、この画素は、今回はメモリＭＥＭ１のアドレ
ス６に記憶される。距離２の画素のデータ（このデータ
はアドレス０．９とアドレス２，７に記憶されていた）
は、今回はそれぞれメモリＭＥＭ１のアドレス２とアド
レス９に記憶される。この結果、この例では、メモリＭ
ＥＭ１に接続されたプロセッサはこれら画素に直接にア
クセスすることができ、今や距離０に位置する。

第１図のメモリのアドレス０．８とアドレス１゜７に記
憶されていた距離１に位置する画素に関するデータは、
今回はメモ’ＪＭＥＭＯのアドレス２とアドレス５にそ
れぞれ記憶され、距離１のままにとどまる。距離１の別
の画素であるアドレス１゜９とアドレス２．８に記憶さ
れていた画素のデータは、今回はメモリＭＥＭ２のアド
レス６とアドレス１０にそれぞれ記憶され、距離１のま
まにとどまる。従って、アドレス１．８の画素のデータ
を処理するプロセッサは、隣接するプロセッサのメモ！
ＪＭＥＭＯとメモ！ＪＭＥＭ２に記憶されている距離１
の画素のデータにアクセスする。

同様に、距離２の画素のデータ（このデータは第１図の
メモリのアドレス０，７とアドレス２゜９に記憶されて
いた）は、今回はそれぞれメモリＭＥＭ３のアドレス１
とアドレス１０に記憶され、距離２のままにとどまる。

この結果、アドレス１゜８の画素のデータを処理するプ
ロセッサは、距離２の位置の画素を処理することができ
るよう、第４のプロセッサのメモリＭＥＭ３にもアクセ
スする。

この例は、サイズが３×３の窓内に位置する画素を処理
するために設ける必要のあるメモリとプロセッサの最小
数が４であることを示している。

この数は、１行につき１６画素を有する画像に最も適し
ている。これら画素は、同じ＜１６ある列とこれらの行
が交わる点に位置している。さらに、この例は、各列Ｊ
のプロセッサ（Ｊは１〜４）が、自身のメモリだけでな
く、隣接した第（Ｊ＋１）列と第（Ｊ−１）列のメモリ
とプロセッサや、さらには第（Ｊ＋２）列と第（Ｊ−２
）列のメモリとプロセッサにも接続されることを示して
いる。

従って、本発明のこれらプロセッサはループライン構成
に接続される。第３列のプロセッサがメモ！ＪＭＥＭ１
に接続されているとすると、距離１である第（Ｊ＋１）
列と第（Ｊ−１）列のプロセッサはそれぞれメモリＭＥ
Ｍ２とメモＩＪＭＥＭＯに接続され、距離２である第（
Ｊ＋２）列のプロセッサはメモ！ＪＭＥＭ３に接続され
る。プロセッサは相互にループラインを構成しているた
め、距離２である第（Ｊ−２）列のプロセッサは、この
例では実際には第（Ｊ＋２）列のプロセッサである。

第３図は、画素に関するデータを処理するための本発明
の装置の概略図である。この装置は、それぞれが少なく
とも９画素を有する複数の窓内に位置する画素の処理を
実行するための記憶・処理手段を備えている。これら画
素は連続した行上に位置しており、その各行は、画像の
所定の連続した列に属している。第３図に概略が示され
ている装置１を用いると、例えば、１６行と１６列の交
点に位置していて画像の画素に関するデータを処理する
ことができる。記憶・処理手段は、少なくとも１つのグ
ループの同等なプロセッサＰＥ０１ＰＥ１、ＰＥ２、Ｐ
Ｅ３　（第ｉ＝Ｑ列から第ｉ＝３列で表示）と、これら
プロセッサにそれぞれ接続されたメモリＭ、ＥＭＯ１Ｍ
ＥＭ１、ＭＥＭ２、ＭＥＭ３　（第ｉ＝Ｑ列から第１＝
３列で表示）とを備えている。１６行１６列の画像の画
素のデータを処理するためのここで問題にしている例で
は、メモリの内容は第２図の例に示されているのと同じ
である。

所定の行と列の画素に関係するデータは、先に説明した
螺旋式アドレス法に従ってメモ’ＪＭＥＭＯ１ＭＥＭＩ
、ＭＥＭ２、ＭＥＭａ内に分類される。装置１の記憶・
処理手段はさらに、各プロセッサをそのプロセッサのメ
モリに接続するとともに、各プロセッサを問題のプロセ
ッサグループ内で隣接する各プロセッサと相互接続する
接続手段を備えている。これらプロセッサは、あとで詳
しく説明するように、ループライン構成に従って、連続
した行の間で相互接続されている。接続手段については
あとで詳しく説明する。この接続手段は第１−０列から
第１＝３列で表示されており、そのおのおのは、図面上
でＩＣ０１２ＣＯ−ＩＣ１，２Ｃ１−ＩＣ２，２Ｃ２−
ＩＣ３，２Ｃ３で示されている。これら接続手段は、プ
ロセッサが実行するアドレス・処理操作の順番を決める
ことのできる制御ユニッ）Ｃに接続されている。

この図には、システムがモジュール形式になっているこ
とがわかるように、装置１と同等な別の２つの装置２と
３も図示されている。画像は、全プロセッサに共通する
同じ原理で分配される。

各プロセッサ、例えばＰＥＩは、直接このプロセッサの
メモＩＪ　Ｍ　Ｅ　Ｍ　１に接続されており、あとで詳
しく説明するようにこのメモリにデータが入力される。

接続手段は、プロセッサごとに第１のスイッチング回路
と第２のスイッチング回路を備えている。

例えばプロセッサＰＥＩでは、第１のスイッチング回路
には参照番号ＩＣ１が与えられ、第２のスイッチング回
路には参照番号２Ｃ１が与えられている。

第１のスイッチング回路ＩＣ１は、メモＩＪＭＥＭ１と
プロセッサＰＥＩとに接続されている。第２のスイッチ
ング回路２Ｃ１はプロセッサＰＥＩに接続されている。

各プロセッサ、例えばプロセッサＰＥＩの第１のスイッ
チング回路ＩＣＩは、双方向接続線を介して２つの隣接
したプロセッサＰＥ０ＳＰＥ２（Ｄ第２のスイッチング
回路２ＣＯ１２Ｃ’２にも接続されている。最後に、各
プロセッサの第２のスイッチング回路は、２つの隣接し
たプロセッサの第２のスイッチング回路に接続されてい
る。このようなわけで、例えば、プロセッサＰＥＩの第
２のスイッチング回路２Ｃ１は、双方向ラインを介して
、２つの隣接したプロセッサＰＥ０１ＰＥ２のスイッチ
ング回路の２つの第２のスイッチング回路２Ｃ０，２Ｃ
２に接続されている。

あとで詳しく説明するように、各プロセッサの第１と第
２のスイッチング回路は以下の手段を備えている。

ａ）プロセッサのメモリから読み出したデータを当該プ
ロセッサに伝送する手段。・例えば、プロセッサＰＥｌ
のメモ！ＪＭＥＭ１は、このメモリから読み出したテ゛
−夕をリンクＦＲＯＭＥ、ＴＯＰＥを介してプロセッサ
ＰＥＩに伝送することができる。

ｂ）プロセッサから出力されたデータをリンクＴＯＭＥ
ＳＦＲＯＰＥを介して当該プロセッサのメモリに伝送す
る手段。

Ｃ）第１列のプロセッサのメモリから読み出されたデー
タを第（Ｊ＋１）列のプロセッサに伝送する手段。例え
ば、第Ｊ＝１列のプロセッサＰＥ１のメモ！ＪＭＥＭ１
から読み出されたデータは、第（Ｊ＋１）＝２列のプロ
セッサＰＥ２に伝送することができる（リンクＦＲ，Ｏ
ＭＥ、ＴＯＰＥＤ。

ＦＲＯＭＧ）。

ｄ）第１列のプロセッサのメモリから読み出されたデー
タを第（Ｊ−１）列のプロセッサに伝送する手段。例え
ば、第Ｊ＝２列のプロセッサのメモＩＪ　Ｍ　Ｅ　Ｍ　
２から読み出されたデータは、第（Ｊ−１）＝１列のプ
ロセッサＰＥＩに伝送することができる（リンクＦＲＯ
ＭＥＳＴＯＰＥＧＳＦＲ○ＭＤ）。

ｅ）第１列のプロセッサから出力されたデータを第（Ｊ
＋１）列のプロセッサに伝送する手段。

例えば、第Ｊ＝１列のプロセッサＰＥ１から出力された
データは、第（Ｊ＋１）＝２列のプロセッサＰＥ２に伝
送することができる（リンクＴＯＭＤ、ＦＲＯＰＥＧ、
ＴＯＰＥ）。

ｆ）第１列のプロセッサから出力されたデータを第（Ｊ
−１）列のプロセッサに伝送する手段。

例えば第Ｊ＝２列のプロセッサＰＥ２から出力されたデ
ータは、第（Ｊ−１）−１列のプロセッサＰＥＩに伝送
することができる（リンクＴ　ＯＭ　Ｇ　。

ＦＲＯＰＥＤ、ＴＯＰＥ）。

ｇ）第１列のプロセッサのメモリからのデータを第（Ｊ
＋２）列のプロセッサに伝送する手段。

例えば第Ｊ＝０列のプロセッサのメモ’ＪＭＥＭＯから
出力されたデータは、第（Ｊ＋２）＝２列のプロセッサ
ＰＥ２に伝送することができる（リンクＦＲＯＭＥ、Ｔ
ＯＰＥＤ、ＶＤＯ１ＶＧＩ）。

ｈ）第３列のプロセッサのメモリからのデータを第（Ｊ
−２）列のプロセッサに伝送する手段。

データは、例えば第Ｊ＝２列のプロセッサのメモリＭＥ
Ｍ２から第（Ｊ−２）＝０列のプロセッサＰＥＯに伝送
することができる（リンクＦＲＯＭＥ、ＴＯＰＥＧ、Ｆ
ＲＯＭＤＳＶＧＯ，ＶＤＩ）。

ｌ）第３列のプロセッサのデータを第（Ｊ＋２）列のプ
ロセッサに伝送する手段。例えば、データは、第Ｊ＝Ｏ
列のプロセッサＰＥＯからのデータを第（Ｊ＋２）＝２
列のプロセッサＰＥ２に伝送することができる（リンク
ＴＯＭＤ、ＦＲＯＰＥＧ、ＴＯＰＥＤ、ＦＲＯＭＧ）。

Ｊ）第３列のプロセッサのデータを第（Ｊ−２）列のプ
ロセッサに伝送する手段。例えば、データは、第Ｊ＝２
列のプロセッサＰＥ２からのデータを第（Ｊ−２）＝Ｏ
列のプロセッサＰＥＯに伝送することができる（リンク
ＴＯＭＧＳＦＲＯＰＥＤＳＴＯＰＥＧＳＦＲＯＭＤ）。

ｋ）第３列のプロセッサのデータを第（Ｊ＋３）列のプ
ロセッサに伝送する手段。例えば、データは、第Ｊ＝０
列のプロセッサＰＥＯからのデータを第（Ｊ＋３）＝３
列のプロセッサＰＥ３に伝送することができる（リンク
ＴＯＭＤ、ＦＲＯＰＥＧ、ＴＯＰＥＤ、ＦＲＯＭＧ、Ｖ
ＤＯｌＶＧＩ）。

１）ｉＪ列のプロセッサのデータを第（Ｊ−３）列のプ
ロセッサに伝送する手段。例えば、データは、第Ｊ＝３
列のプロセッサＰＥ３からのデータを第（Ｊ−３）＝Ｏ
列のプロセッサＰＥＯに伝送することができる（リンク
ＴＯＭＧＳＦＲＯＰＥＤ、ＴＯＰＥＧ、ＦＲＯＭＤ、Ｖ
ＧＯ，ＶＤ　Ｉ）。

このように様々な伝送を可能にするリンクについてはあ
とで詳しく説明する。

システムがループになっており、しかもこのシステムは
ここで問題にしている例では第１−０列から第ｉ＝３列
の番号が付された４つのプロセッサと４つのメモリのみ
を備えているため、第Ｊ＝２列のデータを例えば第（Ｊ
＋３）列のプロセッサに伝送することは、プロセッサＰ
Ｅ２のデータを、ループ上でプロセッサＰＥ２からの第
３番目の列を占めるプロセッサＰＥＩに伝送することで
ある。

第３図に示された様々な接続には、各プロセッサとその
メモリにとってのほか、各プロセッサに対応する第１と
第２のスイッチング回路にとって以下の意味がある。

Ｆ　ＲＯＭ　Ｅは、メモリから第１のスイッチング回路
（例えば、メモ！ＪＭＥＭｌとプロセッサＰＥ１とにつ
いてはＩＣ１）を通ってプロセッサに１云送されるデー
タの経路を表す。

ＴＯＰＥは、メモリＭ　Ｅ　Ｍ　１　　（Ｆ　ＲＯＭ　
Ｅデータ）から出力されて第１のスイッチング回路（Ｉ
Ｃ１）を通過した後に第２のスイッチング回路（例えば
２Ｃ１）に供給されるデータをプロセッサＰＥＩに伝送
するための経路を表す。

ＦＲＯＰＥＧ／ＴＯＭＤは、あるプロセッサのメモリ　
（例えばＭ　Ｅ　Ｍ　１　）に、グループ内でより左側
に位置するプロセッサ（例えばＰＥ０）から出力された
データを伝送するための経路を表す。

ＦＲＯＭＤ／ＴＯＰＥＧは、例えばあるプロセッサ（Ｔ
ＯＰＥＧ）からより左側のプロセッサ（例えばＰＥ０）
にメモ’ＩＪＭＥＭ１のデータを伝送する経路を表す。

ＴＯＭＧ／ＦＲＯＰＥＤは、あるプロセッサのメモリ　
（例えばＭＥＭＯ）に、より右側のプロセッサ（例えば
ＰＥＩ）から出力されたデータを伝送する経路を表す。

ＴＯＰＥＤ／ＦＲＯＭＧは、あるプロセッサ（例えばＰ
ＥＩ）に、グループ内でより左側のプロセッサのメモ！
ｌ（ＭＥＭＯ）から出力されたデータを伝送する経路を
示す。

ＶＤＯとＶＧＩは、あるプロセッサ（例えばＰＥ１）が
、グループ内でより左側のプロセッサ（例えばＰＥ０）
から出力された（ＶＤＯ）データを（これらプロセッサ
の第２のスイッチング回路を介して）受信する経路を表
す。

ＶＤＩとＶＧＯは、あるプロセッサ（例えばＰＥＯ）が
、グループ内でより右側のプロセッサ（例えばＰＥＩ）
から出力された（ＶＧＯ）データを（これらプロセッサ
の第２のスイッチング回路を介して）受信する経路を表
す。

このような伝送を可能にするリンクの概略が第３図に示
されており、これらリンクによって、プロセッサ、メモ
リ、それに第１と第２のスイッチング回路がそれぞれこ
れらプロセッサのおのおのに接続される。このような伝
送の際に使用されるスイッチング回路とその付属素子に
ついてはあとで詳しく説明する。

第４図は、本発明の装置に導入される例えば第Ｊ＝１列
の第１のスイッチング回路ＩＣＩの概略図である。他の
スイッチング回路ＩＣ０１ＩＣ２、ＩＣ３はもちろんこ
の第４図のスイッチング回路と同等である。この第Ｊ＝
１列のスイッチング回路は、例えばマルチプレクサＭＵ
ＸＩを備えている。このマルチプレクサＭＵＸＩは、同
じ第Ｊ＝１列のプロセッサＰＥＩのメモＵＭＥＭ１に接
続された第１の入力５を有しており、このメモリから読
み出されたデータ（ＦＲＯＭＥ）を受ける。

このマルチプレクサはさらに、問題にしている本実施例
では第（Ｊ−１）＝０列の（あとで詳細に説明する）第
２のスイッチング回路２ＣＯの出力に接続された第２の
入力６　（ＦＲＯＰＥＧ）を備えており、この第２のス
イッチング回路から出力されたデータ（ＴＯＭＤ＞を受
信する。最後に、このマルチプレクサは、第（Ｊ＋２）
＝２列の第２のスイッチング回路２Ｃ２の出力に接続さ
れた第３の人カフ　　（ＦＲＯＰＥＤ）を備えており、
第２列のこの第２のスイッチング回路２Ｃ２から出力さ
れたデータ（ＴＯＭＧ）を受信する。

マルチプレクサＭＵＸＩは、同じ第」＝１列のプロセッ
サＰＥＩに接続（リンクＴＯＰＥ）された出力８を備え
ている。この出力８は、第（Ｊ−１）＝０列の第２のス
イッチング回路２ＣＯの入力にも接続（リンクＴＯＰＥ
Ｇ、ＦＲＯＭＤ）されている。最後に、出力８は第（Ｊ
＋１）＝２列の第２のスイッチング回路２Ｃ２の入力に
接続（リンクＴＯＰＥＤＳＦＲＯＭＧ）に接続されてい
る。この出力は、例えば第１列のマルチプレクサが入力
５．６、または７に受信したデータを、制御ユニットＣ
（第１図）の出力１０に接続された入力９で受信した命
令に応じて、同じ行のプロセッサＰＥＩに、あるいは第
（Ｊ−１）＝０列の第２のスイッチング回路２ＣＯまた
は第（Ｊ＋１）＝２列の第２のスイッチング回路２Ｃ１
に出力する。

第５図は、本発明の装置で使用されるプロセッサの１つ
（例えば第１列のＰＥ　１）と、この装置内に導入され
る第２のスイッチング回路２Ｃ１の概略図である。この
概略図では、プロセッサＰＥ１は、公知のように、算術
論理ユニットＡＬＵと、１つの端子がＡＬＵユニットの
出力１２に接続されたロック回路１１とを備えている。

この出力１２は、プロセッサのメモリＭＥＭ１にも接続
（リンクＴ○ＭＥ、ＦＲＯＰＥ）されている。ロック回
路１１の出力は、ＡＬＵユニットの入力に接続されてい
る。このプロセッサはさらに（一般にはレジスタのブロ
ックからなる）ローカルメモ１月３を備えており、その
入力の１つはＡＬＵユニットの出力１２に接続され、出
力３６は対応する第２のスイッチング回路２ＣＩに接続
されている。このロック回路１１とローカルメモリ１３
は、それぞれ、シ゛−ケンス制御ユニットＣの出力１０
に接続された制御入力１４と１５を備えている。

公知のように、ロック回路１１とローカルメモリ１３は
、算術論理ユニットＡＬＴＪのバッファメモリを構成す
る。例えば、第１列の第２のスイッチング回路２Ｃ１と
、異なる行の別のすべてのスイッチング回路は、第１の
入力１６が同じ第Ｊ＝１列のプロセッサＰＥＩの出力３
６に接続されたマルチプレクサＭＵＸ２を備えており、
このプロセッサから出力されて一時的にローカルメモリ
１３に記憶されたデータを受信する。マルチプレクサＭ
　Ｕ　Ｘ　２はさらに、同じ第Ｊ＝１列のマルチプレク
サＭＵＸ１の出力（リンクＴＯＰＥ）に接続された第２
の入力１７を備えており、同じ列のメモ’ＪＭＥＭ１か
ら出力される（リンクＦＲＯＭＥ）データを受信する。

マルチプレクサＭＵＸ２の第３の入力１８と第４の入力
１９は、それぞれ第（Ｊ−１）＝０列の第２のスイッチ
ング回路２ＣＯの出力（リンクＶＧＩ、ＦＲＯＭＧ）に
接続されており、第（Ｊ−１）＝０列のプロセッサＰＥ
Ｏから、あるいは第（ｊ　−１）−０列のメモ’）　Ｍ
　Ｅ　Ｍ　Ｏから出力されたデータをそれぞれ受信する
。

マルチプレクサＭＵＸ２の第５の入力２０と第６の入力
２１は、それぞれ第２のスイッチング回路２Ｃ２の出力
くリンクＶＤＩＳＦＲＯＭＤ）に接続されており、第（
Ｊ＋１）＝２列のプロセッサＰＥ２から、あるいはメモ
リＭＥＭ２から出力されたデータをそれぞれ受信する。

このマルチプレクサの出力２２は、同じ第Ｊ＝１列のプ
ロセッサＰＥ１の入力に接続されており、マルチプレク
サから受信したデータの一部をこのプロセッサの算術論
理ユニッ）ＡＬＵに伝送する。マルチプレクサＭＵＸ２
の制御入力２３は、第１図の制御ユニットＣの出力に接
続されている。

第Ｊ＝１列の第２のスイッチング回路２Ｃ１は、論理回
路Ｌ１を備えている。この論理回路は例えばＡＮＤタイ
プの論理ゲート２４．２５．２６．２７と、ＯＲタイプ
の論理ゲート２８．２９とで構成されているが、その接
続線はここでは詳細には示されていない。この論理回路
は、第（Ｊ＋２）＝２列の第２のスイッチング回路２Ｃ
２の出力（リンクＦＲ○Ｍ　Ｄ　）に接続された第１の
入力３０を備えており、第２列のメモ！１ＭＥＭ２から
出力されたデータを受信する。

論理回路Ｌ１はさらに、同じ第Ｊ＝１列のプロセッサＰ
ＥＩの出力３６に接続された第２の入力３１を備えてお
り、このプロセッサから出力されたデータを受信する。

この論理回路はさらに、第（Ｊ−１）列の第２のスイッ
チング回路２ＣＯの出力（リンクＦＲＯＭＧ）に接続さ
れた第３の入力３２を備えており、第０列のメモ！ＪＭ
ＥＭＯから出力されたデータを受信する。

論理回路Ｌ１は２つの出力を備えており、それぞれ第（
Ｊ−１）列の第２のスイッチング回路２ＣＯの２つの入
力に接続（リンクＴＯＭＧ、ＶＧ○）されて、第（Ｊ−
１）列のメモリＭＥＭＯとプロセッサＰＥＯにデータを
供給する。

第２のスイッチング回路２Ｃ１はやはり別の２つの出力
３５．３７を備えており、それぞれ第（Ｊ＋１）−２列
の第２のスイッチング回路２Ｃ２の２つの入力に接続（
リンクＴＯＭＤ、ＶＤ○）されて、第２列のメモＵＭＥ
Ｍ２とプロセッサＰＥ２にデータを供給する。

論理回路Ｌ１は、この論理回路を構成する論理ゲートへ
の複数の入力３８を備えている。これら入力は、第１図
のシーケンス制御ユニッ＋−Ｃの制御出力に接続されて
いる。

第ｉ＝Ｑ列から第１＝４列まである互いに同等なすぐ上
で説明したような第１と第２のスイッチング回路を用い
ると、先に説明した操作を実行することができる。

ａ）第３列のメモリから読み出されたデータを同じ行の
このプロセッサに伝送するには以下のようにする。すな
わち、命令をマルチプレクサＭＵｘ１の入力９に入力す
ると、マルチプレクサＭＵｘ２は必要とされる命令を入
力２３に受信してリンクＦＲＯＭＥ、ＴＯＰＥを確立す
る。

ｂ）第３列のプロセッサから出力されるデータの同じ行
のメモリへの伝送はリンクＴＯＭＥ、ＦＲＯＰＥを介し
てなされる。

Ｃ）第３列のプロセッサのメモリから読み出されたデー
タを第（Ｊ＋１）列のプロセッサに伝送するには以下の
ようにする。例えば、第０列のプロセッサあメモ！ＪＭ
ＥＭＯからデータを第１列のプロセッサＰＥＩに伝送す
ると仮定する。マルチプレクサＭＵＸＩを用いて、第１
のスイッチング回路ＩＣＯが第１列の第２のスイッチン
グ回路２Ｃ１のマルチプレクサＭＵＸ２とのリンクＦＲ
ＯＭＥ、ＴＯＰＥＤＳＦＲＯＭＧを確立する。このマル
チプレクサＭＵＸ２の入力２３に入力される命令によっ
て、メモ！ＩＭＥＭＯからのデータをプロセッサＰＥＩ
に伝送することが可能になる。

ｄ）この操作は、第３列のプロセッサのメモリから読み
出されたデータを第（Ｊ−１）列のプロセッサに伝送す
ることからなる。例えば、第１列のメモ！ＪＭＥＭｌの
データを第０列のプロセッサＰＥＯに伝送する必要があ
ると仮定する。このためには、第１のスイッチング回路
のマルチプレクサＭＵＸＩが、メモリＭＥＭ１と、第２
のスイッチング回路２ＣＯのマルチプレクサＭＵＸ２と
の間のリンクＦＲＯＭＥＳＴＯＰＥＧＳＦＲＯＭＤを確
立する。このマルチプレクサＭＵＸ２の制御入力２３に
入力される命令によって、メモＩＪＭＥＭ１からのデー
タがプロセッサＰＥＯに伝送される。

ｅ）この操作は、第３列のプロセッサから出力されるデ
ータを第（Ｊ＋１）列のプロセッサに伝送することから
なる。この操作は、例えば第Ｊ＝０列のプロセッサＰＥ
Ｏのデータを第Ｊ＝１列のプロセッサＰＥＩに伝送した
い場合に実行する。

このためには、プロセッサＰＥＯの出力３６から出力さ
れたデータを第２のスイッチング回路２ＣＯの論理回路
ＬＯに入力する。すると、この第２のスイッチング回路
２ＣＯが、この第２のスイッチング回路２ＣＯと第（Ｊ
＋１）列の第１のスイッチング回路ＩＣ１との間にリン
クＴＯＭＤを確立する。次に、マルチプレクサＭＵＸＩ
が、第１列のこの第１のスイッチング回路ＩＣ１と対応
するプロセッサＰＥｌ０間に、第１列のマルチプレク”
ｌ−ＭＵＸ２を介してｌＪ７りＦＲＯＰＥＧ、ＴＯＰＥ
を確立する。

ｆ）この操作は、第３列のプロセッサから出力されたデ
ータを第（Ｊ−１）列のプロセッサに伝送することから
なる。例えば、この操作は、第１列のプロセッサＰＥＩ
のデータを第（Ｊ−１）＝０列のプロセッサＰＥＯに伝
送したい場合に実行する。このためには、プロセッサＰ
ＥＩの第２のスイッチング回路２Ｃ１が、この第２のス
イッチング回路と、東軍（Ｊ−１）＝Ｏ列の第１のスイ
ッチング回路ＩＣＯのマルチプレクサＭ　Ｕ　Ｘ　１と
の間にリンクＴＯＭＧ、ＦＲＯＰＥＤを確立する。

次に、このマルチプレクサＭＵＸＩは、プロセッサＰＥ
Ｏに接続された第０列の第２のスイッチング回路２ＣＯ
のマルチプレクサＭＵＸ２との間にリンクＴＯＰＥを確
立する。

ｇ）この操作は、第３列のプロセッサから出力さ゛れだ
データを第（Ｊ＋２）列のプロセッサに伝送することか
らなる。例えば、この操作は、プロセッサＰＥＯのメモ
！ＪＭＥＭＱのデータを第（Ｊ＋２）＝２列のプロセッ
サＰＥ２に伝送したい場合に実行する。このためには、
メモリＭＥＭＯに接続された第１のスイッチング回路Ｉ
ＣＵが、マルチプレクサＭＵＸＩを介して、第（Ｊ＋１
）列の第２のスイッチング回路２ＣＩとの間にリンクＦ
ＲＯＭＥ、ＴＯＰＥＤＳＦＲＯＭＧを確立する。

次に、第１列のこの第２のスイッチング回路２Ｃ１は、
第２列の第２のスイッチング回路２Ｃ２との間にリンク
ＦＲＯＭＧＳＶＤＯ１ＶＧＩを確立する。次に、この第
２のスイッチング回路２Ｇ２のマルチプレクサＭＵＸ２
が、受信したデータをプロセッサＰＥ２に伝送する。

ｈ）この操作は、第３列のプロセッサのメモリのデータ
を第（Ｊ−２）列のプロセッサに伝送すΣことからなる
。例えば、この操作は、プロセッサＰＥ２のメモリＭＥ
Ｍ２のデータを第（Ｊ−２）＝０列のプロセッサＰＥＯ
に伝送する必要がある場合に実行する。このためには、
第１のスイッチング回路ＩＣ２が、第２列のメモ！ＪＭ
ＥＭ２と第１列の第２のスイッチング回路２ＣＩの間に
リンクＦ　ＲＯＭ　Ｅ　、　Ｔ　ＯＰ　Ｅ　Ｇ　、　Ｆ
　ＲＯＭ　Ｄを確立する。次に、この第２のスイッチン
グ回路２Ｃ１は、第０列のプロセッサの第２のスイッチ
ング回路２ＣＯとの間にリンクＦＲＯＭＤＳＶＧＯ、Ｖ
ＤＩを確立する。次に、マルチプレクサＭＵＸ２がプロ
セッサＰＥＯにデータを伝送する。

１）この操作は、第３列のプロセッサのデータを第（Ｊ
＋２）列のプロセッサに伝送することからなる。例えば
、この操作は、第０列のプロセッサＰＥＯのデータを第
２列のプロセッサＰＥ２に伝送する必要がある場合に実
行する。このためには、プロセッサＰＥＯの第２のスイ
ッチング回路２ＣＯが、この第２のスイッチング回路２
ＣＯと、第１列のプロセッサＰＥＩの第１のスイッチン
グ回路ＩＣＩとの間にリンクＴＯＭＤ、ＦＲＯＰＥＧを
確立する。この第１のスイッチング回路ＩＣ１は、マル
チプレクサＭＵＸＩを介して、第２列のプロセッサの第
２のスイッチング回路２Ｃ２，、！：の間にリンクＦＲ
ＯＰＥＧ、ＴＯＰＥＤＳＦＲＯＭＧを確立する。次に、
第２のスイッチング回路２Ｃ２のマルチプレクサＭＵＸ
２は、第２列のプロセッサＰＥ２との間にリンクを確立
する。

Ｊ）この操作は、第３列のプロセッサのデータを第（Ｊ
−２）列のプロセッサに伝送することか　。

らなる。例えば、この操作は、第２列のプロセッサＰＥ
２のデ・−夕を第０列のプロセッサＰＥＯに伝送する必
要がある場合に実行する。このためには、プロセッサＰ
Ｅ２の第２のスイッチング回路２Ｃ２が、第１列のプロ
セッサの第１のスイッチング回路ＩＣ１との間にリンク
ＴＯＭＧ、ＦＲＯＰＥＤを確立する。次に、この第１の
スイッチング回路ＩＣ１のマルチプレクサＭｔＪＸ１は
、第０列のプロセッサの第２のスイッチング回路２ＣＯ
との間にリンクＦＲＯＰＥＤ、ＴＯＰＥＧ、ＦＲ○ＭＤ
を確立する。次に、この第２のスイッチング回路２ＣＯ
は、マルチプレクサＭＵＸ２を介して、プロセッサＰＥ
Ｑとの間にリンクを確立する。

ｋ）この操作は、第３列のプロセッサのデータを第（Ｊ
＋３）列のプロセッサに伝送することからなる。例えば
、この操作は、第０列のプロセッサＰＥＯのデータを第
３列のプロセッサＰＥ３に　　′伝送する必要がある場
合に実行する。このためには、プロセッサＰＥＯの第２
のスイッチング回路２ＣＯが、この第２のスイッチング
回路２ＣＯと、第１列のプロセッサＰＥＩの第１のスイ
ッチング回路ＩＣ１との間にリンクＴＯＭＤＳＦＲＯＰ
ＥＧを確立する。この第１のスイッチング回路ＩＣ１は
、マルチプレクサＭＵＸＩを介して、第２列のプロセッ
サＰＥ２の第２のスイッチング回路２Ｃ２との間にリン
クＦＲＯＰＥＧ、ＴＯＰＥＤ。

Ｆ　ＲＯＭ　Ｇを確立する。第２列のプロセッサＰＥ２
の第２のスイッチング回路２Ｃ２は、第３列のプロセッ
サＰＥ３の第２のスイッチング回路２Ｃ３との間にリン
クＦＲＯＭＧ、ＶＤＯＳＶＧ　Ｉを確立する。次に、こ
の第２のスイッチング回路２Ｃ３のマルチプレクサＭＵ
Ｘ２は、対応するプロセッサＰＥ３との間にリンクを確
立する。従って、プロセッサＰＥＯから出力されたデー
タはプロセッサＰＥ３に伝送される。

ｌ）この操作は、第３列のプロセッサのデータを第（Ｊ
−３）列のプロセッサに伝送することからなる。例えば
、この操作は、第３列のプロセッサのデータを第０列の
プロセッサＰＥＯに伝送する必要がある場合に実行する
。このためには、プロセッサＰＥ３の第２のスイッチン
グ回路２Ｃ３が、第２列のプロセッサＰＥ２の第１のス
イッチング回路ＩＣ２との間にリンクＴＯＭＧＳＦＲ○
ＰＥＤを確立する。この第１のスイッチング回路ＩＣ２
のマルチプレクサＭＵＸ１は、第１列のプロセッサの第
２のスイッチング回路２Ｃ１との間にリンクＦＲＯＰＥ
ＤＳＴＯＰＥＧ、ＦＲＯＭＤを確立する。この第２のス
イッチング回路２Ｃ１は、プロセッサＰＥＯの第２のス
イッチング回路２ＣＯとの間にリンクＦＲＯＭＤＳＶＧ
ＯＳＶＤＩを確立する。次に、この第２のスイッチング
回路２ＣＯのマルチプレクサＭＵＸ２は、データをプロ
セッサＰＥＯに伝送する。

ここで説明した装置を用いると、上記の相互接続を確実
に確立することができ、特に、各プロセッサがそれぞれ
のプロセッサのメモリ内の所望のアドレスで必要なデー
タを読み出して、特に３×３のサイズの窓の場合の周辺
の画素に関するデータに従って画素を処理するようにす
ることができる。この装置は、各プロセッサが各ライン
の次のプロセッサと通信し、ラインの最後のプロセッサ
はこのラインの最初のプロセッサと通信するため、本質
的にループ接続の構成である。

上記の操作は、全部のプロセッサで同時に実行される。

このため、例えば第３列のプロセッサがデータを第（Ｊ
＋３）列のプロセッサに伝送するときには、第（ｊ＋１
）列のプロセッサが自身のデータに対して同じ操作を実
行して第（ｊす４）列のプロセッサに伝送する。以下同
様である。

【図面の簡単な説明】

第１図は、メモリに記憶されている１６　Ｘ　１６画素
を含む画像の画素に関するデータにアドレスする方法の
従来例を示す図である。 第２図は、１６Ｘ１６画素を含む画像に対する４つのプ
ロセッサの４つのメモリの中に分布したデータに螺旋式
アドレスを行う方法の例を示す図である。 第３図は、本発明の装置の概略図である。 第４図は、本発明の装置内の第１のスイッチング回路の
概略図である。 第５図は、本発明の装置内の第２のスイッチング回路の
概略図である。 （主な参照番号） １．２．３・・装置、　　　１１・・ロック回路、１３
・・ローカルメモリ、 ＩＣＯ〜３．２ＣＯ〜３・・スイッチング回路、Ｃ・・
制御ユニット、　　　Ｆ・・窓、ＬＯｌＬｌ・・論理回
路、 ＭＥＭＯ〜３・・メモリ、 ＭＵＸｌ、ＭＵＸ２・・マルチプレクサ、ＰＥＯ〜３・
・プロセッサ

Claims (4)

【特許請求の範囲】
1. （１）行と列によって決まる画素のうちでそれぞれが少
   なくとも９画素を有する複数の窓の内側に位置する画素
   に関するデータを処理するために、このデータを記憶す
   る手段と、上記画素のおのおのに関するデータを、処理
   される画素の少なくとも直ぐ近くに位置する画素のおの
   おのに関するデータに従って処理する手段とを備える装
   置であって、上記処理手段は、連続した行上に位置する
   と同時にそれぞれが同じ所定の連続した列に属する画素
   を処理するために、第ｊ＝０列から第ｊ＝３列の番号が
   与えられた４つの同等なプロセッサからなる少なくとも
   １つのプロセッサグループを備え、上記記憶手段は、第
   ｊ＝０列から第ｊ＝３列の番号が与えられていてそれぞ
   れがプロセッサに接続されている少なくとも４つのメモ
   リを備え、所定の行と列の画素に関するデータは「螺旋
   式」アドレス法に従ってこれらメモリ内で分類され、上
   記処理手段は、少なくとも第ｊ＝０列から第ｊ＝３列の
   番号が与えられた接続手段をさらに備えていて各プロセ
   ッサをそのメモリに接続するとともに、各プロセッサを
   上記グループ内で隣接するプロセッサのそれぞれと相互
   接続して、上記プロセッサをその連続したプロセッサ列
   とループライン構成とに従って相互接続し、上記接続手
   段は上記プロセッサが実行するアドレス操作と処理操作
   の順番を決定するための制御ユニットにさらに接続され
   ていることを特徴とする装置。
2. （２）各プロセッサが自身のメモリに直接に接続されて
   いてこのメモリにデータを入力することが可能であり、
   上記接続手段は、プロセッサごとに第１と第２のスイッ
   チング回路を備え、これらスイッチング回路はそれぞれ
   上記制御ユニットに接続され、第１のスイッチング回路
   は、それぞれ、対応するメモリとプロセッサとにも接続
   されており、第２のスイッチング回路は、それぞれ対応
   するプロセッサに接続されており、各プロセッサの第１
   のスイッチング回路は、隣接する２つのプロセッサの第
   ２のスイッチング回路に双方向接続線を介して接続され
   ており、各プロセッサの第２のスイッチング回路は、隣
   接する２つのプロセッサの第２のスイッチング回路に双
   方向接続線を介して接続されており、少なくとも第ｊ＝
   ０列と第ｊ＝３列の間に存在する第ｊ列の各プロセッサ
   の第１と第２のスイッチング回路は、 ａ）そのプロセッサのメモリから読み出されたデータを
   このプロセッサに伝送する手段（ＦＲＯＭＥ、ＴＯＰＥ
   ）と、 ｂ）そのプロセッサから出力されたデータをこのプロセ
   ッサのメモリに伝送する手段（ＴＯＭＥ、ＦＲＯＰＥ）
   と、 ｃ）第Ｊ列のプロセッサのメモリから読み出されたデー
   タを第（Ｊ＋１）列のプロセッサに伝送する手段（ＦＲ
   ＯＭＥ、ＴＯＰＥＤ、ＦＲＯＭＧ）と、 ｄ）第Ｊ列のプロセッサのメモリから読み出されたデー
   タを第（Ｊ−１）列のプロセッサに伝送する手段（ＦＲ
   ＯＭＥ、ＴＯＰＥＧ、ＦＲＯＭＤ）と、 ｅ）第Ｊ列のプロセッサから出力されたデータを第（Ｊ
   ＋１）列のプロセッサに伝送する手段（ＴＯＭＤ、ＦＲ
   ＯＰＥＧ、ＴＯＰＥ）と、ｆ）第Ｊ列のプロセッサから
   出力されたデータを第（Ｊ−１）列のプロセッサに伝送
   する手段（ＴＯＭＧ、ＦＲＯＰＥＤ、ＴＯＰＥ）と、ｇ
   ）第Ｊ列のプロセッサのメモリのデータを第（Ｊ＋２）
   列のプロセッサに伝送する手段（ＦＲＯＭＥ、ＴＯＰＥ
   Ｄ、ＦＲＯＭＧ、ＶＤＯ、ＶＧＩ）と、 ｈ）第Ｊ列のプロセッサのメモリのデータを第（Ｊ−２
   ）列のプロセッサに伝送する手段（ＦＲＯＭＥ、ＴＯＰ
   ＥＧ、ＦＲＯＭＤ、ＶＧＯ、ＶＤＩ）と、 ｉ）第Ｊ列のプロセッサのデータを第（Ｊ＋２）列のプ
   ロセッサに伝送する手段（ＴＯＭＤ、ＦＲＯＰＥＧ、Ｔ
   ＯＰＥＤ、ＦＲＯＭＧ）と、 ｊ）第Ｊ列のプロセッサのデータを第（Ｊ−２）列のプ
   ロセッサに伝送する手段（ＴＯＭＧ、ＦＲＯＰＥＤ、Ｔ
   ＯＰＥＧ、ＦＲＯＭＤ）と、 ｋ）第Ｊ列のプロセッサのデータを第（Ｊ＋３）列のプ
   ロセッサに伝送する手段（ＴＯＭＤ、ＦＲＯＰＥＧ、Ｔ
   ＯＰＥＤ、ＦＲＯＭＧ、ＶＤＯ、ＶＧＩ）と、 ｌ）第Ｊ列のプロセッサのデータを第（Ｊ−３）列のプ
   ロセッサに伝送する手段（ＴＯＭＧ、ＦＲＯＰＥＤ、Ｔ
   ＯＰＥＧ、ＦＲＯＭＤ、ＶＧＯ、ＶＤＩ）と を備えることを特徴とする請求項１に記載の装置。
3. （３）第Ｊ列のそれぞれの第１のスイッチング回路が、
   第Ｊ列のプロセッサのメモリに接続されていてこのメモ
   リから読み出されたデータを受信する第１の入力と、第
   （Ｊ−１）列の第２のスイッチング回路の出力に接続さ
   れていてこの第（Ｊ−１）列の第２のスイッチング回路
   から出力されるデータを受信する第２の入力と、第（Ｊ
   ＋１）列の第２のスイッチング回路の出力に接続されて
   いてこの第（Ｊ＋１）列の第２のスイッチング回路から
   出力されるデータを受信する第３の入力とを有するマル
   チプレクサを備え、このマルチプレクサは、第Ｊ列のプ
   ロセッサの入力と、第（Ｊ−１）列の第２のスイッチン
   グ回路の入力と、第（Ｊ＋１）列の第２のスイッチング
   回路の入力とに接続された出力を備えていて、上記制御
   ユニットの出力に接続されていて上記マルチプレクサの
   制御入力に受信するシーケンス命令に応じて、上記マル
   チプレクサから受信したデータを、第Ｊ列のプロセッサ
   に、あるいは、第（Ｊ−１）列または第（Ｊ＋１）列の
   第２のスイッチング回路に供給することを特徴とする請
   求項２に記載の装置。
4. （４）第Ｊ列の第２のスイッチング回路のおのおのがマ
   ルチプレクサを備え、各マルチプレクサは、第１の入力
   が、第Ｊ列のプロセッサの出力に接続されていてこのプ
   ロセッサから出力されたデータを受信し、第２の入力が
   、第Ｊ列の第１のスイッチング回路の上記マルチプレク
   サの出力に接続されていて第Ｊ列のメモリから出力され
   たデータを受信し、第３と第４の入力が、それぞれ第（
   Ｊ−１）列の第２のスイッチング回路の出力に接続され
   ていて第（Ｊ−１）列のプロセッサまたは第（Ｊ−１）
   列のメモリからそれぞれ出力されるデータを受信し、第
   ５と第６の入力が、それぞれ第（Ｊ＋１）列の第２のス
   イッチング回路の出力に接続されていて第（Ｊ＋１）列
   のプロセッサまたはメモリからそれぞれ出力されるデー
   タを受信し、上記マルチプレクサの出力は第Ｊ列のプロ
   セッサの入力に接続されており、第Ｊ列の第２のスイッ
   チング回路は、第（Ｊ＋１）列の第２のスイッチング回
   路の出力に接続されていて第（Ｊ＋１）列のメモリから
   出力されたデータを受信する第１の入力と、第Ｊ列のプ
   ロセッサの出力に接続されていてこのプロセッサから出
   力されたデータを受信する第２の入力と、第（Ｊ−１）
   列の第２のスイッチング回路の出力に接続されていて第
   （Ｊ−１）列のメモリから出力されたデータを受信する
   第３の入力とを有する論理回路をさらに備えており、こ
   の論理回路は、第（Ｊ−１）列の第２のスイッチング回
   路の２つの入力にそれぞれ接続されていて第（Ｊ−１）
   列のメモリとプロセッサにデータを供給する２つの出力
   と、第（Ｊ＋１）列の第２のスイッチング回路の２つの
   入力にそれぞれ接続されていて第（Ｊ＋１）列のメモリ
   とプロセッサにデータを供給する別の２つの出力とを有
   し、第Ｊ列の第２のスイッチング回路の上記論理回路と
   上記マルチプレクサは、制御入力を介して上記制御ユニ
   ットに接続されていてこの第Ｊ列の第２のスイッチング
   回路の論理回路とマルチプレクサから出力されるデータ
   の順番を制御することを特徴とする請求項３に記載の装
   置。