JPH06509671A - 並列構造を有するプロセッサボードのシステムアーキテクチャ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 並列構造を有するプロセッサボードのシステムアーキテクチャ発明の分野 本発明は、並列構造によって編成された基本プロセッサのボード多重プロセッサ システムアーキテクチャに関する。本発明は、データ、特に画像素子（画素）に 関するデータを処理するための多くの応用に用いることができる。

発明の背漿 従来の画像の処理は、多数の処理水準から構成されている。この分野における専 門家は、通常３つの処理水準を考える：フィルタされた画像を導き出すためにセ ンサから得られた画像の処理からなる低水準（これが画像の処理に関するときに は、これは、アイオニツク処理（ｉｏｎｉｃ　ｐｒｏｃｅｓｓｉｎｇ）と考えら れる）；フィルタされた画像を抽出し、その後、像的書式を有するデータを記号 的書式に変形して処理の有用な記号を抽出することからなる平均水準（この処理 は、記号処理として知られている）： これらの記号を処理して、実行されるべきアクション（動作）をこれらの記号か ら導き出すためにこれらの記号を変形することからなる高水準。この水準は、そ れが特に形状認識アルゴリズム及び決定推量（ｄｅｃｉｓｉｏｎ　５ｈｏｔｓ） を包含するように、画像の処理の知能（インテリジェンス）を包含する。

低水準は、多数のＳ　Ｉ　ＭＤ　（Ｓｉｎｇｌｅ　Ｉｎ５ｔｒｕｃｔｉｏｎ　Ｓ ｔｒｅａｍ　Ｍｕｌｔｉｐｌｅ　Ｄａｔａ　Ｓｔｒｅａｍ：単一命令多重データ 処理）型マルチプロセッサシステム、即ち、データの異なる項目上で所与の動作 を実行するプロセッサに用いられる。

他方、高水準は、Ｍ　Ｉ　ＭＤ　（Ｍｕｌｔｉｐｌｅ　Ｉｎ５ｔｒｕｃｔｉｏｎ 　Ｓｔｒｅａｍ　Ｍｕｌｔｉｐｌｅ　Ｄａｔａ　Ｓｔｒｅａｍ　：多重命令多重 データ処理）型マルチプロセッサシステム、即ち、データ及び命令の両方に関し て並列処理をさせる複雑な構造に用いられる。

中間水準については、これはめったに並列化されない。しかしながら、添付され た図ＩＡ、ＩＢ、ＩＣ及びＩＤに示されている４つのアプローチ（手法）が提唱 されている。従って、これらの図面上で、実行されるべき平均水準処理が実行可 能な並列構造の４つのアプローチ（手法）が示されている。

図ＩＡは、［ボトムアップ（上昇形）」アーキテクチャを表す。このアーキテク チャにおいて、平均水準ＡＬの動作を支援するために、低水準マルチプロセッサ システムＬＬの可能性は、増大される。独立マルチプロセッサシステムは、高水 準ＨＬの動作を処理できる。

図ＩＢは、「トップダウン（下降形）」アーキテクチャを表す。このアーキテク チャにおいて、平均水準ＡＬの画像の処理をそれらに統合するために、高水準Ｈ Ｌの動作を実行するマルチプロセッサシステムの可能性は、変更される。独立マ ルチプロセッサシステムは、低水準ＬＬの動作を支援できる。

図ＩＣは、処理中にマルチプロセッサが再構成され、単一システムが高水準処理 ＨＬ、平均水準処理ＡＬ及び低水準処理ＬＬと呼ばれる３つの処理水準を支援す る［統一アーキテクチャ」として知られうるアーキテクチャを示している。

図ＩＤは、［自然アーキテクチャノとして知られうる、そして特定の平均水準Ａ Ｉ処理システムを含むアーキテクチャを示している。このアーキテクチャにおい て、各水準は、それ自身の構造有する。従って、次元構造化２（画像の場合）か ら記号構造化に移動することは容易である。しかしながら、それが各システムが 異なる処理水準を支援することを必要とする３つのシステムを要求することによ り、このアーキテクチャは、非常に扱いにくいことが検証される。

統−及びトップダウン（下降形）アーキテクチャは、実現することが難しい：事 実、低水準及び平均水準は、ＳＩＭＤモードシステムに統合されつるが、このモ ードは、高水準処理に対して不適当である。

それゆえに、低水準及び平均水準が所与のＳＩＭＤモードシステムに差し込み可 能なボトムアップアーキテクチャを選択することが好ましく、そして高水準は、 ＭＩＭＤモードで作動する第２のシステムに差し込まれる。

ボトムアップ型マルチプロセッサシステムのアーキテクチャは、既に知られてお り、これらのシステムは、はとんど低水準処理を効果的に実行するが、平均水準 処理について実現することは難しい。

そのようなシステムは、出願番号ＦＲ−＾−２６２３３１０のフランス特許出願 に記載されている。これは、ＳＹＭＰＡＴＩとして知られている画像処理マルチ ブロセッサシステムに関する。しかしながら、このシステムは、後述するように 、最適な性能を示さない。

ＳＹＭＰＡＴＩは、多数のプロセッサからなる分散メモリマルチプロセッサシス テムである。これらのプロセッサは、線状に編成され、１６ビツトの精度を有す る算術論理演算装置（ＡＬＵ）を備えている。画像は、特定のアドレス計算モジ ュールを有するプロセッサ」二に螺旋状に分散される。同期相互接続システムは 、基本プロセッサ間で短距離交換を行わせることを可能にする。更に、各プロセ ッサは、それ自身のメモリアドレスを計算することは自由である；それゆえに、 システムは、同期アドレス指定及び非同期アドレス指定の２つの型を有する。Ｓ ＹＭＰＡＴＩの性能は、低水準処理に対してよいが、平均水準画像処理動作につ いて限られている。事実、この処理の型について、一定の並列処理を維持する目 的でデータの再配分を実行するために上位プロセッサから入力を勧誘することが 必要である。効果として、低水準から平均水準への通過（ｐａｓｓａｇｅ　）は 、問題を提起する二画像の解析について要求されるデータの項目の数（平均水準 処理）は、この画像の要素（画素）の初期数よりも少なく、後者が再分散される ことを要求する。

現行のＳＹＭＰＡＴＩ構造の別の障害は、基本プロセッサ間の長距離アクセスに 関する：このアクセスは、かなりの処理時間を必要とする。更に、ランダム転送 の実現は、ＳＹＭＰＡＴＩに関して複雑である。

発明の概要 本発明は、ＳＩＭＤマルチマルチプロセッサシステムされつる相互接続システム を捉案するこ古によってこれらの障害を解決できる。後者の１つの例は、ＳＹＭ ＰＡＴＨＩである。この相互接続システムは、通信ネットワークとしても知られ ており、システムの種々のプロセッサ間のあらゆるタイプの交換を形成しうる： それらは、他のプロセッサへの各プロセッサの相互通信、全ての他のプロセッサ への一つのプロセッサの通信、及び単一プロセッサへの全てのプロセッサの通信 である。それゆえに、データの分散をさせて、利用可能な資源、即ち、基本プロ セッサ、を効果的に管理することを可能にする。これらのプロセッサは、プロセ ッサが一般的に矩形ネットワークに配置されるボード構造によって編成される。

各プロセッサは、画像の一つの画素又は画素の群に関連しており、上述した相互 接続リンクによって隣接している画素にアクセスする。プロセッサは、並列構造 に従って編成される。即ち、処理を実行することを要求される全てのプロセッサ は、同時に同じ処理を実行する。

特定的には、本発明は、並列構造によって編成された基本プロセッサボードのシ ステムに関し、この基本プロセッサボードのシステムは、基本プロセッサに対応 して接続されたメモリと、これらプロセッサを相互接続する手段とを含んでいる 。上記プロセッサ相互接続手段は、それぞれが割り当てられ一つのプロセッサに 接続されかつボードにて隣接しているプロセッサのセルに接続されるセルを含ん でいる。ボードの最後のプロセッサのセルは、ボードの最初のプロセッサのセル に接続されて、一度接続されたセルは、少なくとも一つのプロセッサによって放 出されたメツセージが循環する環状ネットワークを形成する。これらのメツセー ジは、少なくとも他の一つのプロセッサに対して意図されたものである。

利点的に、同期で処理を実行するためにプロセッサは、編成されかつセルのネッ トワークは、プロセッサへの非同期アクセスを許容するような方法で編成される 。

本発明によれば、システムは、環状ネットワークにてデータの入力及び出力を順 序付けしかつリング（環状ネットワーク）に沿ってこのデータをシフトすること ができる中央処理装置を含む。プロセッサに割り当てられたセルに類似したセル によって、中央処理装置は、環状ネットワークに接続されうる。

更に、各セルは、セルが対応付けられたプロセッサにアドレス指定されるメツセ ージを認識するための手段を含む。セルは、受は取ったが或いは放出されたメツ セージに包含された情報を記憶するための手段、そして、隣接しているセル及び 制御処理装置との対話を管理する手段を更に含む。記憶手段は、認識手段に接続 されており、認識手段は、環状ネットワークに接続されている。加えて、管理手 段は、ネットワーク、記憶手段及び認識手段に接続されている。

本発明の一つの特性によれば、プロセッサが全ての他のプロセッサに一般化され たメツセージを送信するときにメツセージを認識する手段は抑止されうる。

利点的に、環状ネットワークのセルは、第１の環状ネットワークにおけるメツセ ージの循環方向に対抗する方向にメツセージが循環する第２の環状ネットワーク の同一のセルに接続される。

画像のデータの向上した処理を得るために、システムは、セルによって環状ネッ トワークに接続された、浮動算術処理装置（ＦＰＵ）のような、専用モジュール を含みうる。

更に、システムは、セルによって環状ネットワークに接続された総合メモリを含 みうる。システムは、環状ネットワークのセルへの、全体メモリのセルに接続さ れた少なくども一つのインタフェースをも含む。

図面の簡単な説明 本発明の他の利点及び特性は、添付した図面を参照（７て説明される非限定的な 以下の記述からも明らかになるであろう。

図ＩＡ、ＩＢ、Ｉｃ及びＩＴ）は、既に記述したように、平均水準処理について の４つの並列アーキテクチャアブロー千（手法）を表わす：図２は、本発明の相 互接続システムの単線結線図を示；図３は、セルを表わす。

図４は、本発明の相互接続システムを表しており、この図は、相互接続システム によって接続されたセル、プロセッサ、メモリ及び制御処理装置間のリンクを示 している： 図５は、本発明の池の実施例であり、より高い性能を有する相互接続システムの 線図を表す。

好ましい実施例の説明 図２は、インテリジェント（知能）又は環状ネットワークとしても知られる相互 接続システムの単線結成図を示す。この相互接続システムは、ループを形成する ような方法で相互接続されたステーション（局）を含んでおり、その結果、環状 ネットワークアプリケーションの名称で呼ばれる。このネットワークの各局は、 信号を送信或いは受信することができる。この信号の受信は、リングにて循環し ているメツセージを通知することによって達成される。

１局（ステーション）Ｊは、セル（ノード（節）としても知られている）、基本 プロセッサ及びメモリによって構成されていることが理解される。それゆえに、 環状ネットワークは、それ自体がメモリＭに接続された、基本プロセッサＥＰに それぞれ接続されたセルの組Ｃによって構成されている。従って、情報の交換は 、メモリＭとその関連プロセッサプロセッサＥＰとの間、そしてプロセッサＥＰ とその関連セルＣとの間で直接確立されうる。各セルＣは、更に、そのアウトレ ット（排出口）によってネッＩ・ワークにおける次のセルのイン１ノツト（吸込 口）に接続される。従って、各プロセッサＥＰは、それらのセルによって別のプ ロセッサと情報を交換できる。

事実、本発明のマルチプロセッサシステムにおいて、メモリは、分散型メモリで あり、即ち、各プロセッサＥＰは、システムの別のプロセッサに接続されたメモ リＭに関連しうる。本発明の環状相互接続モードは、プロセッサのそれぞれとネ ットワークの他のプロセッサのそれぞれへの関連するメモリとの間のこの交換を 達成することができる。このプロセッサ間の対話は、プロセッサのそれぞれに対 応付けられたセルによって確立されかつ管理される。従って、メツセージを送信 したがっているプロセッサは、それらの関連セルによってネットワークに送信さ れるメツセージを書込む。

プロセッサによってリングに送信された全てのメツセージのように、このメツセ ージは、 −伝送されるべきデータフィールド、 −メツセージが意図している多数のプロセッサ及びその構内アドレスからなるア ドレスフィールド、そして −制御フィールド の３つのフィールドによって構成される。

プロセッサＥＰによって送信されたメツセージは、リングの中を循環し、そして 、それが意図しているプロセッサがそのメツセージを受信するとすぐに、このプ ロセッサは、データを回復し、かつ制御フィールドにデータの項目が正確に受信 されたことを示す。従って、各メツセージは、独立に循環される。即ちメッセ− ジは、非同期的に分散される。

更に、このネットワークに接続されていものとしては、中央処理装置がある。

この制御装置（ＣＵ）は、プロセッサのセルに同一なセルＣに接続されており、 それゆえに、情報のその交換についてネットワークを用いることができる。この 中央処理装置は、特に、ネットワークにおけるメツセージの循環を管理すること ができる。従って、リングが空のときは、新たな書込みの許可、即ち、メツセー ジの新たな送信が制御処理装置によって与えられる。

セル及び中央処理装置がそれぞれネットワークにおけるメツセージの受信及び循 環を管理する間、プロセッサは、低水準処理のような他の処理を実行するための 可能性及び受容力を有する。

従って、「インテリジェント」ネットワークは、メツセージがプロセッサの多数 の機械サイクル（本発明の記述された実施例によれば約８機械サイクル）でリン グを巡る非同期連続モードに従って動作する。

図３は、セルＣを図式的に示す。このセルは、メツセージ認識モジュール２、バ ッファ４．６、制御論理８、及びインタフェースｌＯを含む。

バッファ４．６は、実施例によれば、レジスタ、メモリ或いはＦＩＦＯ（先入れ 先出し）予備リストのいずれかで有りうる。記述された実施例においては、これ らバッファ４．６は、他のセルのレジスタに対応付けられており、並列シストを 有しかつメツセージが非常に速く循環するようにリルーブされた（ｒｅｌｏｏｐ ｅｄ）レジスタを形成するレジスタである。バッファ６は、完全なメツセージを 記憶し、バンファ４は、そこに刻まれたプロセッサナンバー無しでメツセージを 記憶する。

図３に示したセルは、ネットワークのプロセッサのセルＣｉとして考慮される。

このセルＣ１によって受信されたメツセージは、セルＣ１−１から届く。各メツ セージは、そのメツセージがその関連プロセッサＥＰｉにアドレス指定されたか またはアドレス指定されなかったかどうかを決定することができるメツセージ認 識モジュール２を介してセルＣｉに入る。このメツセージ認識モジュール２は、 それに対応付けられたプロセッサの数を受信したメツセージのアドレスフィール ドに存在するプロセッサ数と比較する。もし一致すれば、データ及びアドレスは 、バッファ４に記憶され、プロセッサは、例えば、メツセージの制御フィールド に包含されたＤＬビット（データ読取り）を設定することによってそれ（プロセ ッサ）がメツセージを読取ったという信号を送信する。メツセージが読取られな い限り、即ち、中央処理装置がＤＬビットを検出しない限り、ネットワークは、 アクティビティ−支援される。

従って、もし受信したメツセージが、セルＣｉのメツセージ認識モジュール２に よって認識されなければ、それは、メツセージ認識モジュール２及び制御論理８ に入力−接続されたインタフェース１０に向けられて、次に、セルＣｉ＋１のメ ツセージ認識モジュール２に送信される。他方、もしメツセージが、メツセージ 認識モジュール２によって認識されるならば、メツセージに包含されるデータは 、メツセージ認識モジュール２及び制御論理８に入力−接続されたレジスタ４に 送信される。同時に、信号は、制御論理８によって受信されたメツセージの制御 フィールドに送信される。このメツセージは、リングを循環しているメツセージ は、それが意図していたプロセッサによって正確に受信されたことを中央処理装 置ＣＵに知らせる。次に、プロセッサは、プロセッサにアドレス指定されたデー タを読出し、その後、プロセッサに直接接続されたメモリＭｉにデータを記憶す ることができる。メツセージ（検出されたＤＬビット）に包含されたデータを読 出した後、別のメツセージがリングの循環に設置される。

同様に、プロセッサＥＰｉがメツセージを送信することを決めたときには、プロ セッサは、プロセッサに入出カー接続され、かつ、隣接しているセルＣｉ＋１の メツセージ認識モジュール２へのメツセージの送信を確実にするインタフェース ＩＯに出力−接続されたレジスタ６に、このメツセージを書込む。ＳＩＭＤモー ドにおいて、この書込み動作は、メツセージを送信することを望んでいる全ての プロセッサによって同時に達成される。換言すれば、これらのプロセッサは、並 列に作動する。

本発明の一実施例によれば、プロセッサが全体のメツセージ、即ちネットワーク の他の全てのプロセッサについて意図したデータの項目、を送信したときに、メ ツセージ認識モジュール２は、抑止される（透過にする）ことが可能である。

非送信プロセッサのメツセージ認識モジュール２が透過的になるときには、デー タは、ネットワークの各ノード（節）、即ちネットワークの各セルにて利用可能 である。

より機能的な方法において、各セルの役割は、相互接続システムの堅実な機能（ ｓｏｕｎｄ　ｆｕｎｃｔｉｏｎｉｎｇ　）に関する根本（ｐｒｉＩＩｏｒｄｉａ ｌ）であり、−メツセージがその関連プロセッサにアドレス指定されたかどうか を決定し−その関連プロセッサのメモリにおけるデータの読取り及び書込み動作 を制御しニ ー　送信または受信されるメツセージを記憶し；−その関連ブロセッ刃とは異な るブロモ・・ｌすが、その関連プロセッサを含んで他の全てのプロセンサに情報 を送信したときに、そのプロセッサを抑止しニー　隣接しているセル及び中央制 御処理装置との対話を管理する段階からなる。

更に、中央制御処理装置の役割は、メモリへの同時アクセルするときに現れる矛 盾を管理し、現行のプログラムの実行に関して調停するためにバ・ソファ４．６ （例えば、全バッファ等）によって送信された信号を考慮し、問題が生じたなら ば、エラーメツセージを生成することである。加えて、中央制御処理装置は、増 加した作動（演算）速度を可能にする、レジスタが基本プロセッサに総合されな いので、ネットワークを用いることによって画像の入出力をより迅速に実行でき る機能を統合することができる。

図４は、本発明の一つの実施例に従って、中央処理装置、プロセッサ及び図２に 示すようなネットワークからなるマルチプロセッサシステムを示す。この図は、 マルチプロセッサシステムの各要素間の関係をも示す。図２に示されているよう に、セルは、ネットワークの一つのセルに相互接続されており、本発明の一定の 実施例に従ってこのセルは、中央処理装置に統合されることが可能であることが わかる。

クロック信号をセルのそれぞれに送信するために、この中央制御処理装置は、各 セルにも接続されている。加えて、この中央制御処理装置は、セル制御論理によ って送信された制御ピントをセルのそれぞれから受信する。クロック信号及びこ れら制御ビットは、所与の物理的なリンク上を循環することができる。更に、他 の全てがその近隣に接続されるように、中央制御処理装置は、リングにてその隣 接しているプロセッサに接続される。

本発明の一つの実施例によれば、プロセッサから生起される情報ビ・ソトを制御 装置にダウンロードするために、ネットワークの第１のプロセッサは、中央制御 処理装置（中央制御処理装置は、プロセッサに信号を送信し、プロセッサは、中 央制御処理に信号を送信する）との二重（複線）リンクを有しうる。

図５は、本発明の別の実施例に対応するインテリジェントネットワークの図表を 示す。この他の実施例は、プロセッサ間の交換を最適化することができる。

実際、本発明のこの実施例において、相互接続システムは、２つの環状ネットワ ークＲｉ、Ｒ２からなり、情報は、２つのネットワークのそれぞれにおいて対抗 方向に循環している。第１のネットワークＲ１において、メツセージは、増大す るプロセッサ数の方向に循環し、第２のネットワークＲ２において、メツセージ は、第１のネットワークＲ１の方向に対抗する方向に循環する。３２を超過する 多数のプロセッサについて、対抗する交換方向を有する２つのネットワークを用 いることは有利である。例えば、もしプロセッサＥＰＩがプロセッサＥＰｉ（例 えば、ｉ＝２５０）と対話を実施することを望ならば、プロセッサの数の増大す る方向に関して負方向にメツセージが循環する第２のネットワークを介してメツ セージを交換することは、より有利、即ちより迅速である。他方、もしプロセッ サＥＰＩがプロセッサＥＰ２にメツセージを送信することを望ならば、第１のネ ットワークにおいえるメツセージの循環時間は、第２の環状ネットワークにおけ るよりも、更に少ない。

メツセージを伝送するために用いられるネットワークの選択は、メツセージが意 図されたプロセッサのアドレスを観測することによって達成される。勿論、リン グにて最短経路を許容するネットワークが選択される。

第２の環状ネットワークＲ２は、第１のネットワークＲ１と同一である。即ち、 第２の環状ネットワークＲ２は、第１のネットワークと同数のセルからなり、各 セルは、第１にその隣接しているセルに接続され、第２に第１のネットワークの セルに対応するセルに接続される。図５は、浮動演算処理装置（ＦＰＵ）及び全 体メモリＯＭのような特定のモジュールをも示している。これらのモジュールは 、マルチプロセッサシステムに追加の処理能力及び柔軟性を提供することができ る。

事実、ＦＰＵは、ネットワークに接続されたセルによってシステムに統合されつ る。そして、その存在によって増大した処理能力を提供する。

全体メモリＯＭは、その名称が示すように、ネットワークの全てのプロセッサに 共通なメモリであり、各プロセッサがネットワークを介してそのメモリに直接ア クセルを得ることができる。

ＦＰＵとは別に、本発明において用いることができる特定の計算モジュールの中 で、これは、２一つのレジスタの内容間の比率を実行できるデバイダ−モジュー ル、或いは連鎖リスト処理プロセッサでありうる。

一般的に言えば、本発明のプロセッサ間の相互通信システムは、はとんどのＳＩ ＭＤ型システムに用いることができ、そして、特にデータ分散段階の間、並列処 理を維持することによって有効中型水準処理を許容しうる。

国際調査報告 麺１ｈａｓ−ｐ−一−ｍｅｎｉａｌ　ｊ・−ｐｍ　−７−ｂｍｗ−一一一−ｐ？ Ｓ：Ｅ＝士＝＝１％　０４ｍ　＝　：：：　ｗｆ＋　＝ｈ：Ｚ　＝ユ＝＝２＝二 ｗｍ−１ｈ　ｒ−１−一一一−ｏ　２　／　１２　／９２フロントページの続き （７２）発明者　ケーゼル　ジョゼフ フランス国　エフ−９１６８０ブリュイエール　し　シャチル　クールシン　モ ンテル（７２）発明者　シュミット　レノー フランス国　エフ−２８７００ベーヴイルル　コント　リュー　ド　スボルト　 １３（７２）発明者　エサフィ　アサーヌ フランス国　エフ−９１４００オルセイ　リュー　ド　シャルトル　４０

Claims (10)

【特許請求の範囲】
1. １．並列構造によって編成されたＳＩＭＤ基本プロセッサボードのシステムであ って、基本プロセッサ（ＥＰ）にそれぞれ接続されたメモリ（Ｍ）と、前記基本 プロセッサを相互接続する手段とを含んでおり、これら基本プロセッサのそれぞ れは、ボードにて近傍の基本プロセッサと介在するデータの同期交換をする低水 準処理を実行することが可能であり、前記基本プロセッサのそれぞれは、非同期 アドレッシングモジュールを含んでおり、前記基本プロセッサ相互接続手段は、 それそれが、ボードにて基本プロセッサに割り当てられかつ接続されそして隣接 している基本プロセッサのセルに接続されたセル（Ｃ）を含んでおり、最後の基 本プロセッサのセルは、ボードの最初の基本プロセッサのセルに接続されており 少なくとも２つの基本プロセッサとそれらの対応する関連メモリとの間のデータ の非同期交換を許容するようにメッセージが循環する環状ネットワークを形成す べく接続され、前記編成されたプロセッサは、非同期データの交換をすることが できる平均水準処理を実行することが可能であることを特徴とする並列構造によ って編成されたＳＩＭＤ基本プロセッサボードのシステム。
2. ２．前記システムは、前記メッセージに包含された前記データの環状ネットワー クにおける入力及び／又は出力を順序付けることが可能な中央制御処理装置（Ｃ ｕ）を含むことを特徴とする請求項１に記載のシステム。
3. ３．前記中央制御装置は、セルによって前記環状ネットワークに接続されること を特徴とする請求項２に記載のシステム。
4. ４．各前記セルは、前記環状ネットワークに接続され、当該各セルが接続された 前記基本プロセッサにアドレス指定された前記メッセージを認識する認識手段と 、前記認識手段に接続され、前記受信されたメッセージ又は送信されるべきメッ セージに包含されたデータを記憶する記憶手段（４，６）と、前記ネットワーク 、前記記憶手段及び前記認識手段に接続され、前記隣接しているセル及び前記制 御装置との対話を管理する管理手段（８，１０）とを含むことを特徴とする請求 項３に記載のシステム。
5. ５．前記認識手段は、基本プロセッサが一般化されたメッセージを前記他の全て のプロセッサに送信するときに、抑止されることが可能であることを特徴とする 請求項４に記載のシステム。
6. ６．前記ネットワークの前記セルは、前記メッセージが前記第１のネットワーク における前記メッセージの循環方向に対抗する方向に循環する第２のネットワー クの同一なセルにそれぞれ接続されることを特徴とする請求項１から５のいずれ かに記載のシステム。
7. ７．前記システムは、セルに接続された特定の計算モジュールを含み、該セルは 、前記環状ネットワークに接続されることを特徴とする請求項１から６のいずれ かに記載のシステム。
8. ８．前記特定の計算モジュールは、浮動演算処理装置であることを特徴とする請 求項７に記載のシステム。
9. ９．前記システムは、セルに接続された全体メモリ（ＯＭ）を含み、該セルは、 前記環状ネットワークに接続されることを特徴とする請求項１から８のいずれか に記載のシステム。
10. １０．前記基本プロセッサは、一度編成されたならば、前記低水準処理（アイオ ニック処理）及び平均水準処理（記号処理）を実行可能である画像の処理につい ての請求項１から９のいずれかに記載のシステムの応用。