DE3885234T2

DE3885234T2 - Bildelementdatenverarbeitungsvorrichtung.

Info

Publication number: DE3885234T2
Application number: DE88402847T
Authority: DE
Inventors: Jean-Luc Basille; Hassane Es-Safi; Didier Juvin; Jean-Yves Latil
Original assignee: Adermip Ass Pour Le Dev de l E; Commissariat a lEnergie Atomique CEA
Current assignee: Adermip Ass Pour Le Dev de l E; Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Priority date: 1987-11-16
Filing date: 1988-11-14
Publication date: 1994-04-28
Anticipated expiration: 2008-11-15
Also published as: EP0317413B1; DE3885234D1; US5048108A; FR2623310A1; JPH01187676A; JP3083822B2; FR2623310B1; EP0317413A1

Description

Die vorliegende Erfindung betrifft eine Verarbeitungvorrichtung für Bildelementedaten.
Sie wird vor allem angewandt bei der Formenerkennung
Man weiß, daß die meisten Verarbeitungsvorrichtungen von Daten, die Bildelemente betreffen (oder Pixel im Englischen), die festgelegt werden an den Schnittpunkten von vorgegebenen Zeilen und Spalten, Speichereinrichtungen dieser Daten enthalten und Verarbeitungseinrichtungen der gespeicherten Daten. Die zu einem Element gehörenden Daten werden verarbeitet in Verbindung mit Daten, die zu jedem der Elemente gehören, die sich in der unmittelbaren Umgebung des betreffenden Elements befinden. Im allgemeinen, um zu einem, durch eine Zeilennummer und eine Spaltennummer festgelegten Bildelement gehörende Daten zu verarbeiten, berücksichtigt man Daten, die zu Elementen gehören, die sich in einem im allgemeinen quadratischen Fenster von wenigstens 9 Elementen befinden. Dieses Fenster umfaßt das behandelte Element, das seine Mitte einnimmt, sowie 8 umgebende Elemente.
Die umgebenden Elemente befinden sich an den Zeilen- und Spalten-Schnittstellen, die der Zeile und der Spalte benachbart sind, die den Ort des zu behandelnden Elements festlegen.
Bekannt sind verschiedene Vorrichtungen, die ermöglichen, zu jedem Bildelement gehörende Daten zu verarbeiten, indem Daten der umgebenden, in einem vorgegebenen Fenster befindlichen Bildelemente berucksichtigt werden.
Eine dieser Vorrichtungen verwendet eine sogenannte "Pipelining"-Struktur, die die durchzuführenden Verarbeitungen in Schritte zerlegt, wobei jeder Schritt von einem speziellen Modul übernommen wird. Die verschiedenen Module können Parallel- Verarbeitungen durchführen, wobei jeder Modul die Resultate des vorhergehenden Moduls bearbeitet. Diese Art Vorrichtung weist einen Wirkungsgrad auf, der begrenzt wird durch das Aufteilen der Verarbeitungen in verschiedene Schritte und paßt sich schlecht an unterschiedliche Verarbeitungsarten an.
Eine andere Vorrichtung verwendet eine sogenannte systolische Netzarchitektur. Diese Architektur kann betrachtet werden wie eine Verallgemeinerung der Pipelining-Struktur. In einem systolischen Netz kann jeder Modul mehrere vorgeschaltete Module und mehrere nachgeschaitete Module umfassen, jedoch ist diese Struktur noch spezifischer als die Pipelining-Strukur und schwieriger auszuführen.
Eine weitere Vorrichtung verwendet Strukturen in der Form von Prozessorentabellen bzw. Prozessorenarrays (processor arrays im Englischen), gebildet durch Elementarprozessoren, angeordnet zu im allgemeinen rechtwickligen Netzen. Jeder Elementarprozessor kann verbunden sein mit einem Pixel oder mit einer Gruppe von Pixeln des Bildes und er hat Zugriff auf die benachbarten Pixel durch Zusammenschaltungsverbindungen mit den in dem Netz benachbarten Prozessoren.
Diese Struktur ist vorteilhaft, denn sie stellt eine vollkommene Übereinstimmung her mit der Auflösung des Bilds in Pixel, festgelegt durch Zeilen und durch Spalten. Sie ermöglicht eine sehr hohe Parallelität, da alle Pixel simultan verarbeitet werden können. Sie hat jedoch den Nachteil, aus Gründen der Integrationstechnik, eine Anzahl Elementarprozessoren aufzuweisen die kleiner ist als die Abmessungen des Bildes, das 128x128 oder sogar 512x512 Pixel umfassen kann. Die Kosten von Vorrichtungen, die Prozessorentabellen-Strukturen verwenden, sind sehr hoch. Außerdem, die Durchführung paralleler Algorithmen in solchen Tabellen, und vor allem von Abtastalgorithmen, ist schwierig.
Schließlich, das Dokument von T.ERICSSON u.a.:"LIPP - A SIMD multiprocessor architecture for image processing" in CONF. PROC. OF THE 10TH ANNUAL INT. SYMP. ON COMP. ARCHITECTURE, ROYAL INST. OF TECHNOLOGY, Stockholm SE, 1983, Computer Society Press, Seiten 395-400, macht bekannt mit einer Verarbeitungsvorrichtung für Bildelementedaten, der Präambel des Anspruchs 1 entsprechend, unter Verwendung einer Tabelle von neun Prozessoren, um ein Pixel zu verarbeiten und die neun umgebenden Pixel. Hier können neun Pixel simultan verarbeitet werden.
Die vorliegende Erfindung hat das Ziel, diese Nachteile zu beseitigen und vor allem eine Verarbeitungsvorrichtung zu liefern für Daten von Bildelementen, festgelegt durch Zeilen und Spalten, die einer sogenannten "Prozessorentabellen"-Struktur nahe kommt, ohne jedoch eine ebenso große Anzahl Prozessoren zu benötigen, was die Herstellung des Typs "Integrierte Schaltung" sehr viel einfacher und weniger teuer macht. Diese Ziele werden erreicht durch sinnvolle Zusammenschaltungen der Prozessoren untereinander, durch eine spiralförmige Organisation der jeweils in den Speichern der verschiedenen derart zusammengeschalteten Prozessoren gespeicherten Daten und durch eine besondere Adressierung der Daten, die die zu behandelnden Bildelemente betreffen. Die Erfindung hat auch zum Ziel, die Programmierung der komplizierten Verarbeitungsalgorithmen zu vereinfachen und so die Kosten der Bildverarbeitungen zu reduzieren und dabei die Herstellung von Verarbeitungsmodulen mit mehreren zusammengeschalteten, leicht integrierbaren Prozessoren zu ermöglichen.
Wie man weiter unten im Detail sehen wird, sind mehrere Prozessoren über eine auf sich selbst zurückgeschleifte Leitung verbunden. Jeder Prozessor führt die gleiche Verarbeitung im selben Moment durch, aber mit seinen eigenen Daten; jeder Prozessor kann nicht nur mit seinen beiden Nachbarn links und rechts verbunden sein (Distanz 1), sondern auch mit seinen linken und rechten Nachbarn mit der Distanz 2 und der Distanz 3.
Die Erfindung hat eine Verarbeitungsvorrichtung für Bildelementedaten zum Gegenstand, wie durch den Anspruch 1 definiert.
Nach einer anderen Charakteristik der Erfindung ist jeder Prozessor direkt mit seinem Speicher verbunden, um Daten in diesen Speicher einzuschreiben, wobei die Verbindungseinrichtungen für jeden Prozessor eine erste und eine zweite Daten- Verteilerschaltung umfassen, die mit der Ablaufanordnung verbunden sind, wobei jede erste Verteilerschaltung zudem mit dem entsprechenden Speicher und mit dem entsprechenden Prozessor verbunden ist und jede zweite Verteilerschaltung mit dem entsprechenden Prozessor verbunden ist, wobei diese erste Verteilerschaltung jedes Prozessors mit den zweiten Verteilerschaltungen zweier benachbarter Prozessoren über bidirektionale Leitungen verbunden ist und die zweite Verteilerschaltung jedes Prozessors mit den zweiten Verteilerschaltungen zweier benachbarter Prozessoren über bidirektonale Leitungen verbunden ist, wobei die erste und die zweite Verteilerschaltung jedes Prozessors des Rangs J, enthalten wenigstens zwischen j=0 und j=3, Einrichtungen enthalten, um:
a) - im Speicher des Prozessors gelesene Daten zu diesem Prozessor zu übertragen (FROME, TOPE),
b) - vom Prozessor gelieferte Daten zum Speicher dieses Prozessors zu übertragen (TOME, FROPE),
c) - im Speicher eines Prozessors des Rangs J gelesene Daten zu einem Prozessor des Rangs J+1 zu übertragen (FROME, TOPED, FROMG),
d) - im Speicher eines Prozessors des Rangs J gelesene Daten zu einem Prozessor des Rangs J-1 zu übertragen (FROME, TOPEG, FROMD),
e) - von einem Prozessor des Rangs J gelieferte Daten zu einem Prozessor des Rangs J+1 zu übertragen (TOMD, FROPEG, TOPE),
f) - von einem Prozessor des Pangs J gelieferte Daten zu einem Prozessor des Rangs J-1 zu ubertragen (TOMG, FROPED, TOPE),
g) - Daten des Speichers eines Prozessors des Rangs J zu einem Prozessor des Rangs J+2 zu übertragen (FROME, TOPED, FROMG, VDO, VGI),
h) - Daten des Speichers eines Prozessors des Rangs J zu einem Prozessor des Rangs J-2 zu übertragen (FROME, TOPEG, FROMD, VGO, VDI),
i) - Daten eines Prozessors des Rangs J zu einem Prozessor des Rangs J+2 zu übertragen (TOMD, FROPEG, TOPED, FROMG),
j) - Daten eines Prozessors des Rangs J zu einem Prozessor des Rangs J-2 zu übertragen (TOMG, FROPED, TOPEG, FROMD),
k) - Daten eines Prozessors des Rangs J zu einem Prozessor des Rangs J+3 zu übertragen (TOMD, FROPEG, TOPED, FROMG, VDO, VGI) und
l) - Daten eines Prozessors des Rangs J zu einem Prozessor des Rangs J-3 zu übertragen (TOMG, FROPED, TOPEG, FROMD, VGO, VDI).
Nach einer weiteren Charakteristik enthält jede erste Verteilerschaltung des Rangs J einen Multiplexer, der einen ersten Eingang hat, der verbunden ist mit dem Speicher des Prozessors des Rangs J, um in diesem Speicher gelesene Daten (FROME) zu empfangen, einen zweiten Eingang, verbunden mit einem Ausgang der zweiten Verteilerschaltung des Rangs J-1, um Daten (FROPEG) zu empfangen, die von dieser zweiten Verteilerschaltung des Rangs J-1 geliefert werden, und einen dritten Eingang, verbunden mit einem Ausgang der zweiten Verteilerschaltung des Rangs J+1, um Daten (FROPED) zu erhalten, die geliefert werden durch die zweite Verteilerschaltung des Rangs J+1, wobei dieser Multiplexer einen Ausgang enthält, der verbunden ist mit einem Eingang (22, TOPE) des Prozessors des Rangs J, mit einem Eingang (TOPEG) der zweiten Verteilerschaltung des Rangs J-1 und mit einem Eingang (TOPED) der zweiten Verteilerschaltung des Rangs J+1, um die vom Multiplexer empfangenen Daten an den Prozessor des Rangs J zu liefern, oder an die zweiten Verteilerschaltungen der Ränge J-1 oder J+1, in Abhängigkeit von Ablaufbefehlen, die an Steuereingängen des Multiplexers empfangen werden, die mit Ausgängen der Ablautsteuerungseinrichtungen verbunden sind.
Nach einer weiteren Charakteristik enthält jede Verteilerschaltung des Rangs J einen Multiplexer, der jeweils durch einen ersten Eingang mit einem Ausgang des Prozessors des Rangs J verbunden ist, um von diesem Prozessor gelieferte Daten zu empfangen, während ein zweiter Eingang mit dem Ausgang des Multiplexers der ersten Verteilerschaltung des Rangs J verbunden ist, um Daten (FROME, TOPE), die von dem Speicher des Rangs J kommen, zu empfangen, ein dritter und ein vierter Eingang jeweils mit Ausgängen der zweiten Verteilerschaltung des Rangs J-1 verbunden sind, um jeweils vom Prozessor des Rangs J-1 und vom Speicher des Rangs J-1 gelieferte Daten (VGI, FROMG) zu empfangen, und ein fünfter und ein sechster Eingang jeweils mit Ausgangen der zweiten Verteilerschaltung des Rangs J+1 verbunden sind, um jeweils vom Prozessor und dem Speicher des Rangs J+1 gelieferte Daten (VDI, FROMD) zu empfangen, während ein Ausgang dieses Multiplexers mit einem Eingang des Prozessors des Rangs J verbunden ist, wobei diese zweite Verteilerschaltung des Rangs J ferner eine logische Schaltung umfaßt, die einen ersten Eingang hat, der mit einem Ausgang der zweiten Verteilerschaltung des Rangs J+1 verbunden ist, um vom Speicher des Rangs J+1 gelieferte Daten (FROMD) zu empfangen, einen zweiten Eingang, der mit einem Ausgang des Prozessors des Rangs J verbunden ist, um von diesem Prozessor gelieferte Daten zu empfangen, und einen dritten Eingang, der mit einem Ausgang der zweiten Verteilerschaltung dem Rangs J-1 verbunden ist, um vom Speicher des Rangs J-1 gelieferte Daten (FROMG) zu empfangen, wobei diese logische Schaltung zwei Ausgänge hat, die jeweils mit zwei Eingängen der zweiten Verteilerschaltung des Rangs J-1 verbunden sind, um Daten (TOMG, VGO) an den Speicher und an den Prozessor des Rangs J-1 zu liefern, und zwei Ausgänge hat, die jeweils mit zwei Eingängen der zweiten Verteilerschaltung des Rangs J+1 verbunden sind, um Daten (TOMD, VDO) an den Speicher und an den Prozessor des Rangs J+1 zu liefern, wobei die logische Schaltung und der Multiplexer der zweiten Verteilerschaltung des Rangs J durch Steuereingänge mit Ausgängen der Ablaufsteuerungseinheit verbunden sind, um die Abläufe der durch die Ausgänge der logischen Schaltung und durch den Multiplexer der zweiten Verteilerschaltung des Rangs J gelieferten Daten zu steuern.
Die Charakteristika und Vorteile der Erfindung gehen besser aus der nachfolgenden Beschreibung hervor, gegeben mit Bezug auf die beigefügten Zeichnungen:
- die Figur 1 stellt ein herkömmliches Beispiel der Datenadressierung in einem Speicher dar, wobei diese Daten Elemente eines Bilds betreffen, das 16x16 Elemente umfaßt,
- die Figur 2 stellt ein Beispiel einer spiralförmigen Adressierung von Daten dar, die in den vier Speichern von vier Prozessoren verteilt sind, für ein Bild von 16x16 Elementen,
- die Figur 3 stellt schematisch eine erfindungskonforme Vorrichtung dar,
- die Figur 4 stellt schematisch eine erste, in der Vorrichtung der Erfindung verwendete Datenverteilerschaltung dar,
- die Figur 5 stellt schematisch eine zweite, in der Vorrichtung der Erfindung verwendete Datenverteilerschaltung dar.
Die Figur 1 ist eine Tabelle, die schematisch verschiedene Adressen eines Speichers darstellt, in dem die Bildelemente betreffenden Daten gespeichert sind. In diesem Beispiel geht man davon aus, daß die gespeicherten Daten Bildelemente betreffen, die sich an den Schnittpunkten der von 0 bis 15 nummerierten Spalten mit den von 0 bis 5 nummerierten Zeilen befinden.
Jedes Ziffernpaar, wie z.B. 0.0, bezeichnet eine Speicheradresse, in der die ein Bildelement betreffenden Daten gespeichert sind, das sich am Schnittpunkt der Spalte Nummer 0 und der Zeile Nummer 0 befindet. Die Werte der Daten (z.B. die Intensität jedes Elements) sind in dieser Tabelle nicht angegeben.
Auf gleiche Weise bezeichnet das Ziffernpaar 1.3 die Speicheradresse, in der die Daten gespeichert sind, die das Bildelement betreffen, das sich am Schnittpunkt der Zeile 1 und der Spalte 3 befindet. Diese Datenadressierungsorganisation in einem Speicher ist die herkömmlichste Organisation. Die bekannten, dem Stand der Technik entsprechenden Datenverarbeitungsvorrichtungen ermöglichen, die in diesem Speieher enthaltenen, jedes Bildelement betreffenden Daten zu verarbeiten, indem nicht nur die ein in Betracht gezogenes Bildelement betreffenden Daten verarbeitet werden, sondern ebenfalls die Daten, die die benachbarten Bildelemente betreffenden, enthalten in einem Fenster vorgegebener Größe.
So werden z.B. die Daten, die das an der Adresse 1.8 befindliche Bildelement betreffen, verarbeitet, indem Daten der benachbarten Bildelemente berücksichtigt werden, enthalten z.B. in einem Fenster F der Größe 3x3, 9 Bildelemente enthaltend. Dieses Fenster kann größere Abmessungen haben und z.B. 5x5=25 Bildelemente enthalten, wobei das zu verarbeitende Bild immer die Mitte des Fensters einnimmt.
Man definiert auf bekannte Weise verschiedene Bezugsdistanzen der dem in Betracht gezogenen Bildelement benachbarten Bildelemente. So befinden sich in dem gewählten Beispiel, wo das zu verarbeitende Bildelement die Adresse 1.8 einnimmt, die Bildelemente, deren Daten die Adressen 0.9 und 2.7 einnehmen, auf Distanz 0 zum gewählten Bildelement. Auf gleiche Weise befinden sich die Bildelemente, deren Daten die Adressen 1.7 und 1.9 einnehmen und die Adressen 0.8 und 2.8 auf Distanz 1 zum gewählten Element. Schließlich befinden sich dJe Bildelement 0.7, 0.9, 2.7 und 2.9 auf Distanz 2 zum gewählten zentralen Element.
Es wäre auch möglich, in einem Fenster mit größeren Abmessungen Distanzen zu definieren, die größer sind als 2.
Mit Hilfe dieses Beispiels stellt man fest, daß jede Verarbeitung eines Bildelement, das sich in einer vorgegebenen Adresse befindet, nicht nur den Zugriff auf die dieses Element betreffenden Daten erforderlich macht, sondern ebenfalls und wenigstens den Zugriff auf die Daten, die Bildelemente betreffen die sich in Adressen der Distanz 1 und der Distanz 2 befinden.
Wie weiter oben angegeben, verwenden die bekannten Verarbeitungsvorrichtungen Speicher, in denen die Daten gespeichert werden wie in der Tabelle der Figur 1 dargestellt.
Dieser Organisationstyp der Datenadressierung im Speicher hat den Nachteil, eine sehr große Anzahl Verarbeitungsprozessoren und Zwischenverbindungen unter diesen Prozessoren erforderlich zu machen.
Die Figur 2 ist eine Tabelle, die eine spiralförmige Daten-Adressierungsorganisation darstellt; dieser Organisationstyp wird bei der erfindungsgemäßen Vorrichtung verwendet. Die Daten werden hier gespeichert in vier jeweils mit vier gleichen Prozessoren verbundenen Speichern. Dieses Prinzip, entwickelt für vier Prozessoren, kann um eine beliebige Anzahl Prozessoren erweitert werden.
Diese Speicher werden in der Figur MEM0 MEM1, MEM2, MEM3 genannt. In der ersten Adresse des ersten Speichers MEMO sind die Daten eingespeichert, die in der Adresse 0.0 des Speichers der Figur 1 gespeichert waren. In der Adresse 0 des zweiten Speichern MEM1 sind die Daten gespeichert, die in der Adresse 0.1 des Speicher der Figur 1 gespeichert waren, und so weiter für den dritten Speicher MEM3, in dem in Adresse 0 die Daten gespeichert sind, die in der Adresse 0.3 des Speichers der Figur 1 gespeichert waren. In Adresse 1 des Speicher MEM0 sind die Daten gespeichert, die in der Adresse 0.4 des Speichers der Figur 1 gespeichert waren, und so weiter bis zur Adresse 3 des Speicher MEM3, in dem die Daten gespeichert sind, die in der Adresse 0.15 des Speicher der Figur 1 gespeichert waren. Die in den Adressen 0 bis 3 gespeicherten Daten entsprechen, in dem betrachteten Beispiel, den Bildelementen einer ersten Zeile von 16 Elementen dieses Bilds.
Für die zweite Zeile von 16 Elementen dieses Bilds speichert man in Adresse 4 des Speichers MEM1 die Bildelemente, die in Adresse 1.0 des Speicher der Figur 1 gespeichert waren. Man speichert in Adresse 4 des Speicher MEM2 die Bildelemente, die in der Adresse 1.1 gespeichert waren. Man speichert auch in der Adresse 4 des Speichers MEM3 die Bildelemente, die in der Adresse 1.2 gespeichert waren, während man in der Adresse 4 des Speichers MEM0 die Bildelemente speichert, die in der Adresse 1.3 des Speichers der Figur 1 gespeichert waren. In Adresse 5 des Speicher MEM1 speichert man die Bildelemente, die in der Adresse 1.4 des Speichers der Figur 1 gespeichert waren. Und so weiter für die zweite Zeile des Bilds aus 16 Elementen: die Adresse 7 des Speichers MEM0 enthält die das Bildelement betreffenden Daten, das in der Adresse 1.15 des Speicher der Figur 1 gespeichert war.
Für die dritte Zeile speichert man in den Speicher MEM2 in die Adresse 8 dieses Speichers die Daten, die das Bildelement betreffen, das im Speicher der Figur 1 in der Adresse 2.0 gespeichert war.
Man sieht in dieser Figur, daß die ein erstes Bildelement einer Zeile betreffenden Daten gespeichert werden in einer Adresse von einem der Speicher, während die Daten, die das erste Bildelement der folgenden Zeile betreffen, in dem folgenden Speicher gespeichert werden. So werden z.B. die das erste Bildelement der dritten Zeile betreffenden Daten (die in der Adresse 2.0 des Speichers der Figur 1 gespeichert waren) in der Adresse 8 des Speichers MEM2 gespeichert, während die das erste Bildelement der vierten Zeile betreffenden Daten (die in der Adresse 3.0 des Speichers der Figur 1 gespeichert waren) in der Adresse 12 des Speichers MEM3 gespeichert werden.
Ebenso werden die das erste Bildelement der fünften Zeile betreffenden Daten (die in der Adresse 4.0 des Speichers der Figur 1 gespeichert waren) in die Adresse 16 des Speichers MEM0 gespeichert, usw..
Wenn man nun das Bearbeitungsfenster F der Figur 1 betrachtet und das zentrale Element oder Pixel dieses Fensters, das in der Adresse 1.8 des Speichers der Figur 1 gespeichert war, so ist dieses Element jetzt in der Adresse 6 des Speichers MEM1 gespeichert. Die Daten der Elemente der Distanz 2, die in den Adressen 0.9 und 2.7 gespeichert waren, sind nun in den Adressen 2 bzw. 9 des Speichers MEM1 gespeichert. Daraus resultiert, in diesem Beispiel, daß der Prozessor, der mit dem Speicher MEM1 verbunden ist, einen direkten Zugriff hat auf diese Elemente, die sich nun auf Distanz 0 befinden.
Die Daten der Elemente, die sich auf Distanz 1 befanden und die in den Adressen 0.8 und 1.7 des Speichers der Figur 1 gespeichert waren, sind nun in den Adressen 2 bzw. 5 des Speichers MEM0 gespeichert und bleiben auf Distanz 1. Die Daten der anderen Elemente der Distanz 1, die in den Adressen 1.9 und 2.8 gespeichert waren, sind nun in den Adressen 6 bzw. 10 des Speichers MEM2 gespeichert und bleiben auf Distanz 1. Der Prozessor, der die Daten des Elements 1.8 verarbeiten soll, muß somit Zugriff haben auf die Daten der Elemente der Distanz 1, enthalten in den Speichern MEM0 und MEM2 der benachbarten Prozessoren.
Ebenso sind die Daten der Elemente der Distanz 2, die gespeichert waren in den Adressen 0.7 und 2.9 des Speichers der Figur 1, nun gespeichert in den Adressen 1 und 10 des Speicher MEM3 und bleiben auf Distanz 2. Daraus resultiert, daß der Prozessor, der die Daten des Elements der Adresse 1.8 verarbeitet, auch Zugriff haben muß auf den Speicher MEM3 des vierten Prozessors, um die Elemente verarbeiten zu können, die sich auf Distanz 2 befinden.
Man sieht in diesem Beispiel, daß die minimale Anzahl Speicher und Prozessoren, über die man notwendigerweise verfügen muß, um die Bildelemente verarbeiten zu können, die sich in einem Fenster der Größe 3x3 befinden, gleich 4 ist. Diese Anzahl ist vollkommen geeignet, um Bilder zu verarbeiten, die 16 Elemente pro Zeile enthalten, wobei diese Elemente sich an den Schnittpunkten dieser 16 Zeilen mit 16 gleichen Spalten befinden. Man sieht ebenfalls, daß jeder Prozessor des Rangs J (zwischen 0 und 3) nicht nur mit seinem eigenen Speicher verbunden sein muß, sondern ebenso mit den benachbarten Speichern und Prozessoren des Pangs J+1 und J-1, sowie mit den Speichern und Prozessoren des Rangs J+2 und J-2. Diese Prozessoren sind demnach erfindungsgemäß entsprechend einer Konfiguration mit geschleitter Leitung verbunden. Wenn man annimmt, daß der Prozessor des Rangs J verbunden ist mit dem Speicher MEM1, sind die Prozessoren des Rangs J+1 und J-1 der Distanz 1 jeweils verbunden mit den Speichern MEM2 und MEM0, während der Prozessor des Rangs J+2 der Distanz 2 mit dem Speicher MEM3 verbunden ist. Der Prozessor des Rangs J-2 der Distanz 2 ist in Wirklichkeit der Prozessor des Rangs J+1 in diesem Beispiel, da die Prozessoren mittels geschleifter Leitung verbunden sind.
Die Figur 3 stellt schematisch eine erfindungsgemäße Verarbeitungsvorrichtung für Bildelementedaten dar. Diese Vorrichtung umfaßt Verarbeitungs- und Speichereinrichtungen, um die Verarbeitungen von Bildelementen durchzuführen, die sich in Fenstern befinden, wovon jedes wenigstens 9 Elemente umfaßt. Diese Bildelemente befinden sich auf aufeinanderfolgenden Zeilen, die jeweils für jede Zeile zu gleichen, vorgegebenen, aufeinanderfolgenden Spalten in einem Bild gehören. Die in 1 in der Figur 3 schematisch dargestellte Vorrichtung ermöglicht es zum Beispiel, Daten zu verarbeiten, die zu Elementen eines Bilds gehören, das sich am Schnittpunkt von 16 Zeilen und Spalten befindet; die Verarbeitungseinrichtungen umfassen wenigstens eine Gruppe von 4 gleichen Prozessoren PE0, PE1, PF2, PE3, festgelegt von Rang i=0 bis Rang i=3, und Speichereinrichtungen, gebildet durch Speicher MEM0, MEM1, MEM2, MEM3, jeweils verbunden mit diesen Prozessoren und festgelegt von Rang J=0 bis Rang J=3. In dem betrachteten Beispiel der Verarbeitung der Daten von Elementen eines Bilds mit 16 Zeilen und 16 Spalten sind die Inhalte der Speicher die, die als Beispiel für die Figur 2 angegeben wurden.
Die die Elemente der vorgegebenen Zeilen und Spalten betreffenden Daten sind gespeichert in den Speichern MEM0, MEM1, MEM2, MEM3 gemäß der weiter oben erwähnten spiralförmigen Adressierung. Die Verarbeitungseinrichtungen der Vorrichtung 1 umfassen auch Verbindungseinrichtungen, um jeden Prozessor mit seinem Speicher zu verbinden und um jeden Prozessor zusammenzuschalten mit jedem benachbarten Prozessor der betrachteten Prozessorengruppe. Diese Prozessoren sind, wie man weiter unten im Detail sehen wird, miteinander verbunden entsprechend ihrem sukzessiven Rängen gemäß einer sogenannten Konfiguration mit geschleifter Leitung. Die Verbindungseinrichtungen werden weiter unten im Detail beschrieben. Sie sind festgelegt von Rang J=1 bis Rang J=3 und sie sind in dieser Figur jeweils dargestellt, für jeden Prozessor, as 1CO, 2CO - 1C1, 2C1 - 1C2, 2C2 - 1C3, 2C3 Diese Verbindungseinrichtungen sind angeschlossen an eine Steuerungseinheit C, die ermöglicht, die Ablauffolge der durch die Prozessoren durchgeführten Verarbeitungs- und Adressierungsoperationen zu steuern.
In dieser Figur sind auch zwei weitere, mit der Vorrichtung 1 identische Vorrichtungen 2,3 dargestellt, um das Baukastenprinzip des Systems zu zeigen, wobei das Bild nach demselben Prinzip auf die Gesamtheit der Prozessoren verteilt wird.
Jeder Prozessor, wie z.B. PE1, ist direkt mit seinem Speicher MEM1 verbunden, um Daten in diesen Speicher einzuschreiben, wie man weiter unten im Detail gehen wird.
Die Verbindungseinrichtungen umfassen für jeden Prozessor eine erste und eine zweite Verteilerschaltung. Für den Prozessor PE1 z.B. ist die erste Verteilerschaltung dargestellt als 1C1, während die zweite Verteilerschaltung dargestellt ist als 2C1.
Die erste Verteilerschaltung 1C1 ist verbunden mit dem Speicher MEM1 und dem Prozessor PE1. Die zweite Verteilerschalturg 2C1 ist verbunden mit dem Prozessor PE1. Die erste Verteilerschaltung jedes Prozessors, wie z.B. PE1, ist auch verbunden mit den zweiten Verteilerschaltungen 2C0, 2C2 der beiden benachbarten Prozessoren PE0, PE2 durch bidirektionale Leitungen. Schließlich ist die zweite Verteilerschaltung jedes Prozessors verbunden mit der zweiten Verteilerschaltung der beiden benachbarten Prozessoren. So ist z.B. die zweite Verteilerschaltung 2C1 des Prozessors PE1 über bidirektionale Leitungen verbunden mit den beiden Verteiierschaltungen 2C0, 2C2 der beiden benachbarten Prozessoren PE0, PE2.
Wie man weiter unten im Detail sehen wird, enthalten die erste und die zweite Verteilerschaltung jedes Prozessors Einrichtungen, um:
a) - im Speicher des Prozessors gelesene Daten zu diesem Prozessor zu übertragen. So kann z.B. der Speicher MEM1 des Prozessors PE1 in diesem Speicher gelesene Daten über die Verbindung FROME, TOPE zum Prozessor übertragen,
b) - vom Prozessor gelieferte Daten zum Speicher dieses Prozessors zu übertragen über die Verbindung TOME, FROPE,
c) - im Speicher eines Prozessors des Rangs J gelesene Daten zu einem Prozessor des Rangs J+1 zu übertragen. So können z.B. die in dem Speicher MEM1 gelesenen Daten des Prozessors PE1 des Rangs J=1 übertragen werden zum Prozessor PE2 des Rangs J+1=2 (Verbindung FROME, TOPED, FROMG),
d) - im Speicher eines Prozessors des Rangs J gelesene Daten zu einem Prozessor des Rangs J-1 zu übertragen. So können z.B die in dem Speicher des Prozessors MEM2 des Rangs J=2 übertragen werden zum Prozessor PE1 des Pangs J-1=1 (Verbindung FROME, TOPEG, FROMD),
e) - die von einem Prozessor des Rangs J gelieferten Daten zu einem Prozessor des Rangs J+1 zu übertragen. So können z.B. die von dem Prozessor PE1 des Rangs J=1 gelieferten Daten übertragen werden zum Prozessor PE2 des Rangs J+1=2 (Verbindung TOMD, FROPED, TOPE),
f) - die von einem Prozessor des Rangs J gelieferten Daten zu einem Prozessor des Rangs J-1 zu übertragen. Von dem Prozessor PE2 des Rangs J=2 gelieferte Daten können z.B. übertragen werden zum Prozessor PE1 des Rangs J-1=1 (Verbindung TOMG, FROPED, TOPE),
g) - Daten des Speichers eines Prozessors des Rangs J zu einem Prozessor des Rangs J+2 zu übertragen. So können z.B. Daten aus dem Speicher MEM0 des Prozessors des Rangs J=0 übertragen werden zum Prozessor PE2 des Rangs J+2=2 (Verbindung FROME, TOPED, FROMG, VDO, VGI),
h) - Daten des Speichers eines Prozessors des Rangs J zu einem Prozessor des Rangs J-2 zu übertragen. Zum Beispiel können Daten übertragen werden aus dem Speicher MEM2 des Prozessors des Rangs J=2 zum Prozessor PE0 des Rangs J-2=0 (Verbindung FROME, TOPEG, FROMD, VGO, VDI),
i) - Daten eines Prozessors des Rangs J zu einem Prozessor des Rangs J+2 zu übertragen. Es ist z.B. moglich, Daten des Prozessors PE0 des Rangs J=0 zum Prozessor PE2 des Rangs J+2=2 zu übertragen (Verbindung TOMD, FROPEG, TOPED, FROMG)
j) - Daten eines Prozessors des Rangs J zu einem Prozessor des Rangs J-2 zu übertragen. Es ist z.B. möglich, Daten des Prozessors PE2 des Rangs J=2 zum Prozessor PE0 des Rangs J-2=0 zu übertragen (Verbindung TOMG, FROPED, TOPEG, FROMD),
k) - Daten eines Prozessors des Rangs J zu einem Prozessor des Rangs J+3 zu übertragen. So ist es z.B. möglich, Daten des Prozessors PE0 des Rans J=0 zu dem Prozessor PE3 des Rangs J+3=3 zu übertragen (Verbindung TOMD, FROPEG, TOPED, FROMG, VDO, VGI),
l) - Daten eines Prozessors des Rangs J zu einem Prozessor des Rangs J-3 zu übertragen. So ist es möglich, Daten des Prozessors PE3 des Rangs J=3 zu dem Prozessor PE0 des Rangs J-3=0 zu übertragen (Verbindung TOMG, FROPED, TOPEG, FROMD, VGO, VDT).
Die Verbindungen, die diese verschiedenen Übertragungen ermöglichen, werden weiter unten im Detail beschrieben.
Es ist klar erkennbar, da das System geschleift ist ind in dem betrachteten Beispiel nur vier Prozessoren und vier Speicher umfaßt, festgelegt von Rang J=0 bis Rang J=3, daß die Übertragung der Daten z.B. des Prozessors PE2 des Rangs J=2 zu einem Prozessor des Rangs J+3 hinausläuft auf eine Übertragung von Daten des Prozessors PE2 zum Prozessor PE1, der in der Schleife den dritten Rang einnimmt, nach dem Prozessor PE2.
Die verschiedenen, in dieser Figur dargestellten Verbindungen haben, für jeden Prozessor, seinen Speicher, sowie die ihm zugeordnete erste und zweite Verteilerschaltung, die folgenden Bedeutungen:
FROME bezeichnet die Wege der durch den Speicher zum Prozessor übertragenen Daten durch die erste Verteilerschaltung (z.B. 1C1 für den Speicher MEM1 und den Prozessor PE1),
TOPE bezeichnet die Wege der in die zweite Verteilerschaltung eingespeisten Daten (2C1 zum Beispiel), um zum Prozessor PE1 übertragen zu werden und die vom Speicher MEM1 kommen (FROME- Daten), nachdem sie erste Verteilerschaltung 1C1 durchquert haben,
FROPEG/TOMD bezeichnet Wege der Daten zum Speicher eines Prozessors (z.B. MEM1), die aus einem in der Gruppe weiter links befindlichen Prozessor kommen (z.B. PE0),
FROMD/TOPEG bezeichnet Wege von Daten aus dem Speicher MEM1 zum Beispiel eines Prozessors zu einem Prozessor (TOPEG) weiter links (dem Prozessor PE0 zum Beispiel),
TOMG/FROPED bezeichet Wege von Daten zu dem Speicher eines Prozessors (MEM0 zum Beispiel) aus einem Prozessor weiter rechts (PE1 zum Beispiel),
TOPED/FROMG bezeichnet Wege von Daten zu einem Prozessor (PE1 zum Beispiel) aus (FROMG) dem Speicher eines Prozessors weiter links in der Gruppe (MEM0 zum Beispiel),
VDO, VGI bezeichnet Wege von Daten, empfangen durch einen Prozessor (PE1 zum Beispiel) von (VDO) einem Prozessor weiter links in der Gruppe (PE0 zum Beispiel) (durch die zweiten Verteilerschaltungen dieser Prozessoren),
VDI, VGO bezeichnet Wege von Daten, empfangen durch einen Prozessor (PE0 zum Beispiel) von (VGO) einem Prozessor weiter rechts in der Gruppe (PE1 zum Beispiel) (durch die zweiten Verteilerschaltungen dieser Prozessoren).
Die Verbindungen, die diese Übertragungen ermoglichen, sind in der Figur schematisch dargestellt, unter Beteiligung der Prozessoren, der Speicher, sowie der ersten und der zweiten Verteilerschaltungen, die jeweils mit jedem dieser Prozessoren verbunden sind. Die Verteilerschaltungen sowie ihr Beitrag zu diesen Übertragungen werden weiter unten im Detail beschrieben.
Die Figur 4 stellt schematisch die erste Verteilerschaltung dar, wie z.B. 1C1 des Rangs J=1. Die anderen Verteilerschaltungen 1C0, 1C2, 1C3 sind selbstverständlich identisch mit der der Figur 4. Diese erste Verteilerschaltung dem Rangs J=1 zum Beispiel enthält einen Multiplexer MUX1 mit einem ersten Eingang 5, verbunden mit dem Speicher MEM1 des Prozessors PE1 desselben Rangs J=1, um in diesem ersten Speicher gelesene Daten zu empfangen (FROME). Dieser Multipiexer enthält auch eine zweiten Eingang 6 (FROPEG), der verbunden ist mit einem Ausgang der zweiten Verteilerschaltung 2C0 (die weiter unten im Detail beschrieben wird) des Rangs J-1=0 im betrachteten Beispiel, um Daten zu empfangen (TOMD), geliefert durch diese zweite Verteilerschaltung. Schließlich enthält dieser Multiplexer einen dritten Eingang 7 (FROPED), verbunden mit einem Ausgang der zweiten Verteilerschaltung 2C2 des Rangs J+1=2, um Daten zu erhalten (TOMG), geliefert durch diese zweite Verteilerschaltung 2C2 des Rangs 2.
Der Multiplexer MUX1 enthält einen Ausgang 8, der verbunden ist (Verbindung TOPE) mit dem Prozessor PE1 desselben Rangs j=1. Dieser Ausgang 8 ist auch verbunden (Verbindung TOPEG FROMD) mit einem Eingang der zweiten Verteilerschaltung 2C0 des Rangs J-1=0. Schließlich ist der Ausgang 8 verbunden (Verbindung TOPED, FROMG) mit einem Eingang der zweiten Verteilerschaltung 2C2 des Rangs J+1=2. Dieser Ausgang liefert die Daten, empfangen z.B durch den Multiplexer des Rangs 1 an seinen Eingängen 5, 6 oder entweder an den Prozessor PEI desselben Rangs oder an die zweiten Verteilerschaltungen 2C0 oder 2C1 des Rangs J-1=0 oder J+1=2, in Abhängigkeit von Befehlen, empfangen an Eingängen 9, verbunden mit den Ausgängen 10 der Steuerungseinrichtungen C (Figur 1).
Die Figur 5 stellt schematisch einen der Prozessoren dar (z.B. PE1 des Rangs 1), verwendet in der erfindungsgemäßen Vorrichtung, sowie eine zweite Verteilerschaltung 2C1, eingesetzt in dieser Vorrichtung. Der Prozessor PE1, schematisch dargestellt in dieser Figur, umfaßt auf bekannte Weise und sehr schematisch, eine Arithmetisch-Logische-Einheit ALU, eine Verriegelungs- Kippschaltung 11, von der ein Eingang verbunden ist mit einem Ausgang 12 der ALU-Einheit. Dieser Ausgang 12 ist auch verbunden mit dem Speicher MEM1 des Prozessors(Verbindung TOME, FROPE). Der Ausgang der Verriegelungs-Kippschaltung 11 ist verbunden mit einem Eingang der ALU-Einheit. Dieser Prozessor enthält auch einen lokalen Speicher 13 (gebildet im allgemeinen aus einem Registerblock), dessen einer Eingang verbunden ist mit dem Ausgang 12 der ALU-Einheit und von dem ein Ausgang 17 verbunden ist mit der entsprechenden zweiten Verteilerschaltung 2C1. Die Kippschaltung 11 und der lokale Speicher 13 enthalten Steuereingänge 14 bzw. 15, die verbunden sind mit den Ausgängen 10 der Ablaufsteuerungs-Einheit C.
Die Kippschaltung 11 und der lokale Speicher 13 bilden auf bekannte Weise Pufferregister der Arithmetisch-Logischen- Einheit ALU.
Die zweite Verteilerschaltung 2C1 des Rangs 1 zum Beispiel, sowie alle anderen Verteilerschaltungen unterschiedlicher Ränge enthalten einen Multiplexer MUX2, der über einen ersten Eingang 16 verbunden ist mit dem Ausgang 36 des Prozessors PE1 desselben Rangs J=1, um die Daten zu empfangen, geliefert durch diesen Prozessor und vorübergehend eingespeicher in den Registerblock 13. Der Multiplexer MUX2 enthält auch einen zweiten Eingang 17, verbunden mit dem Ausgang des Multiplexers MUX1 (Verbindung TOPE) desselben Rangs J=1, um Daten zu empfangen, die aus dem Speicher MEM1 desselben Rangs kommen (Verbindung FROME).
Ein dritter und ein vierter Eingang 18, 19 des Multiplexers MUX2 sind jeweils verbunden mit Ausgängen der zweiten Verteilerschaltung (Verbindungen VGI, FROMG) 2C0 des Rangs J-1=0, um von dieser Schaltung Daten zu erhalten, die entweder durch dem Prozessor PE0 des Rangs J-1=0 geliefert werden, oder durch den Speicher MEMO des Rangs j-1=0.
Ein fünfter und ein sechster Eingang 20, 21 des Multiplexers MUX2 sind jeweils verbunden mit Ausgängen der zweiten Verteilerschaltung 2C2 (Verbindungen VDI, FROMD), um jeweils Daten zu empfangen, die geliefert werden durch den Prozessor PE2 oder durch den Speicher MEM2 des Rangs J+1=2. Ein Ausgang 22 dieses Multiplexers ist verbunden mit einem Eingang bes Prozessors PE1 desselben Rangs J=1, um gewisse, durch den Muitiplexer erhaltene Daten an die Arithmetisch-Logische-Einheit ALU dieses Prozessors zu übertragen. Steuereingänge 23 des Multiplexers MUX2 sind verbunden mit Ausgängen der Steuerungseinheit C der Figur 1.
Die zweite Verteilerschaltung des Rangs J=1 enthält auch eine logische Schaltung L1. Diese logische Schaltung, die z.B. gebildet wird durch Gatter 24, 25, 26, 27 des Typs UND und aus Gattern des Typs ODER, deren Anschlüsse hier nicht im Detail beschrieben werden, weist einen ersten Eingang 30 auf, verbunden mit einem Ausgang der zweiten Verteilerschaltung 2C2 des Rangs J+1=2 (Verbindung FROMD), um vom Speicher MEM2 des Rangs 2 gelieferte Daten zu erhalten.
Die logische Schaltung L1 weist auch einen zweiten Eingang 31 auf, verbunden mit dem Ausgang 36 des Prozessors PE1 desselben Rangs J=1, um von diesem Prozessor gelieferte Daten zu empfangen. Diese Schaltung weist auch einen dritten Eingang 32 auf, verbunden mit einem Ausgang der zweiten Verteilerschaltung 2C0 (Verbindung FROMG) des Rangs J-1=0, um vom Speicher MEM0 des Rangs 0 gelieferte Daten zu empfangen.
Die logische Schaltung L1 weist zwei Ausgänge auf, jeweils verbunden (Verbindungen TOMG, VGO) mit zwei Eingangen der zweiten Verteilerschaltung 2C0 des Rangs J-1, um an den Speicher MEM1 und an den Prozessor PE0 des Rangs J-1=0 Daten zu liefern.
Die zweite Verteilerschaltung weist auch zwei weitere Ausgänge 35, 37 auf, jeweils verbunden (Verbindungen TOMD, VDO) mit zwei Eingängen der zweiten Verteilerschaltung 2C2 des Rangs J+1=2, um an den Speicher MEM2 und an den Prozessor PE2 des Rangs 2 Daten zu liefern.
Die Schaltung L1 weist auch Steuereingänge 38 der Gatter auf, die sie bilden. Diese Eingänge sind verbunden mit den Steuerausgängen der Ablaufsteuerungseinheit C der Figur 1.
Die erste und die zweite Verteilerschaltung, wie die die beschrieben wurden und die identisch sind von Rang i=0 bis Rang I=4, ermöglichen, die weiter oben angeführten Operationen a bis l durchzuführen:
a) - Die Übertragung der in einem Speicher des Rangs J gelesenen Daten zu einem Prozessor desselben Rangs erfolgt auf folgenden Weise: ein Steuerungsbefehl wird an den Eingang 9 des Multiplexers MUX1 gelegt und die Verbindung FROME, TOPE wird hergestelle durch den Multiplexer MUX2, der den erforderlichen Steuerungsbefehl an seinem Eingang 23 erhält.
b) - Die Übertragung der durch einen Prozessor des Rangs J gelieferten Daten zu einem Speicher desselben Rangs wird direkt hergestellt durch die Verbindung TOME, FROPE.
c) - Die Übertragung der in dem Speicher eines Prozessors des Rangs J gelesenen Daten zu einem Prozessor des Rangs J+1 wird auf folgende Weise hergestellt: man nimmt z.B. an, daß die Daten übertragen werden vom Speicher MEM0 des Prozessors des Rangs 0 zum Prozessor PE1 des Rangs 1. Die erste Verteilerschaltung 1C0 stellt durch den Multiplexer MUX1 die Verbindung FROME, TOPED, FROMG mit dem zweiten Multiplexer MUX2 der zweiten Verteilerschaltung 2C1 des Rangs 1 her. Ein an den Eingang 23 dieses Multiplexers gelegter Steuerungsbefehl ermöglicht, die aus dem Speicher MEM0 kommenden Daten zum Prozessor PE1 zu übertragen.
d) - Diese Operation besteht im Übertragen von Daten, gelesen im Speicher eines Prozessors des Rangs J, zu einem Prozessor des Rangs J-1. Man geht z.B. davon aus, daß es notwendig ist, Daten vom Speicher MEM1 des Rangs 1 zum Prozessor PE0 des Rangs 0 zu übertragen. Dafür stellt der Multiplexer MUX1 der ersten Verteilerschaltung 1C1 die Verbindung FROME, TOPEG, FROMD zwischen dem Speicher MEM1 und dem Multiplexer MUX2 oer zweiten Verteilerschaltung 2C0 her. Ein an den Steuereingang 23 dieses Multiplexers gelegter Befehl ermöglicht, die aus dem Speicher MEM1 kommenden Daten zum Prozessor PE0 zu übertragen.
e) - Diese Operation besteht im Übertragen von Daten, geliefert durch einen Prozessor des Rangs J, zu einem Prozessor des Rangs J+1. Diese Operation ist fällig, wenn man z.B. Daten des Prozessors PE0 des Rangs J=0 zum Prozessor PE1 des Rangs J=1 übertragen will. Zu diesem Zweck werden die durch den Ausgang 36 des Prozessors PE0 gelieferten Daten in die logische Schaltung L0 der zweiten Verteilerschaltung 2C0 gespeist, der die Verbindung TOMD zwischen dieser zweiten Verteilerschaltung 2C0 und der ersten Verteilerschaltung 1C1 des Rangs J+1 herstellt. Der Multiplexer MUX1 stellt dann die Verbindung FROPEG, TOPE zwischen der ersten Verteilerschaltung 1C1 des Rangs 1 und dem entsprechenden Prozessor PE1 her, über den Multiplexer MUX2 der zweiten Verteilerschaltung 2C1 des Rangs 1.
f) - Diese Operation besteht im Übertragen von Daten, geliefert von einem Prozessor des Rangs J, zu einem Prozessor des Rangs J-1. Diese Operation ist z.B. fällig, wenn man Daten des Prozessors PE1 des Rangs 1 zum Prozessor PE0 des Rangs J-1=0 übertragen will. Zu diesem Zweck stellt die zweite logische Schaltung 2C1 des Prozessors PE1 des Rangs 1 die Verbindung TOMG, FROPED zwischen der zweiten logischen Schaltung und dem Multiplexer MUX1 der ersten logischen Schaltung 1C0 des Rangs J-1=0 her. Dieser Multiplexer errichtet dann die Verbindung TOPE mit dem Multiplexer MUX2 der zweiten Verteilerschaltung 2C0 des Rangs 0, verbunden mit dem Prozessor PE0.
g) - Diese Operation besteht im Übertragen von Daten des Speichers eines Prozessors des Rangs J zu einem Prozessor des Rangs J+2. Dies ist z.B. der Fall, wenn man Daten des Speichers MEM0 des Prozessors PE0 zum Prozessor PE2 des Rangs J+2=2 übertragen will. Zu diesem Zweck stellt die erste Verteilerschaltung 1C0, verbunden mit dem Speicher MEM0, durch den Multiplexer MUX1 die Verbindung FROME, TOPED, FROMG mit der zweiten Verteilerschaltung 2C1 des Rangs J+1 her. Die zweite Verteilerschaltung 2C1 des Rangs 1 errichtet dann die Verbindung FROMG, VDO, VGI mit der zweiten Verteilerschaltung 2C2 des Rangs 2. Der Multiplexer MUX2 der zweiten Verteilerschaltung 2C2 ermöglicht dann das Übertragen der empfangenen Daten zum Prozessor PE2.
h) - Diese Operation besteht im Übertragen von Daten aus dem Speicher eines Prozessors des Rangs J zu einem Prozessor des Rangs J-2. So zum Beispiel, wenn es nötig ist, Daten aus dem Speicher MEM2 des Prozessors PE2 zum Prozessor PE0 des Rangs J-2=0 zu übertragen. Zu diesem Zweck stellt die erste Verteilerschaltung 1C2 die Verbindung FROME, TOPEG, FROMD zwischen dem Speicher MEM2 des Rangs 2 und der zweiten Verteilerschaltung 2C1 des Rangs 1 her. Diese zweite Verteilerschaltung 2C1 stellt dann die Verbindung FROMD, VGO, VDT mit der zweiten Verteilerschaltung 2C0 des Prozessors dies Rangs 0 her. Der Multiplexer MUX2 überträgt dann die Daten zum Prozessor PE0.
i) - Diese Operation besteht im Übertragen von Daten eines Prozessors des Rangs J zu einem Prozessor des Rangs J+2. Das ist z.B. der Fall, wenn es nötig ist, Daten des Prozessors PE0 des Rangs 0 zum Prozessor PE2 des Rangs 2 zu übertragen. Zu diesem Zweck stellt die zweite Verteilerschaltung 2C0 des Prozessors PE0 die Verbindung TOMD, FROPEG zwischen dieser Schaltung und der ersten Verteilerschaltung 1C1 des Prozessors PE1 des Rangs 1 her. Diese erste Verteilerschaltung 1C1 stellt, durch den Multiplexer MUX1, die Verbindung FROPEG, TOPED, FROMG mit der zweiten Verteilerschaltung 2C2 des Prozessors des Rangs 2 her. Der Multiplexer MUX2 der Verteilerschaltung 2C2 stellt dann die Verbindung mit dem Prozessor PE2 des Rangs 2 her.
j) - Diese Operation besteht im Übertragen von Daten eines Prozessors des Rangs J zu einem Prozessor des Rangs J-2. So zum Beispiel, wenn es nötig ist, Daten des Prozessors PE2 des Rangs 2 zum Prozessor PE0 des Rangs 0 zu ubertragen. Zu diesem Zweck stellt die zweite Verteilerschaltung 2C2 des Prozessors PE2 die Verbindung TOMG, FROPED mit der ersten Verteilerschaltung 1C1 des Prozessors des Rangs 1 her. Der Multiplexer MUX1 der ersten Verteilerschaltung 1C1 stellt dann die Verbindung FROPED, TOPEG, FROMD mit der zweiten Verteilerschaltung 2C0 des Prozessors des Rangs 0 her. Diese zweite Verteilerschaltung 2C0 stellt dann, durch den Multiplexer MUX2, die Verbindung mit dem Prozessor PE0 her
k) - Diese Operation besteht im Übertragen von Daten eines Prozessors des Rangs J zu einem Prozessor des Rangs J+3. So zum Beispiel, wenn es nötig ist, Daten des Prozessors PE0 des Rangs 0 zu einem Prozessor PE3 des Rangs 3 zu übertragen. Zu diesem Zweck stellt die zweite Verteilerschaltung 2C0 des Prozessors PE0 eine Verbindung TOMD, FROPEG mit der ersten Verteilerschaltung 1C1 des Prozessors PE1 des Rangs 1 her. Diese erste Verteilerschaltung stellt, durch ihren Multiplexer MUX1, die Verbindung FROPEG, TOPED, FROMG mit der zweiten Verteilerschaltung 2C2 des Prozessors PE2 des Rangs 2 her. Die zweite Verteilerschaltung 2C2 cies Prozessors PE2 stellt die Verbindung FROMG, VDO, VGI mit der zweiten Verteilerschaltung 2C3 des Prozessors PE3 des Rangs 3 her. Der Multiplexer MUX2 dieser zweiten Verteilerschaltung 2C3 stellt dann die Verbindung mit dem entsprechenden Prozessor PE3 her. Die aus dem Prozessor PE0 kommenden Daten werden rum Prozessor PE3 übertragen.
l) - Diese Operation besteht im Übertragen von Daten eines Prozessors des Rangs J zu einem Prozessor des Rangs J-3. So zum Beispiel, wenn es nötig ist, Daten des Prozessors PE3 bes Rangs 3 zum Prozessor PE0 des Rangs 0 zu übertragen. Zu diesem Zweck stellt die zweite Verteilerschaltung 2C3 des Prozessors PE3 die Verbindung TOMG, FROPED mit der ersten Verteilerschaltung 1C2 des Prozessors PE2 des Rangs 2 her. Der Multiplexer MUX1 dieser ersten Schaltung 1C2 stellt die Verbindung FROPED, TOPEG, FROMD mit der zweiten Verteilerschaltung 2C1 des Prozessors des Rangs 1 her. Diese zweite Verteilerschaltung stellt die Verbindung FROMD, VGO, VDI mit der zweiten Verteilerschaltung 2C0 des Prozessors PE0 her. Der Multiplexer MUX2 dieser zweiten Verteilerschaltung 2C0 überträgt dann die Daten zum Prozessor PE0.
Die Vorrichtung, die soeben beschrieben wurde, ermöglicht tatsächlich, die weiter oben erwähnten Zwischenverbindungen herzustellen, und ermöglicht vor allem jedem Prozessor, in den gewünschten Adressen jedes einzelenen der Prozessoren die Daten zu lesen, die nötig sind, um die Verarbeitung eines Bildelements durchzuführen, in Abhängigkeit von den Daten, die die umgebenden Bildelemente betreffen, insbesondere für ein Fenster der Größe 3x3. Diese Vorrichtung hat tatsächlich eine Verbindungskonfiguration mit geschleifter Leitung, da jeder Prozessor über diese Leitung Verbindung hat mät dem folgenden Prozessor, und der letzte Prozessor der Leitung Verbindung hat mt dem ersten Prozessor dieser Leitung.
Die vorhergehend beschriebenen Operationen werden simultan auf allen Prozessoren durchgeführt. So führt zum Beispiel, wenn der Prozessor j seine Daten dem Prozessor j+3 überträgt, der Prozessor j+1 die gleiche Operation mit seinen, zum Prozessor j+4 übertragenen Daten durch, und so weiter.

Claims

1. Vorrichtung zur Behandlung von Daten, die zu Bildelementen gehören, die durch 16 Zeilen und 16 Spalten festgelegt sind, wobei die Vorrichtung Einrichtungen zur Speicherung dieser Daten umfaßt sowie Einrichtungen zur Verarbeitung der zu jedem dieser Elemente gehörenden Daten in Abhängigkeit von Daten, die zu jedem der Elemente, die zumindest in der unmittelbaren Umgebung des behandelten Elements gelegen sind, gehören, um Daten zu verarbeiten, die zu Elementen gehören, die sich in Fenstern befinden, die jeweils wenigstens neun Elemente haben, die auf den 16 Zeilen und 16 Spalten festgelegt sind,

wobei die Verarbeitungseinrichtungen wenigstens eine Gruppe von vier gleichen Prozessoren (PE0, PE1, PE2, PE3) umfassen, die von der Nummer J=0 bis zur Nummer J=3 gekennzeichnet werden, um Bildelemente, die auf aufeinanderfolgenden Zeilen gelegen sind und jeweils denselben vorbestimmten aufeinanderfolgenden Spalten angehören, zu verarbeiten,

wobei die Speichereinrichtungen wenigstens vier Speicher (MEM0, MEM1, MEM2, MEM3) umfassen, die wenigstens von der Nummer J=0 bis zur Nummer J=3 gekennzeichnet werden und die jeweils mit den Prozessoren verbunden sind,

dadurch gekennzeichnet, daß jeder der vier Speicher 64 aufeinanderfolgende Adressen umfaßt, wobei die jeweils ersten Adressen (Adressen 0) der vier Speicher jeweils die zu den Bildelementen der ersten Zeile (Zeile 0) und der vier ersten Spalten (Spalten 0 bis 3) gehörenden Daten aufnehmen, die jeweils zweiten Adressen (Adressen 1) der vier Speicher die zu den Bildelementen der ersten Zeile (Zeile 0) und der vier anschließend folgenden vier Spalten (Spalten 4 bis 7) gehörenden Daten aufnehmen, und so in der Folge bis zu den jeweils vierundsechzigsten Adressen (Adressen 63) der vier Speicher, die jeweils die zu den Bildelementen der sechzehnten Zeile (Zeile 15) und der vier letzten Spalten (Spalten 12 bis 15) gehörenden Daten aufnehmen,

wobei die Verteilung der Daten auf die Speicher für eine bestimmte Adresse derart ist, daß die zu einem Element einer Zeile gehörenden Daten in einen Speicher aufgenommen werden und die Daten, die zu einem auf der folgenden Zeile und auf der Spalte des genannten Elements gelegenen Element gehören, In den folgenden Speicher bei genannter Adresse aufgenommen werden, wobei die Reihenfolge derart ist, daß der vierte Speicher vom ersten Speicher gefolgt wird,

wobei die Verarbeitungseinrichtungen darüber hinaus richtungen zur Verbindung enthalten, die wenigstens von der Nummer J=0 bis zur Nummer J=3 gekennzeichnet werden, um jeden Prozessor mit seinem Speicher zu verbinden und um jeden Prozessor mit jedem benachbarten Prozessor der Gruppe zu verbinden, damit die Prozessoren untereinander entsprechend ihrer aufeinanderfolgenden Nummer und gemäß einer Konfiguration, die als Konfiguration nit geschleifter Leitung bezeichnet wird, verbunden sind, wobei die Verbindungseinrichtungen darüber hinaus verbunden sind mit einer Anordnung (C) zur Ablaufsteuerung für die Verarbeitungs- und Adressierungsoperationen, die von den Prozessoren ausgeführt werden.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jeder Prozessor (PE0, PE1, ...) direkt mit seinem Speicher (MEM0, MEM1, ...) verbunden ist, um Daten in diesen Speicher zu schreiben, wobei die Verbindungseinrichtungen für jeden Prozessor eine erste und eine zweite Daten-Verteilerschaltung (1C0, 2C0-1C1, 2C1, ...) umfassen, die mit der Ablaufanordnung (C) verbunden sind, wobei jede erste Verteilerschaltung (1C0, 1C1, ...) darüber hinaus mit dem entsprechenden Speicher (MEM0, MEM1, ...) und mit dem entsprechenden Prozessor (PE0, PE1, ...) verbunden ist und jede zweite Verteilerschaltung (2C0, 2C1, ...) mit dem entsprechenden Prozessor (PE0, PE1, ...) verbunden ist, wobei diese erste Verteilerschaltung (1C1) jedes Prozessors (PE0) mit den zweiten Verteilerschaltungen zweier benachbarter Prozessoren (2C0, 2C2) über bidirektionale Leitungen verbunden ist und die zweite Verteilerschaitung (2C1) jedes Prozessors mit den zweiten Verteilerschaltungen zweier benachbarter Prozessoren (2C0, 2C2) über bidirektionale Leitungen verbunden ist, wobei die erste und die zweite Verteilerschaltung (1C0, 2C0-1C1, 2C1, ...) jedes Prozessors der Nummer J, wenigstens zwischen J=0 und J=3, Einrichtungen enthalten, um:

a) - im Speicher des Prozessors gelesene Daten zu diesem Prozessor zu übertragen (FROME, TOPE),

b) - vom Prozessor gelieferte Daten zum Speicher dieses Prozessors zu übertragen (TOME, FROPE),

c) - im Speicher eines Prozessors der Nummer J gelesene Daten zu einem Prozessor der Nummer J+1 zu übertragen (FROME, TOPED, FROMG),

d) - im Speicher eines Prozessors der Nummer J gelesene Daten zu einem Prozessor der Nummer J-1 zu übertragen (FROME, TOPEG, FROMD),

e) - von einem Prozessor der Nummer J gelieferte Daten zu einem Prozessor der Nummer J+1 zu übertragen (TOMD), FROPEG, TOPE),

f) - von einem Prozessor der Nummer J gelieferte Daten zu einem Prozessor der Nummer J-1 zu übertragen (TOMG, FROPED, TOPE),

g) - Daten des Speichers eines Prozessors der Nummer J zu einem Prozessor der Nummer J+2 zu übertragen (FROME, TOPED, FROMG, VDO, VGI),

h) - Daten des Speichers eines Prozessors der Nummer J zu einem Prozessor der Nummer J-2 zu übertragen (FROME, TOPEG, FROMD, VGO, VDI),

i) - Daten eines Prozessors der Nummer J zu einem Prozessor der Nummer J+2 zu übertragen (TOMD, FROPEG, TOPED, FROMG),

j) - Daten eines Prozessors der Nummer J zu einem Prozessor der Nummer J-2 zu übertragen (TOMG, FROPED, TOPEG, FROMD),

k) - Daten eines Prozessors der Nummer J zu einem Prozessor der Nummer J+3 zu übertragen (TOMD, FROPEG, TOPED, FROMG, VDO, VGI) und

l) - Daten eines Prozessors der Nummer J zu einem Prozessor der Nummer J-3 zu übertragen (TOMG, FROPED, TOPEG, FROMD, VGO, VDI).

3. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß jede erste Verteilerschaltung (1C0, 1C1, ...) der Nummer J einen Multiplexer (MUX1) aufweist, der einen ersten Eingang (5) hat, der mit dem Speicher (MEM0, MEM1, ...) des Prozessors (PE0, PE1, ...) der Nummer J verbunden ist, um in diesem Speicher gelesene Daten (FROME) zu empfangen, einen zweiten Eingang (6), der mit einem Ausgang der zweiten Verteilerschaltung der Nummer J-1 verbunden ist, um von dieser zweiten Verteilerschaltung der Nummer J-1 gelieferte Daten (FROPEG) zu empfangen, und einen dritten Eingang (7), der mit einem Ausgang der zweiten Verteilerschaltung der Nummer J+1 verbunden ist, um von dieser zweiten Verteilerschaltung der Nummer J+1 gelieferte Daten (FROPED) zu empfangen, wobei dieser Multiplexer einen Ausgang besitzt, der verbunden ist mit einem Eingang (22, TOPE) des Prozessors der Nummer J, mit einem Eingang (TOPEG) der zweiten Verteilerschaltung der Nummer J-1 und mit einem Eingang (TOPED) der zweiten Verteilerschaltung der Nummer J+1, um vom Multiplexer empfangene Daten an den Prozessor der Nummer J oder an die zweiten Verteilerschaltungen der Nummer J-1 oder J+1 zu liefern, in Abhängigkeit von Ablaufbefehlen, die auf den Steuereingängen (9) des Multiplexers (MUX1) empfangen werden, die mit Ausgängen der Ablaufsteuerungseinrichtungen (C) verbunden sind.

4. Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß fede zweite Verteilerschaltung der Nummer J einen Multiplexer (MUX2) enthält, der jeweils durch einen ersten Eingang (16) mit einem Ausgang des Prozessors der Nummer J verbunden ist, um von diesem Prozessor gelieferte Daten zu empfangen, während ein zweiter Eingang (17) mit dem Ausgang des Multiplexers (MUX1) der ersten Verteilerschaltung der Nummer J verbunden ist, um Daten (FROME, TOPE), die von dem Speicher der Nummer J kommen, zu empfangen, ein dritter und ein vierter Eingang (18, 19) jeweils mit Ausgängen der zweiten Verteilerschaltung der Nummer J-1 verbunden sind, um jeweils vom Prozessor der Nummer J-1 und vom Speicher der Nummer J-1 gelieferte Daten (VGI, FROMG) zu empfangen, und ein fünfter und ein sechster Eingang (20, 21) jeweils mit Ausgängen der zweiten Verteilerschaltung der Nummer J+1 verbunden sind, um jeweils vom Prozessor und dem Speicher der Nummer J+1 gelieferte Daten (VDI, FROMD) zu empf angen, während ein Ausgang (22) dieses Multiplexers (MUX2) mit einem Eingang des Prozessors der Nummer J verbunden ist, wobei diese zweite Verteilerschaltung der Nummer J ferner eine logische Schaltung (L1) umfaßt, die einen ersten Eingang hat, der mit einem Ausgang der zweiten Verteilerschaltung der Nummer J+1 verbunden ist, um vom Speicher der Nummer J+1 gelieferte Daten (FROMD) zu empfangen, einen zweiten Eingang, der mit einem Ausgang (17) des Prozessors der Nummer J verbunden ist, um von diesem Prozessor gelieferte Daten zu empfangen, und einen dritten Eingang, der mit einem Ausgang der zweiten Verteilerschaltung der Nummer J-1 verbunden ist, um vom Speicher der Nummer J-1 gelieferte Daten (FROMG) zu empfangen, wobei diese logische Schaltung (L1) zwei Ausgänge hat, die jeweils mit zwei Eingängen der zweiten Verteiierschaltung der Nummer J-1 verbunden sind, um Daten (TOMG, VGO) an den Speicher und an den Prozessor der Nummer J-1 zu liefern, und zwei andere Ausgänge hat, die jeweils mit zwei Eingängen der zweiten Verteilerschaltung der Nummer J+1 verbunden sind, um Daten (TOMD, VDO) an den Speicher und an den Prozessor der Nummer J+1 zu liefern, wobei die logische Schaltung (L1) und der Multiplexer (MUX2) der zweiten Verteilerschaltung der Nummer J durch Steuereingänge (23, 35) mit Ausgängen der Anordnung zur Ablaufsteuerung verbunden sind, um die Abläufe der durch die Ausgänge der logischen Schaltung (L1) und durch den Multiplexer (MUX2) der zweiten Verteilerschaltung der Nummer J gelieferten Daten zu steuern.