DE4230327A1

DE4230327A1 - Multi-port speicher und digitales interpoliergeraet

Info

Publication number: DE4230327A1
Application number: DE4230327A
Authority: DE
Inventors: Mitsuharu Ohki
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1991-09-12
Filing date: 1992-09-10
Publication date: 1993-03-18
Also published as: GB9219295D0; GB2260008A; GB2260008B; US5418907A

Description

Die vorliegende Erfindung bezieht sich auf einen Multi- Port Speicher (Speicher mit vielen Ausgängen), bei dem eine Vielzahl serieller Ports von einem einzigen Halb leiter-Speicherarray geführt sind, und auf ein digitales Interpolationsgerät zur Kompensation von Störungen von z. B. Bilddaten durch Verwendung des Multi-Port Speichers.

Aus dem Stand der Technik ist ein Halbleiter-Speicherarray bekannt, das eine Vielzahl Speicherzellen besitzt. Diese sind nach Art einer Matrix angeordnet. Es sind Wortleitun gen zur Auswahl der Speicherzellen in Reihen- bzw. Zeilen richtung und Bitleitungen zur Auswahl der Speicherzellen in Spaltenrichtung angeordnet. Ein Zeilendekoder zur Erzeugung eines Auswahlsignals zur Auswahl der Wortleitun gen und ein Spaltendekoder zur Erzeugung eines Auswahl signals zur Auswahl der Bitleitungen sind vorgesehen. Durch Dekodieren eines Adressenbits hoher Ordnung wird z. B. ein Wortauswahlsignal erzeugt. Andererseits wird durch Dekodieren eines Adressenbits niedriger Ordnung ein Bitauswahlsignal erzeugt.

Durch Verbinden einer Vielzahl von Eingangs-/Ausgangs- Ports mit Bitleitungen und dadurch, daß man einen Spaltendekoder zur Bestimmung einer Bitleitung, zugänglich von einem jeden Port, vorsieht, kann man aus einem solchen Speicherarray einen Multi-Port Speicher herstellen.

Im Multi-Port Speicher sind, um unabhängig die Zeilen zu bestimmen bzw. anzusteuern und die Geschwindigkeit der Ausgangsdaten festzusetzen, eine Anzahl Steuerschaltkreise und Spaltendekoder erforderlich, die in der Anzahl gleich der Anzahl der Ausgangsports sind. Dadurch wird die Schaltkreisgröße vergrößert. Im Falle des Verarbeitens der Audiosignale oder Videosignale gibt es wenige Prozesse, die eine Vielzahl von Daten benötigen, die unabhängig sind. Es gibt dort eine Anzahl von Prozessen in Verbindung mit dem Suchen oder Errechnen von Daten, die periodisch oder räumlich nebenstehend sind. Zum Beispiel wird in einem digitalen Filter das innere Produkt einer Vielzahl von Daten periodisch fortlaufend errechnet. Wenn Audiosignale oder Videosignale verarbeitet werden, ist ein Speicher erforderlich, mit dem eine Anzahl benachbarter Daten über eine Vielzahl von Eingangs- oder Ausgangsports zugänglich ist.

Da ein mit einem Fischauge-Objektiv fotografiertes Bild dazu neigt, Verzerrungen zu haben, werden Bild-Aufnahme signale in digitale Signale umgewandelt, um Störungen bzw. Verzerrungen mittels digitaler Signalverarbeitung zu kompensieren. Bei der Aufnahme eines Bildes mit einer Videokamera auftretende unbeabsichtigte Bewegung der Hand wird des weiteren ebenfalls durch die Anwendung einer digitalen Signalverarbeitung kompensiert. Die Kompensation der unbeabsichtigten Bewegung einer Hand ist ein Prozeß, bei dem ein Bewegungsvektor detektiert wird, der durch die Bewegung einer Hand erzeugt wird und die bzw. der das Bild um den Betrag dieses Bewegungsdetektors bewegt bzw. verschiebt. Wenn der Bildrahmen bewegt wird, sollte das Bild zuvor vergrößert werden, da ein Bereich der kein Bild enthält, vorliegt. Neben der Kompensation der Bewegung einer Hand wird das Bild gelegentlich durch einen speziel len Effektgenerator und dgl. vergrößert. Außerdem sollte manchmal das Bild reduziert werden. In dem Fall, in dem eine Störung bzw. Verzerrung eines Bildes zu kompensieren ist oder im Falle, daß ein Bild vergrößert oder verklei nert werden soll, werden Daten erzeugt, die aus Original- Bilddaten interpoliert sind.

Wie oben beschrieben, wird bei der digitalen Verarbeitung eines Bildes ein Interpolationsgerät für eine Vielzahl von Anwendungen benutzt. Das Interpolationsgerät multipliziert eine Vielzahl von benachbarten Bilddaten mit Wichtungs koeffizienten und addiert die Multiplikationsergebnisse. In einem Zyklus des Zugangs zu einem Speicher, in dem Bilddaten gespeichert sind, und einem Schaltkreis zur Durchführung von Interpolationsrechnungen kann üblicher weise nur ein Datensignal zu einem Zeitpunkt verarbeitet werden und der Interpolationsprozeß kann in der Echtzeit nicht ausgeführt werden. Mit anderen Worten gesagt, gilt, wenn eine Vielzahl von Pixeldaten auf einmal in einem Zyklus einem Interpolationsschaltkreis zugeführt werden könnten, so könnte die Geschwindigkeit des Interpolations prozesses vergrößert werden.

Es ist daher eine Aufgabe der vorliegenden Erfindung, einen Multi-Port Speicher vorzusehen, der geeignet ist zur Verarbeitung von Audiosignalen oder Videosignalen in einem Schaltkreis, der nicht so groß (wie bekannt) ist. Eine weitere Aufgabe der Erfindung ist, ein digitales Inter polationsgerät vorzusehen, das eine Vielzahl von Pixel daten gleichzeitig an einen Interpolationsschaltkreis abgeben kann und Interpolationsrechnungen mit hoher Geschwindigkeit durch Verwendung eines Multi-Port- Speichers auszuführen vermag, der eine Vielzahl von Ausgangsports hat.

Eine noch weitere Aufgabe der vorliegenden Erfindung ist, ein digitales Interpolationsgerät vorzusehen, das Audio signale oder Videosignale unter Verwendung eines Multi- Port Speichers zu interpolieren vermag, wobei dessen Schaltkreisgröße nicht zu groß ist. Entsprechend einem Gesichtspunkt der vorliegenden Erfindung ist ein Multi- Port Speicher vorgesehen, der umfaßt:
ein Speicherarray, das eine Vielzahl von Speicherzellen hat, die matrixartig angeordnet sind, wobei erste Signal leitungen zur Auswahl einer der Zeilen oder Spalten der Vielzahl von Speicherzellen und zweite Signalleitungen zur Auswahl der anderen der Zeilen oder Spalten der Vielzahl von Speicherzellen vorhanden sind;
einen ersten Dekoder zur Erzeugung von Auswahlsignalen zur Auswahl der ersten Signalleitungen;
eine Vielzahl von Eingangs- oder Ausgangsports, die mit den zweiten Signalleitungen verbunden sind und
einen zweiten Dekoder für die gemeinsame Benutzung der Vielzahl von Eingangs- oder Ausgangsports und zur Erzeu gung von Auswahlsignalen zur Auswahl der zweiten Signal leitungen,
wobei die Auswahlsignale zur Auswahl zweiter Signallei tungen dazu dienen, mit der Vielzahl der Eingangs- oder Ausgangsports die zweiten Signalleitungen zu verbinden, die jeweils eins um eins verschoben werden.

Entsprechend einem anderen Aspekt der vorliegenden Erfindung ist ein digitales Interpolationsgerät vorge sehen, umfassend:
Ein Speicherarray mit einer Vielzahl Speicherzellen, die matrixartig angeordnet sind und mit ersten Signalleitungen zur Auswahl entweder von Zeilen oder von Spalten der Vielzahl der Speicherzellen und zweiten Signalleitungen zur Auswahl der demgegenüber anderen Zeilen oder Spalten der Vielzahl der Speicherzellen,
einen ersten Dekoder zur Erzeugung von Auswahlsignalen zur Auswahl der ersten Signalleitungen;
eine Vielzahl von Ausgangsports, die mit den zweiten Signalleitungen verbunden sind,
einen zweiten Dekoder zur gemeinsamen Verwendung für die Vielzahl der Ausgangsports und zur Erzeugung von Auswahl signalen für die Auswahl der zweiten Signalleitungen und einen Interpolationsschaltkreis , der von der Vielzahl der Ausgangsports aus dem Speicherarray ausgelesene Daten erhält,
wobei die Auswahlsignale zur Auswahl der zweiten Signal leitungen diese mit der Vielzahl der Ausgangsports diese zweiten Signalleitungen eins um eins verschoben werden und der Interpolationsschaltkreis die Interpolationsrechnungen für eine Vielzahl benachbarter Daten ausführt, die von der Vielzahl der Ausgangsports zugeführt sind, um Ausgangssignale zu erzeugen.

Weitere Einzelheiten der Erfindung werden nachfolgend anhand der Figuren mehr ins einzelne gehend beschrieben.

Fig. 1 zeigt ein Blockschaltbild an einer Ausführungs form eines erfindungsgemäßen Multi-Port Speichers;

Fig. 2A und 2B zeigen schematische Diagramme, die die Verbindungen von Bitleitungen, Eingangs-/Aus gangsleitungen und Leitungen zur Zuführung von Auswahlsignalen angeben;

Fig. 3 zeigt ein Blockschaltbild einer anderen Aus führungsform eines erfindungsgemäßen Multi-Port Speichers;

Fig. 4 zeigt ein Blockschaltbild einer noch weiteren Ausführungsform eines erfindungsgemäßen Multi- Port Speichers;

Fig. 5 zeigt ein Blockschaltbild einer noch weiteren Ausführungsform eines erfindungsgemäßen Multi- Port Speichers;

Fig. 6 zeigt ein Blockschaltbild einer weiteren Aus führungsform, die einen Eingangs-Spaltendekoder und einen Ausgangs-Spaltendekoder hat, die separat angeordnet sind;

Fig. 7 zeigt ein Blockschaltbild einer Ausführungsform eines erfindungsgemäßen digitalen Interpolations gerätes;

Fig. 8 zeigt ein schematisches Diagramm, das einen Interpolationsprozeß beschreibt, auf den die vorliegende Erfindung anwendbar ist;

Fig. 9 zeigt ein schematisches Diagramm, das den Bereich von Pixeldaten angibt, der notwendig für den Interpolationsprozeß ist;

Fig. 10 zeigt ein schematisches Diagramm des Bereichs von Pixeldaten, der notwendig ist für die Erzeu gung eines Interpolationsausganges b0;

Fig. 11 zeigt ein schematisches Diagramm das den Bereich von Pixeldaten angibt, der notwendig ist für die Erzeugung eines Interpolationsausgangssignals b1;

Fig. 12 zeigt ein schematisches Diagramm, das den Bereich von Pixeldaten angibt, der notwendig ist für die Erzeugung eines Interpolationsausgangs signals b2;

Fig. 13 zeigt ein schematisches Diagramm, das den Bereich von Pixeldaten angibt, der notwendig ist für die Erzeugung eines Interpolationsausgangs signals b3;

Fig. 14 zeigt ein schematisches Diagramm, das den Bereich von Pixeldaten angibt, der notwendig ist für die Erzeugung eines Interpolationsausgangs signals b4;

Fig. 15 zeigt ein schematisches Diagramm, das den Bereich von Pixeldaten angibt, der notwendig ist für die Erzeugung eines Interpolationsausgangs signals b5;

Fig. 16 zeigt ein schematisches Diagramm, das den Bereich von Pixeldaten angibt, der notwendig ist für die Erzeugung eines Interpolationsausgangs signals b6;

Fig. 17 zeigt ein schematisches Diagramm, das den Bereich von Pixeldaten angibt, der notwendig ist für die Erzeugung eines Interpolationsausgangs signals b7;

Fig. 18 zeigt ein schematisches Diagramm, das den Bereich von Pixeldaten angibt, der notwendig ist für die Erzeugung eines Interpolationsausgangs signals b8;

Fig. 19 zeigt ein schematisches Diagramm, das den Bereich von Pixeldaten angibt, der notwendig ist für die Erzeugung eines Interpolationsausgangs signals b9;

Fig. 20 zeigt ein schematisches Diagramm, das den Bereich von Pixeldaten angibt, der notwendig ist für die Erzeugung eines Interpolationsausgangs signals b10;

Fig. 21 zeigt ein schematisches Diagramm, das den Bereich von Pixeldaten angibt, der notwendig ist für die Erzeugung eines Interpolationsausgangs signals b11;

Fig. 22 zeigt ein Blockschaltbild, das die Arbeitsweise eines ersten Zyklus bei einer Ausführungsform der vorliegenden Erfindung beschreibt;

Fig. 23 zeigt ein Blockschaltbild, das die Arbeitsweise eines zweiten Zyklus bei einer Ausführungsform der vorliegenden Erfindung beschreibt;

Fig. 24 zeigt ein Blockschaltbild, das die Arbeitsweise eines dritten Zyklus bei einer Ausführungsform der vorliegenden Erfindung beschreibt;

Fig. 25 zeigt ein Blockschaltbild, das die Arbeitsweise eines vierten Zyklus bei einer Ausführungsform der vorliegenden Erfindung beschreibt;

Fig. 26 zeigt ein Blockschaltbild, das die Arbeitsweise eines fünften Zyklus bei einer Ausführungsform der vorliegenden Erfindung beschreibt;

Fig. 27 zeigt ein Blockschaltbild, das die Arbeitsweise eines sechsten Zyklus bei einer Ausführungsform der vorliegenden Erfindung beschreibt;

Fig. 28 zeigt ein Blockschaltbild, das die Arbeitsweise eines siebten Zyklus bei einer Ausführungsform der vorliegenden Erfindung beschreibt;

Fig. 29 zeigt ein Blockschaltbild, das die Arbeitsweise eines achten Zyklus bei einer Ausführungsform der vorliegenden Erfindung beschreibt;

Fig. 30 zeigt ein Blockschaltbild, das die Arbeitsweise eines neunten Zyklus bei einer Ausführungsform der vorliegenden Erfindung beschreibt;

Fig. 31 zeigt ein Blockschaltbild, das die Arbeitsweise eines zehnten Zyklus bei einer Ausführungsform der vorliegenden Erfindung beschreibt;

Fig. 32 zeigt ein Blockschaltbild, das die Arbeitsweise eines elften Zyklus bei einer Ausführungsform der vorliegenden Erfindung beschreibt;

Fig. 33 zeigt ein Blockschaltbild, das die Arbeitsweise eines zwölften Zyklus bei einer Ausführungsform der vorliegenden Erfindung beschreibt; und

Fig. 34 zeigt ein Blockschaltbild einer anderen Aus führungsform eines erfindungsgemäßen digitalen Interpolationsgerätes.

Eine Ausführungsform eines Multi-Port Speichers gemäß der Erfindung wird nachfolgend mit Bezug auf die beigefügten Zeichnungen erläutert. In Fig. 1 ist mit 1 ein Halb leiter-Speicherarray bezeichnet. Dieses hat Speicher zellen, die in Matrixform angeordnet sind. Als einfaches Beispiel hat bei dieser Ausführungsform das Speicherarray 1 4 Zeilen × 8 Spalten der Speicherzellen. Mit W0, W1, W2 und W3 sind die Wortleitungen zur Auswahl einer jeden Zeile des Speicherarray 1 bezeichnet. Die Bitleitungen B0, B1, . . . und B7 dienen der Auswahl einer jeden Spalte des Speicherarrays 1. Drei Eingangs-/Ausgangsleitungen I00, I01 und I02 sind parallel mit den Bitleitungen B0 bis B7 verbunden. In Fig. 1 und in den weiter unten beschriebe nen anderen Figuren sind weitere Einzelheiten nicht gezeigt, die außerhalb des Rahmens der Erfindung liegen. Dies sind Verstärker, starke Puffer (die an Stellen anzu schließen sind, wo hohe Last auftritt), Wortleitungen usw.

Ein Auswahlsignal , das von einem Zeilendekoder 2 kommt, wird wahlweise den Wortleitungen W0 bis W3 zugeführt. Auf diese Weise wird eine der Wortleitungen W0 bis W3 (Zeilen) ausgewählt. Ein Steuersignal eines Steuerkreises 3 geht an den Zeilendekoder 2. Der Steuerkreis 3 ist außerdem mit einem Spaltendekoder 4 verbunden. Zum Beispiel wird ein Bit hoher Ordnung einer Adresse vom Steuerkreis 3 an den Zeilendekoder 2 gegeben. Zusätzlich wird von dem Steuer kreis 3 das Bit niedriger Ordnung der Adresse an einen Spaltendekoder 4 gegeben.

Das Auswahlsignal des Zeilendekoders 2 wählt eine einzige Zeile aus. Die Auswahlsignale S0 bis S9 des Spaltendeko ders 4 gehen andererseits an eine Vielzahl von Bitleitun gen. Mit anderen Worten ausgedrückt, geht das Auswahl signal S0 an die Bitleitung B0 und das Auswahlsignal S1 an die Bitleitungen B0 und B1. Das Auswahlsignal S2 geht an die Bitleitungen B0, B1 und B2. Das Auswahlsignal S3 geht an die Bitleitungen B1 , B2 und B3. Vergleichsweise werden die Auswahlsignale an die Bitleitungen in der Weise gege ben, daß die Bitleitungen um jeweils eins verschoben sind.

Fig. 1 gibt ein vereinfachtes Schema an, bei dem z. B. die Bitleitung B0 senkrecht die Eingangs- und Ausgangsleitung I00 schneidet. Die Leitung, die für die Zuführung des Auswahlsignals S2 vorgesehen ist, kreuzt schräg diesen Schnittpunkt, wie dies in Fig. 2A zu sehen ist. Mit anderen Worten ausgedrückt und wie in Fig. 2B gezeigt, ist eine Schaltereinrichtung SW zwischen der Bitleitung B0 und der Eingangs-/Ausgangsleitung I00 vorgesehen. Die Schaltereinrichtung SW wird eingeschaltet durch das Auswahlsignal S2, das aktiv ist. Wenn die Schalterein richtung SW eingeschaltet ist, ist die Bitleitung B0 mit der Eingangs-/Ausgangsleitung I00 verbunden.

Wenn beispielsweise der Zeilendekoder 2 das Auswahlsignal abgibt, das die Wortleitung W1 auswählt, sind acht Spei cherzellen bestimmt bzw. angesteuert, die mit der Wortlei tung W1 verbunden sind. Wenn zusätzlich der Spaltendekoder 4 ein Auswahlsignal S3 liefert, das die Spaltenleitungen B1, B2 und B3 auswählt, aktiv zu werden, werden die Spei cherzellen, die mit A, B und C in Fig. 1 gekennzeichnet sind, angesteuert. Dann können Daten in die Speicherzellen A, B und C über die Eingangs- und Ausgangsleitungen I00, I01 und I02 eingeschrieben oder aus diesen ausgelesen werden. Wenn das Speicherarray 1 in Übereinstimmung ist mit der räumlichen Anordnung der Videosignale und eine jede Zelle die Daten einer einzigen Abtastung speichert, ist eine Vielzahl von benachbarten Pixeldaten gleichzeitig zugänglich.

Fig. 3 zeigt eine andere Ausführungsform eines Multi-Port Speichers der vorliegenden Erfindung. Wie beim Beispiel der Fig. 1 ist auch dort ein Speicherarray 1 vorgesehen. Von diesem kommen Wortleitungen W0 bis W3 und Bitleitungen B0 bis B7. Zusätzlich ist ein Zeilendekoder 2 zur Auswahl der Wortlinien vorgesehen. Drei Eingangs-/Ausgangsleitun gen I010, I011 und I012 sind in Fig. 3 mit den Bitleitun gen B0 bis B7 in Parallelschaltung verbunden. Drei andere Eingangs-/Ausgangsleitungen I020, I020, I021 und I022 sind darüberhinaus parallel mit den Bitleitungen B0 bis B7 verbunden. An jedem Kreuzungspunkt der Bitleitungen B0 bis B7 und der Eingangs-/Ausgangsleitungen I010, I011 und I012 (wie in Fig. 2B) ist jeweils eine Schaltereinrichtung vorgesehen, die selektiv diese Leitungen verbindet. Zusätz lich ist an einem jeden Kreuzungspunkt zwischen den Bit leitungen B0 bis B7 und den Eingangs-/Ausgangsleitungen I020, I021 und I022 jeweils eine Schaltereinrichtung vorgesehen, die diese Leitungen verbindet.

Der Zeilendetektor 2 und zwei Spaltendetektoren 4A und 4B sind mit einem Steuerschaltkreis 3 verbunden. Auswahl signale S10, S11, . . . , und S19 rden vom Spaltendekoder 4A an die Schaltereinrichtungen gegeben, wo die Bitleitun gen B0 bis B7 sich mit den Eingangs-/Ausgangsleitungen I010, I011 und I012 verbinden. Dies erfolgt in einer solchen Weise, daß die Bitleitungen eine um eine verschoben sind. In gleicher Weise werden zusätzlich die Auswahlsignale S20, S21, . . . , S29 vom Spaltendekoder 4B an die Schaltereinrichtungen gegeben, wo die Bitleitungen B0 bis B7 sich kreuzen mit den Eingangs-/Ausgangsleitungen I020, I021 und I022.

Dadurch, daß man unabhängig voneinander die zwei Spalten dekoder 4A und 4B vorsieht, sind, wenn eine Wortleitung, z. B. die Leitung W1 , ausgewählt ist, die Speicherzellen A, B, C, D, E und F, wie in Fig. 3 gezeigt, dadurch zugäng lich, daß man Auswahlsignale S13 und S26 aktiviert.

Die Fig. 4 zeigt eine noch andere Ausführung eines erfin dungsgemäßen Multi-Port Speichers. Wie beim Beispiel der Fig. 3 sind auch in Fig. 4 sechs Eingangs-/Ausgangs leitungen I010 bis I022 vorgesehen. Das Layout nach Fig. 4 ist jedoch verschieden von dem der Fig. 3. Bitleitungen B10 bis B17 und Bitleitungen B20 bis B27 führen jeweils zum Speicherarray 1. Es sind Spaltendetektoren 4A und 4B in der oberen und in der unteren Position (siehe die Figur) vorgesehen. Die Bitleitungen B10 bis B17 werden durch die Auswahlsignale S10 bis S19 vom Spaltendetektor 4A ausgewählt. Die Bitleitungen B20 bis B27 werden durch die Auswahlsignale S20 bis S29 vom Spaltendekoder 4B aus gewählt.

Fig. 5 zeigt eine noch andere Ausführungsform eines erfindungsgemäßen Multi-Port Speichers. Wie in Fig. 5 gezeigt, sind die Eingangs-/Ausgangsleitungen I00, I01 und I02 mit dem Speicherarray 1 verbunden. Die Bitleitungen B10 bis B17 sind infolge der Auswahlsignale S0 bis S9 zu gänglich. Zusätzlich ist auch ein Schieberegister 5 vorge sehen. Eine serielle Eingangs-/Ausgangsleitung SI0 kommt von dem Schieberegister 5. Ein Steuersignal vom Steuer schaltkreis 3 wird dem Schieberegister 5 zugeführt. Acht Speicherzellen einer einzigen Wortleitung des Speicher arrays 1 sind parallelgeschaltet mit dem Schieberegister 5 verbunden. Zusätzlich werden Daten über die serielle Eingangs-/Ausgangsleitung SI0 dem Schieberegister 5 zuge führt/diesem entnommen. Es ist z. B. eine Wortleitung W1 ausgewählt und die Inhalte der acht Speicherzellen der Wortleitung W1 werden parallel dem Schieberegister 5 zuge führt. Die Daten einer jeden Speicherzelle werden seriell vom seriellen Schieberegister 5 in die serielle Ein gangs-/Ausgangsleitung SI0 gegeben. Das Beispiel der Fig. 5 ist für Videosignale in Raster-Abtastsequenz geeignet.

Es kann desweiteren eine Vielzahl von Schieberegistern für die Bitleitungen B20 bis B27 vorgesehen sein. Es kann eine Vielzahl von seriellen Eingängen vorgesehen sein. Auf diese Weise kann ein Multi-Port Speicher mit einer Vielzahl von seriellen Ports hergestellt werden. Die Vielzahl der seriellen Ports kann unabhängig Zeilen des Speicher arrays bezeichnen bzw. ansteuern und Daten der Zeilen sind seriell als Ausgangssignal auf unabhängige Takte hin zu erhalten.

Bei den oben beschriebenen Ausführungsformen werden die Eingangsports und die Ausgangsports gemeinsam benutzt. Diese Ports können aber auch unabhängig voneinander vorgesehen sein. In Fig. 6 ist eine Eingangsleitung I0 mit den Bitleitungen B10 bis B17 eines Speicherarrays 1 verbunden. Drei Ausgangsleitungen 00, 01 und 02 sind mit den Bitleitungen B20 bis 027 verbunden. Ein Eingangs- Spaltendekoder 41 und ein Ausgangs-Spaltendekoder 40 sind mit dem Steuerschaltkreis 3 verbunden. Der Spaltendekoder 41 wählt allgemein Signale S30 bis S37 zur Auswahl einer der Eingangs-Bitleitungen aus. Wie bei den voranstehend beschriebenen Ausführungsformen werden Auswahlsignale S40 bis S49, die der Spaltendekoder 40 erzeugt, jeweils den Bitleitungen B20 bis B027 zugeführt. Dies erfolgt in einer solchen Weise, daß diese Bitleitungen eins um eins ver schoben werden. Mit diesen Auswahlsignalen S40 bis S49 sind drei Speicherzellen angesteuert.

Nunmehr werden Ausführungsformen eines erfindungsgemäßen digitalen Interpolationsgerätes mit Bezug auf die beige fügten Figuren beschrieben. Die Fig. 7 zeigt ein Block schaltbild einer Ausführungsform eines erfindungsgemäßen digitalen Interpolationsgerätes. In Fig. 7 ist mit 1 ein Halbleiter-Speicherarray bezeichnet, dessen Speicherzellen matrixartig angeordnet sind. Bei dieser Ausführungsform besteht das Speicherarray 1 aus 5 Zeilen × 15 Spalten der Speicherzellen. Um eine jede Zeile des Speicherarrays 1 auswählen zu können, sind die Wortleitungen W0 bis W5 vor gesehen. Um andererseits eine jede Spalte des Speicher arrays auswählen zu können, sind die Bitleitungen B0, B1, . . ., und B14 vorgesehen. Sieben Ausgangsleitungen 00, 01, . . ., und 06 sind mit den Bitleitungen B0 bis B14 in Parallelschaltung verbunden. In Fig. 7 sind solche Einzel heiten weggelassen, die nicht zu dem eigentlichen Gedanken der Erfindung gehören, wie z. B. die Sensorverstärker, starke Puffer (die an Stellen angeschlossen sind, wo starke Last auftritt und dgl.). Eine jede Zeile des Spei cherarrays 1 repräsentiert die Zeilenrichtung eines Video signals. Die Pixeldaten (einer einzigen Abtastung) werden in eine jede Speicherzelle eingeschrieben. Die Beschrei bung des Schemas zum Einschreiben der Daten ist der Ein fachheit halber weggelassen. In Kürze, die Videodaten werden in das Speicherarray 1 über Eingänge eingeschrie ben, die einzeln vorgesehen sind oder die gemeinsam auch Ausgänge sind.

Die Auswahlsignale eines Zeilendekoders 2 werden selektiv den Wortleitungen W0 bis W4 zugeführt. Auf diese Weise wird eine jeweilige der Wortleitungen W0 bis W4 (Zeilen) ausgewählt. Ein Steuersignal des Steuerschaltkreises 3 geht andererseits an den Zeilendekoder 2. Der Steuerschalt kreis 3 ist auch mit einem Spaltendekoder 4 verbunden. Der Steuerschaltkreis 3 gibt ein Bit hoher Ordnung einer Adresse an den Zeilendekoder 2. Der Steuerschaltkreis 3 gibt auch ein Bit niedriger Ordnung der Adresse an den Spaltendekoder 4.

Das Auswahlsignal des Zeilendekoders 2 wählt eine der Zeilen aus. Die Auswahlsignale S0 bis S20 des Spaltendeko ders 4 gehen andererseits an eine Vielzahl Bitleitungen. Das Auswahlsignal S0 geht mit anderen Worten gesagt an die Bitleitung B0, das Auswahlsignal S1 geht an die Bitleitun gen B0 und B1, das Auswahlsignal S2 geht an die Bitleitun gen B0, B1 und B2, das Auswahlsignal S3 geht an die Bit leitungen B0, B1, B2 und B4. Daraufhin werden Auswahl signale an die Bitleitungen in einer solchen Weise gegeben, daß die Bitleitungen eins um eins verschoben sind.

Fig. 7 gibt ein einfaches Schema wieder, in dem die Bit leituns B14 z. B. senkrecht von der Ausgangsleitung 00 geschnitten wird und die Leitung für die Zuführung des Auswahlsignals S20 diesen Schnittpunkt schräg kreuzt. Wie dies in dem vergrößerten Ausschnitt in Fig. 7 gezeigt ist, ist eine Schaltereinrichtung SW zwischen der Bitlei tung B14 und der Ausgangsleitung 00 eingefügt. Die Schal tereinrichtung SW kommt in die Stellung "EIN" durch das aktivierte Auswahlsignal S20. Wenn die Schaltereinrichtung SW auf "EIN" steht, sind die Bitleitung B14 und die Ausgangsleitung 00 miteinander verbunden und die Daten der Speicherzelle, die mit der Bitleitung B14 verbunden ist, können über die Ausgangsleitung 00 ausgelesen werden.

Die in einer jeden Speicherzelle einer (5×15)-Matrix gespeicherten Pixeldaten sind mit ai, j gekennzeichnet, (wobei i = 0, 1, 2, 3, und 4; j = 0, 1, 2, . . ., und 14) sind. Wenn z. B. der Zeilendekoder 2 dasjenige Auswahl signal abgibt, das die Wortleitung W0 auswählt, sind 15 Speicherzellen, die mit der Wortleitung W0 verbunden sind, angesteuert. Wenn zusätzlich der Spaltendekoder 4 das Auswahlsignal S6 liefert, werden die Spaltenleitungen B0, B1 , . . ., und B6 ausgewählt. Es sind damit die zur ersten Zeile gehörenden Speicherzellen der ersten Spalte bis zur siebten Spalte angesteuert. Auf diese Weise werden die Pixeldaten von a0,0, a0,1, . . . und a0,6 aus diesen Spei cherzellen in die Ausgangsleitungen 00 bis 06 ausgelesen. Mit anderen Worten gesagt: Es werden die sieben aufeinan derfolgenden Pixeldaten a0,0 bis a0,6 von ein und der selben Zeile zur gleichen Zeit ausgelesen.

Die Ausgangsleitungen 00 bis 06 sind mit einer Vielzahl von Eingangsanschlüssen eines Interpolationsschaltkreises 6 verbunden. Der Interpolationsschaltkreis 6 multipliziert die sieben Pixeldaten mit Wichtungskoeffizienten, die den Positionen der Pixeldaten entsprechen. Dann addiert er die Multiplikations-Ausgangssignale. Auf diese Weise erzeugt der Interpolationsschaltkreis 6 die resultierenden Inter polationsdaten an einem Ausgangsanschluß 7. Der Inter polationsschaltkreis 6 erhält vom Steuerschaltkreis 3 ein Steuersignal, mit dem der zeitliche Arbeitsablauf der Interpolationsrechnungen erfolgt.

Als nächstes wird die Arbeitsweise der oben beschriebenen Ausführungsform eines erfindungsgemäßen digitalen Inter polationsgerätes beschrieben. Es wird hier der Fall betrachtet, bei dem die Verzerrungen eines mit einem Weit winkelobjektiv fotografierten Bildes mittels Anwendung der Interpolation kompensiert werden. Fig. 8 zeigt ein schematisches Diagramm eines Ausschnitts eines solchen Bildes. Die Punkte repräsentieren in der Figur originale Bilddaten a0,0 bis a4,14, die in dem Speicherarray 1 gespeichert sind. Mit den (5×15)-Pixeldaten werden die Interpolationsausgangswerte b0 bis b11 gebildet, womit die Verzerrungen des Bildes kompensiert sind.

Die Interpolations-Ausgangssignale kommen in der Ordnung b0, b1 , . . , und b11. Um ein jedes Interpolationsausgangs signal zu bilden, werden die Originaldaten ai, j benutzt, die in den benachbarten Positionen vorliegen. Die Daten ai, j, die für die Interpolationsrechnungen notwendig sind, sind Daten im Bereich von ±2 Pixel um bk herum (worin k = 0, 1, 2, . . ., und 11 ist), und zwar in der horizonta len Richtung und in der vertikalen Richtung, wie dies in Fig. 9 gezeigt ist. Zur Erzeugung eines jeden Interpola tionswertes bzw. -ausgangssignals sind 16 Original-Pixel daten erforderlich.

Fig. 10 zeigt den Bereich der Pixeldaten, der notwendig ist für die Erzeugung des Interpolationsausgangssignals b0 nach Fig. 8. In gleicher Weise zeigen die Fig. 11 bis 21 die Bereiche der Pixeldaten, die notwendig sind, für die Erzeugung der jeweiligen Interpolationssignale b1 bis b11.

Eine Arbeitsweise, bei der das erfindungsgemäße Schema nach Fig. 7 für den oben beschriebenen Interpolations prozeß angewendet wird, zeigen die folgenden Figuren. Fig. 22 zeigt den Prozeß eines ersten Zyklus. In diesem Zyklus werden diejenigen Speicherzellen angesteuert, die mit dicken Linien angegeben sind. Mit anderen Worten aus gedrückt heißt dies, daß dann, wenn der Zeilendekoder 2 die Wortleitung W0 und das Auswahlsignal S6 des Spalten dekoders 4 aktiviert worden sind, die Bitleitungen b0 bis b6 mit jeweils den Ausgangsleitungen 00 bis 06 verbunden sind. Das Resultat ist, daß die Pixeldaten a0,0 bis a0,6, die in der ersten Zeile des Speicherarrays 1 gespeichert sind, ausgelesen werden und in den Interpolationsschalt kreis 6 gelangen.

Dem ersten Zyklus folgt ein zweiter Zyklus, wie dies die Fig. 23 zeigt. Die Wortleitung W1 ist bestimmt bzw. angesteuert und das Ausgangssignal S6 wird aktiviert. Es werden dann sieben Pixeldaten a1,0 bis a1,6 der zweiten Zeile des Speicherarrays 1 ausgelesen und gehen in den Interpolationsschaltkreis 6. In einem dritten Zyklus, wie er in Fig. 24 gezeigt ist, wird die Wortleitung W2 bestimmt bzw. angesteuert und das Auswahlsignal S6 aktiviert. Es werden dann sieben Pixeldaten a2,0 bis a2,6 der dritten Zeile des Speicherarrays 1 ausgelesen und dem Interpolationsschaltkreis 6 zugeführt. In einem vierten Zyklus nach Fig. 25 ist die Wortleitung W3 bestimmt bzw. angesteuert und das Auswahlsignal S6 wird aktiviert. Es werden dann sieben Pixeldaten a3,0 bis a3,6 der vierten Zeile ausgelesen und dem Interpolationsschaltkreis 6 zuge führt.

Wenn der vierte Zyklus vollständig abgelaufen ist, gehen die originalen Pixeldaten, die für die in den Fig. 10 bis 13 gezeigten Interpolationsrechnungen erforderlich sind, an den Interpolationsschaltkreis 6. Der Inter polationsschaltkreis 6 erzeugt daraufhin die Interpola tionsausgangssignale b0 bis b3. Im Verlaufe der Inter polationsrechnungen werden 16 originale Pixeldaten mit jeweiligen Koeffizienten multipliziert und die Resultate addiert. Diese Koeffizienten hängen ab von der Relation zwischen den Interpolationsausgangssignalen und den Positionen originaler Pixeldaten. Die Interpolations ausgangssignale sind am Ausgangsanschluß 7 des Inter polationsschaltkreises 6 zu erhalten. Es sei darauf hingewiesen, daß es möglich ist, diese Interpolations ausgangssignale zeitweise im Speicher zu speichern und sie dann mit vorgegebener Rate abzurufen.

Die Fig. 26 bis 29 zeigen die Arbeitsweise beim Zugang in ein Speicherarray 1, und zwar vom fünften Zyklus bis zum achten Zyklus. Bei diesem Arbeitsablauf werden jeweils die Pixeldaten (a1,3 bis a1,9), (a2,3 bis a2,9), (a3,3 bis a3,9) und (a4,3 bis a4,9) , die jeweils enthalten sind in der zweiten Linie, der dritten Linie, der vierten Linie und der fünften Linie, aus dem Speicherarray 1 ausgelesen. Auf diese Weise werden die Pixeldaten, die notwendig sind für die Erzeugung der Interpolationsausgangssignale b4 bis b7 (siehe Fig. 14 bis 17) an den Interpolationsschaltkreis 6 gegeben. Wenn der achte Zyklus abgelaufen ist, werden diese Interpolationsausgangssignale erzeugt.

Die Fig. 30 bis 33 zeigen Ansteuer-Vorgänge des Spei cherarrays 1 für den neunten bis zum zwölften Zyklus. Bei diesen Vorgängen werden die Pixeldaten a0,8 bis a0,14, a1,8 bis a1,14, a2,8 bis a2,14 und a3,8 bis a3,14, die in der ersten, der zweiten, der dritten und der vierten Linie jeweils enthalten sind, aus dem Speicherarray 1 ausgele sen. Es werden die Pixeldaten an den Kompensationsschalt kreis 6 gegeben, die notwendig sind zur Erzeugung der Interpolationsausgangssignale b8 bis b11 (Fig. 18 bis 21). Nachdem der zwölfte Zyklus abgelaufen ist, werden diese Interpolationsausgangssignale erzeugt.

Indem man eine Eingangsleitung mit einer Bitleitung des Speicherarrays 1 verbindet und einen anderen Eingangs- Spaltendekoder anstelle des Spaltendekoders 4 verwendet, kann eine Bitleitung bestimmt werden, um Pixeldaten in das Speicherarray 1 einzuschreiben.

Wie des weiteren in Fig. 36 gezeigt ist, ist es möglich, einen seriellen Eingangsport SI als eine Maßnahme bzw. Konstruktion gemäß der Erfindung zu benutzen. Dabei werden serielle Eingangsdaten des Eingangsanschlusses 9 (SI) an ein Schieberegister 8 gegeben. Parallele Ausgänge des Schieberegisters 8 sind mit Bitleitungen b10 bis b24 des Speicherarrays 1 verbunden. 15 Daten, die in das Schiebe register 8 eingegeben worden sind, werden in 15 Speicher zellen gleichzeitig eingeschrieben, die mit einer Wort leitung verbunden sind, die von dem Zeilendekoder 2 bestimmt bzw. angesteuert ist.

Die voranstehend beschriebene Arbeitsweise wird durchge führt, wenn die Interpolationsrechnungen nach Fig. 8 ausgeführt werden. Es sei jedoch darauf hingewiesen, daß die Interpolationsrechnungen auch für andere Zwecke benutzt werden können, wie z. B. das Vergrößern und das Verkleinern von Bildern.

Die Erfindung ist voranstehend anhand von Ausführungs beispielen und beigefügten Figuren beschrieben worden. Es sei darauf hingewiesen, daß die Erfindung aber nicht allein auf diese speziellen Ausführungsbeispiele be schränkt ist, sondern daß verschiedene Abweichungen und Modifikationen ausgeführt werden können, ohne den Erfin dungsgedanken, wie er in den Ansprüchen definiert ist, zu verlassen. Im Rahmen der vorliegenden Erfindung kann ein Spaltendekoder gemeinsam für eine Vielzahl von Eingangs-/ Ausgangsanschlüssen benutzt werden. Im Vergleich mit einem Aufbau, bei dem ein Spaltendekoder für einen jeden Ein gangs-/Ausgangsanschluß vorgesehen ist, kann hier der Umfang der Schaltung verringert werden. Nur eine Vielzahl von benachbarten Speicherzellen des Speicherarrays kann von einer Vielzahl von Eingangs-/Ausgangsports(-anschlüs sen) angesteuert werden.

Wenn jedoch Videosignale oder Audiosignale bearbeitet werden, ist eine Vielzahl von benachbarten Daten in den meisten Fällen gleichzeitig erforderlich. Dies stellt aber keine Beschränkung dar.

Entsprechend der vorliegenden Erfindung wird eine Vielzahl von benachbarten Pixeldaten gleichzeitig an einen Schalt kreis gegeben, der Interpolationsrechnungen ausführt. Dies wird durch einen Zugang zum Speicherarray ausgeführt. Auf diese Weise kann der Interpolationsprozeß mit hoher Ge schwindigkeit ausgeführt werden. Da zusätzlich der Spalten dekoder gemeinsam für eine Vielzahl von Eingangs-/Ausgangs anschlüssen verwendet werden kann, ist der Schaltungsauf wand reduziert.

Claims

1. Multi-Port Speicher, der umfaßt:
ein Speicherarray, das eine Vielzahl von Speicher zellen hat, die matrixartig angeordnet sind, wobei erste Signalleitungen zur Auswahl einer der Zeilen oder Spalten der Vielzahl von Speicherzellen und zweite Signalleitungen zur Auswahl der anderen der Zeilen oder Spalten der Vielzahl von Speicherzellen vorhanden sind,
einen ersten Dekoder zur Erzeugung von Auswahl signalen zur Auswahl der ersten Signalleitungen, eine Vielzahl von Eingangs- oder Ausgangsports, die mit den zweiten Signalleitungen verbunden sind und
einen zweiten Dekoder für die gemeinsame Benutzung der Vielzahl von Eingangs- oder Ausgangsports und zur Erzeugung von Auswahlsignalen zur Auswahl der zweiten Signalleitungen,
wobei diese Auswahlsignale zur Auswahl zweiter Signal leitungen dazu dienen, mit der Vielzahl der Eingangs- oder Ausgangsports die zweiten Signalleitungen zu verbinden, die jeweils eins um eins verschoben werden.

2. Multi-Port Speicher nach Anspruch 1, wobei eine Vielzahl zweiter Dekoder vorgesehen ist und die Vielzahl der Eingangs- oder Ausgangsports bei einem jeden dieser zweiten Dekoder vorgesehen ist, um diejenigen Speicherzellen auszuwählen, die für einen jeden dieser zweiten Dekoder verschieden sind, wenn die zweiten Signalleitungen ausgewählt sind.

3. Multi-Port Speicher nach Anspruch 1 oder 2, bei dem die Vielzahl der zweiten Dekoder zu einer der Speicherzellen angeordnet ist, die in Matrixform angeordnet sind.

4. Multi-Port Speicher nach Anspruch 2, wobei die Vielzahl der zweiten Dekoder angeordnet ist auf beiden Seiten der Speicherzellen, die matrix förmig angeordnet sind, so daß die Speicherzellen sandwichartig dazwischenliegen.

5. Multi-Port Speicher nach einem der Ansprüche 1 bis 4, bei dem ein Schieberegister mit den zweiten Signal leitungen derart verbunden ist, daß Daten parallel von einer Vielzahl von Speicherzellen auf eine der ersten Signalleitungen des Speicherarrays eingegeben werden können.

6. Multi-Port Speicher nach einem der Ansprüche 1 bis 5, bei dem die Eingangsports und die Ausgangsports unab hängig voneinander ausgebildet sind und der zweite Dekoder jeweils einen Eingangsdekoder und einen Ausgangsdekoder, den Eingangsports und den Ausgangs ports entsprechend, umfaßt.

7. Digitale Interpolationsvorrichtung, die umfaßt:
ein Speicherarray mit einer Vielzahl Speicherzellen, die matrixartig angeordnet sind und mit ersten Signal leitungen zur Auswahl entweder von Zeilen oder von Spalten der Vielzahl der Speicherzellen und zweiten Signalleitungen zur Auswahl der demgegenüber anderen Zeilen oder Spalten der Vielzahl der Speicherzellen,
einen ersten Dekoder zur Erzeugung von Auswahlsigna len zur Auswahl der ersten Signalleitungen;
eine Vielzahl von Ausgangsports, die mit den zweiten Signalleitungen verbunden sind,
einen zweiten Dekoder zur gemeinsamen Verwendung für die Vielzahl der Ausgangsports und zur Erzeugung von Auswahlsignalen für die Auswahl der zweiten Signal leitungen und
einen Interpolationsschaltkreis, der von der Vielzahl der Ausgangsports aus dem Speicherarray ausgelesene Daten erhält,
wobei die Auswahlsignale zur Auswahl der zweiten Signalleitungen diese mit der Vielzahl der Ausgangs ports verbinden und diese zweiten Signalleitungen eins um eins verschoben werden und der Interpolations schaltkreis die Interpolationsrechnungen für eine Vielzahl benachbarter Daten ausführt, die von der Vielzahl der Ausgangsports zugeführt sind, um Aus gangssignal e zu erzeugen.

8. Digitale Interpolationsvorrichtung nach Anspruch 7, bei der ein Schieberegister mit den zweiten Signal leitungen derart verbunden ist, daß Daten parallel von einer Vielzahl von Speicherzellen auf eine der ersten Signalleitungen des Speicherarrays eingegeben werden können.

9. Digitale Interpolationsvorrichtung nach Anspruch 7, bei der das Speicherarray Pixeldaten speichert.

10. Digitale Interpolationsvorrichtung nach Anspruch 8 oder 9, bei der die digitale Interpolationsvorrichtung in einer Videokamera verwendet wird, um einen Bewegungs vektor aus den Pixeldaten zu bilden, um durch die Hand verursachte Verwackelungen der Videokamera zu kompensieren.