JPH01184885A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01184885A JPH01184885A JP63005520A JP552088A JPH01184885A JP H01184885 A JPH01184885 A JP H01184885A JP 63005520 A JP63005520 A JP 63005520A JP 552088 A JP552088 A JP 552088A JP H01184885 A JPH01184885 A JP H01184885A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- Wire Bonding (AREA)
- Hall/Mr Elements (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
星呈！左■月棄１
本発明は、半導体装置、特に、ホール素子等の半導体素
子をリードフレーム上に取り付けた半導体装置に関する
。
子をリードフレーム上に取り付けた半導体装置に関する
。
従来の技術と 決課
従来、この種の半導体装置、例えば、ホール素子は、第
４図に示す様に、ホール素子チップ２０をリードフレー
ム２２の端部表面に載置し、その下面に設けた電極２１
とリードフレーム２２とを半田ボンディングにて電気的
に接続し、その後図示しない樹脂にてモールドしたもの
が提供されていた。
４図に示す様に、ホール素子チップ２０をリードフレー
ム２２の端部表面に載置し、その下面に設けた電極２１
とリードフレーム２２とを半田ボンディングにて電気的
に接続し、その後図示しない樹脂にてモールドしたもの
が提供されていた。
しかしながら、このものでは、チップ２０はリードフレ
ーム２２上では何ら位置決めされていないため、樹脂モ
ールド時の圧力等にて水平面上で位置ずれを生じ、感度
不良、断線、短絡等の不具合を生じることがあった。ま
た、近年では小形化、薄形化が要求されているが、チッ
プ２０自体及びリードフレーム２２自体の厚さをそれぞ
れ限界まで薄くしても、装置としての厚さはチップ２０
．リードフレーム２２の厚さの和以下には小さくできな
い。
ーム２２上では何ら位置決めされていないため、樹脂モ
ールド時の圧力等にて水平面上で位置ずれを生じ、感度
不良、断線、短絡等の不具合を生じることがあった。ま
た、近年では小形化、薄形化が要求されているが、チッ
プ２０自体及びリードフレーム２２自体の厚さをそれぞ
れ限界まで薄くしても、装置としての厚さはチップ２０
．リードフレーム２２の厚さの和以下には小さくできな
い。
そこで、本発明は、ホール素子等の半導体装置において
、半導体素子を確実に位置決めして位置ずれを防止し、
感度不良等の不具合を除去すると共に、装置全体として
の薄形化を達成することを課題とする。
、半導体素子を確実に位置決めして位置ずれを防止し、
感度不良等の不具合を除去すると共に、装置全体として
の薄形化を達成することを課題とする。
以上の課題を解決するため、本発明に係る半導体装置は
、リードフレームの端部表面に位置決め用段部を形成し
、この段部に半導体素子を載置すると共に、半導体素子
の電極をボンディングしたことを特徴とする。
、リードフレームの端部表面に位置決め用段部を形成し
、この段部に半導体素子を載置すると共に、半導体素子
の電極をボンディングしたことを特徴とする。
即ち、半導体素子はリードフレームの段部に載置される
ことにより、水平面上で位置決めされ、かつ、装置全体
としての厚さが薄くなる。
ことにより、水平面上で位置決めされ、かつ、装置全体
としての厚さが薄くなる。
尖施掴
以下、本発明に係る半導体装置の一実施例を添付図面に
従って説明する。
従って説明する。
この実施例はホール素子に適用したものであり、第２図
に示す様に、ホール素子チップ１は底部に四つの電極２
が取り付けられている。リードフレーム５は４本の所定
形状に形成きれた導電材（例えば、りん青銅）からなり
、各端部の表面には段部６が形成される。この段部６は
各リードフレーム５の端部を同一平面上に集合させたと
き、チップ１を載置して位置決め可能な形状とされてい
る。
に示す様に、ホール素子チップ１は底部に四つの電極２
が取り付けられている。リードフレーム５は４本の所定
形状に形成きれた導電材（例えば、りん青銅）からなり
、各端部の表面には段部６が形成される。この段部６は
各リードフレーム５の端部を同一平面上に集合させたと
き、チップ１を載置して位置決め可能な形状とされてい
る。
リードフレーム５の加工は、例えば、エツチングにより
行なわれる。エツチングは必要箇所に耐エツチングマス
クを設けてハーフエツチングの手法により行なう。この
場合、リードフレーム５の厚さが０．１ｍｍとすると、
段部６はハーフエツチングで０．０５ｍｍだけ切除され
ることとなる。
行なわれる。エツチングは必要箇所に耐エツチングマス
クを設けてハーフエツチングの手法により行なう。この
場合、リードフレーム５の厚さが０．１ｍｍとすると、
段部６はハーフエツチングで０．０５ｍｍだけ切除され
ることとなる。
チップ１は、第３図に示す祿に１．半田クリーノ、７を
塗布した段部６上に載置じ、該半田クリーム７を融点以
上に加熱することによりボンディングする。ボンディン
グはウェルダによる熱圧着、赤外線加熱、気相半田付け
にて行なわれる。また、チップ１の電極２上に半田バン
ブを形成し、段部６上に載置しても良い。
塗布した段部６上に載置じ、該半田クリーム７を融点以
上に加熱することによりボンディングする。ボンディン
グはウェルダによる熱圧着、赤外線加熱、気相半田付け
にて行なわれる。また、チップ１の電極２上に半田バン
ブを形成し、段部６上に載置しても良い。
次に、第１図に示す様に、チップ１の底面側にフェライ
トチップ１０を取り付け、チップ１とフェライトチップ
１０の周囲を樹脂１１にてモールドし、ホール素子とし
て完成される。フェライトチップ１０は磁気を集中させ
、チップ１の感度を上げるために機能する。また、モー
ルド樹脂１１から突出したリードフレーム５は所定の形
状に成形きれ、外部接続用の端子として機能する。
トチップ１０を取り付け、チップ１とフェライトチップ
１０の周囲を樹脂１１にてモールドし、ホール素子とし
て完成される。フェライトチップ１０は磁気を集中させ
、チップ１の感度を上げるために機能する。また、モー
ルド樹脂１１から突出したリードフレーム５は所定の形
状に成形きれ、外部接続用の端子として機能する。
以上の構成において、チップ１は段部６に嵌め込まれる
ため、ボンディング位置のばらつきが無くなり、結果的
に感度のばらつきが解消され、さらに、樹脂１１でモー
ルドする際に水平方向の外力が加わったとしても動きに
くく、従来モールド時に発生していた断線等の不良も解
消される。また、段部６の落ち込み分だけ装置全体とし
ての厚さが薄くなる。なお、段部６は薄くなるが、最終
的には樹脂１１でモールドされるため、強度的には何ら
問題となることはない。
ため、ボンディング位置のばらつきが無くなり、結果的
に感度のばらつきが解消され、さらに、樹脂１１でモー
ルドする際に水平方向の外力が加わったとしても動きに
くく、従来モールド時に発生していた断線等の不良も解
消される。また、段部６の落ち込み分だけ装置全体とし
ての厚さが薄くなる。なお、段部６は薄くなるが、最終
的には樹脂１１でモールドされるため、強度的には何ら
問題となることはない。
なお、本発明に係る半導体装置は以上の実施例に限定さ
れるものではなく、その要旨の範囲で種々に変形するこ
とができる。
れるものではなく、その要旨の範囲で種々に変形するこ
とができる。
例えば、リードフレームの加工はエツチングの他にプレ
ス加工等にて行なうことができる。
ス加工等にて行なうことができる。
発明の効果
以上の説明で明らかな様に、本発明によれば、リードフ
レームの端部表面に位置決め用段部を形成し、この段部
に半導体素子を載置すると共に、電極をボンディングし
たため、半導体素子をり−ドフレームの段部に確実に位
置決めすることができ、位置ずれによる特性のばらつき
、断線、短絡等が解消され、しかも、装置全体としての
厚さを小さくすることができる。
レームの端部表面に位置決め用段部を形成し、この段部
に半導体素子を載置すると共に、電極をボンディングし
たため、半導体素子をり−ドフレームの段部に確実に位
置決めすることができ、位置ずれによる特性のばらつき
、断線、短絡等が解消され、しかも、装置全体としての
厚さを小さくすることができる。
第１図は本発明に係る半導体装置の一実施例を示す垂直
断面図、第２図は第１図のものの分解斜視図、第３図は
第１図のものの製造工程を示す正面図である。第４図は
従来のホール素子の製造工程を示す正面図である。 １・・・ホール素子チップ、２・・・電極、５・・・リ
ードフレーム、６・・・段部、１０・・・フェライトチ
ップ、１１・・・モールド樹脂。 特許出願人 株式会社村田製作所
断面図、第２図は第１図のものの分解斜視図、第３図は
第１図のものの製造工程を示す正面図である。第４図は
従来のホール素子の製造工程を示す正面図である。 １・・・ホール素子チップ、２・・・電極、５・・・リ
ードフレーム、６・・・段部、１０・・・フェライトチ
ップ、１１・・・モールド樹脂。 特許出願人 株式会社村田製作所
Claims (1)
- （１）複数のリードフレームの端部を同一平面上に集合
させ、該リードフレームの端部上に半導体素子を載せて
その電極とリードフレームの端部とをボンディングした
後、半導体素子を樹脂でモールドした半導体装置におい
て、 前記リードフレームの端部表面に位置決め用段部を形成
し、この段部に前記半導体素子を載置すると共に、電極
をボンディングしたこと、 を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63005520A JPH01184885A (ja) | 1988-01-13 | 1988-01-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63005520A JPH01184885A (ja) | 1988-01-13 | 1988-01-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01184885A true JPH01184885A (ja) | 1989-07-24 |
Family
ID=11613464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63005520A Pending JPH01184885A (ja) | 1988-01-13 | 1988-01-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01184885A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE10231194A1 (de) * | 2002-07-10 | 2004-02-05 | Infineon Technologies Ag | Anschlussleitrahmen für eine in einem Halbleiterchip ausgeführte Sonde und Magnetfeldsensor |
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-
1988
- 1988-01-13 JP JP63005520A patent/JPH01184885A/ja active Pending
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