JPH01183129A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH01183129A
JPH01183129A JP63006852A JP685288A JPH01183129A JP H01183129 A JPH01183129 A JP H01183129A JP 63006852 A JP63006852 A JP 63006852A JP 685288 A JP685288 A JP 685288A JP H01183129 A JPH01183129 A JP H01183129A
Authority
JP
Japan
Prior art keywords
wire
chip
wires
semiconductor device
short
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63006852A
Other languages
English (en)
Inventor
Yoshiaki Sano
義昭 佐野
Hiroatsu Aoki
青木 弘淳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP63006852A priority Critical patent/JPH01183129A/ja
Publication of JPH01183129A publication Critical patent/JPH01183129A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4911Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/4917Crossed wires
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体チップから同じリード片へ長さの異なる複数のワ
イヤが接続された半導体装置に関し、長いワイヤのチッ
プ付け部とのワイヤショートを防止することを目的とし
、 チップ付け部とリード片とが同一平面にあり、同一のリ
ード片とワイヤ接続されるべきパッドを複数有する半導
体チップが上記チップ付け部に固着され、上記各パッド
が別々のワイヤにより上記同一のリード片と電気的に接
続され、樹脂封止されてなる半導体装置において、上記
ワイヤを、そのうちの長いワイヤが短いワイヤの上を横
切る位置関係で配線して構成する。
〔産業上の利用分野〕
本発明は半導体チップから同じリード片へ長さの異なる
複数のワイヤが接続された半導体装置に関する。
近年、従来に比べて電流容量、電力の大きい半導体チッ
プを有する半導体装置が必要とされつつある。この種の
半導体装置では、半導体チップとリード片とを接続する
のに複数本のワイヤを使用する。
この場合、電流分布等の関係から、ワイヤが接続される
個所としては、半導体チップの上面のうちできるだけ離
れた個所に定める。この結果、−のワイヤは短くて足り
るが、別のワイヤは相当良くなってしまう。
ワイヤが長くなると、それだけ、ワイヤは垂れ下がり易
くなり、チップ付け部と不要な接触を起こし易くなる。
このため、ワイヤがチップ付け部と接触しないような対
策が必要となる。
〔従来の技術〕
第5図、第6図は夫々従来の半導体装置の1例であるパ
ワートランジスタ1の正面図、平面図である。
2はトランジスタチップであり、上面に−のベース用パ
ッド3、二つのエミッタ用パッド4゜5を有する。エミ
ッタ用パッド4.5の位置は離間している。
6はリードフレームであり、チップ付け部7と、エミッ
タリード片8、コレクタリード片9、ベースリード片1
0とよりなる。これらは同一平面にあり、リードフレー
ム6は平面的な構造である。
チップ2はチップ付け部7に固着しである。
11.12.13は夫々ワイヤであり、例えば、径が2
00μmのアルミニウム製である。
ワイヤ11はエミッタ用パッド4とリード片8のワイヤ
付け部8aとの間に超音波ボンディング゛により接続し
である。ワイヤ12は別のエミッタ用パッド5とリード
片8のワイヤ付け部8aとの、間に接続しである。ワイ
ヤ13はベース用パッド3とベースリード10との間に
接続しである。
ワイヤ12の長さは約3j*と短いが、ワイヤ11の長
さは例えば約7履と長い。
ワイヤ11.12のパスは、第6図に示すように平面図
上平行である。
14は合成樹脂体であり、チップ2及びワイヤ11.1
2.13を封止している。
〔発明が解決しようとする問題点〕
短いワイヤ12のパスは第5図中二点鎖線で示す如くに
なり、垂れ下がりは殆ど起こらず、ワイヤ12のチップ
付け部7への接触は起きない。
しかし、長いワイヤ11についてみると、このパスは第
6図中実線で示す如くになり、ワイヤ付け部8aに到る
前に垂れ下がりが励こり、ワイヤ11がチップ付け部7
に接触すること、所謂ワイヤショートが起こることがあ
る。
このワイヤショートを防止するため、チップ付け部7の
サイズを小さくすることが考えられるが、このようにす
るとパワートランジスタ1の放熱性を損うため、チップ
付け部7の小サイズ化は出来ない。
また、ワイヤショートを防止するため、ワイヤをエミッ
タ用パッド4ヘボンデイングした後、ワイヤの引き上げ
高さを高くすることも考えられるが、これはパワートラ
ンジスタ1の外形寸法である高さHにより制限を受ける
ため不可能である。
本発明は長いワイヤのチップ付け部とのワイヤショート
を防止することのできる半導体装置を提供することを目
的とする。
〔問題点を解決するための手段〕
本発明は、チップ付け部とリード片とが同一平面にあり
、同一のリード片とワイヤ接続されるべきパッドを複数
布する半導体チップが上記チップ付け部に固着され、上
記各パッドが別々のワイヤにより上記同一のリード片と
電気的に接続され、樹脂封止されてなる半導体装置にお
いて、上記ワイヤを、そのうちの長いワイヤが短いワイ
ヤの上を横切る位置関係で配線してなる構成としたもの
である。
〔作用〕
元々垂れ下がりにくい短いワイヤが、垂れ下がり易い長
いワイヤを迫り上げる。これにより、長いワイヤの垂れ
下がり量が抑制され、ワイヤのチップ取付1ノ部への接
触を防止出来る。
〔実施例〕 第1図及び第2図は夫々本発明の半導体装置の一実施例
である。パワートランジスタ20の正面図、平面図であ
る。
各図中、第5図、第6図に示す構成部分と対応する部分
には同一符号を付し、その説明は省略する。
ワイヤ11と12とは、リード片8のワイヤ付け部8a
の部分において、長いワイヤ11が短いワイヤ12の上
を横切る位置関係で配線されている。
12aは、ワイヤ12のうちワイヤ付け部8aへの接続
部21の近傍のワイヤ部分であり、ワイヤ付け部8aの
上面に横たわっている。
ワイヤ11は、パッド4への接続部22より離れるにつ
れて垂れ下がり始めるが、ワイヤ付け部8aへの接続部
23の近傍(根元)をワイヤ部分12aによりワイヤ1
2の径dに対応する高さ迫り上げられる。この迫り上げ
により、ワイヤ11の垂れ下がりが抑制され、チップ付
け部7に最も接近する部分のワイヤ11の高さはHlと
なり、チップ付け部7より確実に離れた高さとなり、ワ
イヤショートは起きない、。
なお、上記の交差させたワイヤの配線は、最初に短いワ
イヤ12をボンディングし、次いで長いワイヤ11をワ
イヤ12の上を横切るように引きき廻してボンディング
することによりなされる。
なお、ワイヤ11と12との交差により両ワイヤがショ
ートすることになるが、ワイヤ11゜12は元々同じ電
流を供給されるものであり、不都合はない。
第3図及び第4図は夫々本発明の半導体装置の別の実施
例である。パワートランジスタ30の正面図、平面図で
ある。
各図中、第1図、第2図に示す構成部分と対応する部分
には同一符号を付し、その説明は省略する。
このパワートランジスタ30は、エミッタリード片8の
ワイヤ付け部8aの先端に上方へ折曲形成してなる凸部
8a−1を設けた以外は、前記パワートランジスタ30
と同じである。
ワイヤ部分12aは凸部8a−1の上面に横たわってお
り、ワイヤ11は、ワイヤ12の径dに凸部8a−1の
高さhを加えた寸法迫り上げられ、ワイヤ11の垂れ下
がりもその分抑制される。これにより、チップ付け部7
に最も接近する部分のワイヤ11の高さは、上記の場合
の高さHlより更に^いH2とされ、ワイヤショートは
起きない。
本実施例は、ワイヤ11の長さが長い場合に適用して効
果がある。
〔発明の効果〕
以上説明した様に、本発明によれば、垂れ下がり易い長
いワイヤは元々垂れ下がりにくい短いワイヤにより迫り
上げられ、その分長いワイヤの垂れ下がり量を抑制出来
る。これにより、リードフレームが平面状のものである
場合にも、ワイヤのチップ取付け部との不要な接触を防
止することが出来る。
【図面の簡単な説明】
第1図、第2図は夫々本発明の一実施例になる半導体装
置の内部の構造を示す正面図及び平面図、第3図、第4
図は夫々本発明の別の実施例になる半導体装置の内部の
構造を示す正面図及び平面図、 第5図、第6図は夫々従来の半導体装置の1例の内部の
構造を示す正面図、平面図である。 図において 2はトランジスタチップ、 6はリードフレーム、 7はチップ付け部、 8はエミッタリード片、 8aはワイヤ付け部、 8a−1は凸部、 11は長いワイヤ、 12は短いワイヤ、 12aはワイヤ部分、 20.21はパワートランジスタ を示す。 特許出願人 富 士 通 株式会社 代 理 人 弁理士 伊 東 忠 彦 #、氷の牛郁−ネ棒1艷の一7Ip91 /) E1困
114図 第6図

Claims (1)

  1. 【特許請求の範囲】  チップ付け部(7)とリード片(8)とが同一平面に
    あり、同一のリード片とワイヤ接続されるべきパッド(
    4、5)を複数有する半導体チップ(2)が上記チップ
    付け部(7)に固着され、上記各パッド(4、5)が別
    々のワイヤ(11、12)により上記同一のリード片(
    8)と電気的に接続され、樹脂封止されてなる半導体装
    置において、 上記ワイヤを、そのうちの長いワイヤ(11)が短いワ
    イヤ(12)の上を横切る位置関係で配線してなる構成
    を特徴とする半導体装置。
JP63006852A 1988-01-18 1988-01-18 半導体装置 Pending JPH01183129A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63006852A JPH01183129A (ja) 1988-01-18 1988-01-18 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63006852A JPH01183129A (ja) 1988-01-18 1988-01-18 半導体装置

Publications (1)

Publication Number Publication Date
JPH01183129A true JPH01183129A (ja) 1989-07-20

Family

ID=11649763

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63006852A Pending JPH01183129A (ja) 1988-01-18 1988-01-18 半導体装置

Country Status (1)

Country Link
JP (1) JPH01183129A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5684332A (en) * 1994-05-27 1997-11-04 Advanced Semiconductor Engineering, Inc. Method of packaging a semiconductor device with minimum bonding pad pitch and packaged device therefrom
JP2008166622A (ja) * 2006-12-29 2008-07-17 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2010109254A (ja) * 2008-10-31 2010-05-13 Sanyo Electric Co Ltd 半導体装置およびその製造方法
WO2010098501A1 (ja) * 2009-02-27 2010-09-02 三洋電機株式会社 半導体装置およびその製造方法
JP2014127561A (ja) * 2012-12-26 2014-07-07 Sanken Electric Co Ltd パワー半導体モジュールおよびその製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5684332A (en) * 1994-05-27 1997-11-04 Advanced Semiconductor Engineering, Inc. Method of packaging a semiconductor device with minimum bonding pad pitch and packaged device therefrom
JP2008166622A (ja) * 2006-12-29 2008-07-17 Sanyo Electric Co Ltd 半導体装置の製造方法
JP4597118B2 (ja) * 2006-12-29 2010-12-15 三洋電機株式会社 半導体装置の製造方法
JP2010109254A (ja) * 2008-10-31 2010-05-13 Sanyo Electric Co Ltd 半導体装置およびその製造方法
WO2010098501A1 (ja) * 2009-02-27 2010-09-02 三洋電機株式会社 半導体装置およびその製造方法
CN102334186A (zh) * 2009-02-27 2012-01-25 安森美半导体贸易公司 半导体装置及其制造方法
US8633511B2 (en) 2009-02-27 2014-01-21 On Semiconductor Trading, Ltd. Method of producing semiconductor device packaging having chips attached to islands separately and covered by encapsulation material
JP2014127561A (ja) * 2012-12-26 2014-07-07 Sanken Electric Co Ltd パワー半導体モジュールおよびその製造方法

Similar Documents

Publication Publication Date Title
EP0554742B1 (en) Lead-on-chip semiconductor device
US7274092B2 (en) Semiconductor component and method of assembling the same
US20040026789A1 (en) Semiconductor device
JP2560974B2 (ja) 半導体装置
JPH1092972A (ja) 集積回路用パッケージ
US20120068186A1 (en) Electronic Device
JPH1070227A (ja) ボトムリード形半導体パッケージ
JPH01183129A (ja) 半導体装置
JPH061801B2 (ja) リ−ドフレ−ム
US6838755B2 (en) Leadframe for integrated circuit chips having low resistance connections
US6674163B1 (en) Package structure for a semiconductor device
JP3942495B2 (ja) 半導体装置
CN216213426U (zh) 一种SoC的QFN设计封装结构
JPH0451489Y2 (ja)
JP2019091795A (ja) 半導体装置
JP3016049B2 (ja) 半導体装置
JPS63104435A (ja) 半導体装置
JP3648957B2 (ja) 半導体装置
JPH05226568A (ja) 半導体装置
JP2507855B2 (ja) 半導体装置
JP2636808B2 (ja) 半導体装置
JPH0736436B2 (ja) 絶縁物封止型半導体装置
JPS63126257A (ja) 半導体装置
TW445607B (en) Semiconductor device
JP2629461B2 (ja) 樹脂封止形半導体装置

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080919

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080919

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090919

Year of fee payment: 6

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100919

Year of fee payment: 7

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 8

Free format text: PAYMENT UNTIL: 20110919

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120919

Year of fee payment: 9

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 9

Free format text: PAYMENT UNTIL: 20120919

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 10

Free format text: PAYMENT UNTIL: 20130919

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250