JPH01166618A - 論理回路 - Google Patents
論理回路Info
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- JPH01166618A JPH01166618A JP62323792A JP32379287A JPH01166618A JP H01166618 A JPH01166618 A JP H01166618A JP 62323792 A JP62323792 A JP 62323792A JP 32379287 A JP32379287 A JP 32379287A JP H01166618 A JPH01166618 A JP H01166618A
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- terminal
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- logic
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、低消費電力化を図り、大規模化に適した論
理回路に関する。
理回路に関する。
（従来の技術）
ＬＳＩ（大規模集積回路）等の回路設計では、例えば論
理積（ＡＮＤ）ゲートや反転（ＮＯＴ）ゲート等の基本
的な論理回路（単位論理回路）を組み合せることによっ
て行なわれる。例えばシステムを０ＭＯ８で構成する場
合には、否定論理積（ＮＡＮＤ＞’７”−ト、否定論理
和（ＮＯＲ）’７”−ト、反転（ＮＯＴ）ゲート等が、
基本的な論理回路として用いられている。
理積（ＡＮＤ）ゲートや反転（ＮＯＴ）ゲート等の基本
的な論理回路（単位論理回路）を組み合せることによっ
て行なわれる。例えばシステムを０ＭＯ８で構成する場
合には、否定論理積（ＮＡＮＤ＞’７”−ト、否定論理
和（ＮＯＲ）’７”−ト、反転（ＮＯＴ）ゲート等が、
基本的な論理回路として用いられている。
第１１図乃至第１３図は、ＰチャンネルのＭ０Ｓトラン
ジスタ（以下ｒＰＭＯ８Ｊと呼ぶ）とＮチャンネルのＭ
ＯＳトランジスタ（以下ｒＮＭＯ８」と呼ぶ）とからな
る０ＭＯ８で構成されたそれぞれＮＡＮＤゲート、ＮＯ
Ｒゲート、ＮＯＴゲートの回路構成を示す図である。
ジスタ（以下ｒＰＭＯ８Ｊと呼ぶ）とＮチャンネルのＭ
ＯＳトランジスタ（以下ｒＮＭＯ８」と呼ぶ）とからな
る０ＭＯ８で構成されたそれぞれＮＡＮＤゲート、ＮＯ
Ｒゲート、ＮＯＴゲートの回路構成を示す図である。
それぞれの論理ゲートは、電源とグランドとの間に２Ｍ
Ｏ８及びＮＭＯ８を配置し、これらの２ＭＯ８，ｌＦＮ
ＭＯ８を入力端子ＩＮ１．ＩＮ２に：与えられる入力信
号により導通制御して、出力端子ＯＵＴの充放電を行な
い、所望の論理を実現している。
Ｏ８及びＮＭＯ８を配置し、これらの２ＭＯ８，ｌＦＮ
ＭＯ８を入力端子ＩＮ１．ＩＮ２に：与えられる入力信
号により導通制御して、出力端子ＯＵＴの充放電を行な
い、所望の論理を実現している。
すなわち、このような論理ゲートにあっては、出力端子
と電源あるいはグランドとを導通状態あるいは非導通状
態にすることによって、出力端子に入力信号に対する所
定の論理レベルを与えるようにしている。
と電源あるいはグランドとを導通状態あるいは非導通状
態にすることによって、出力端子に入力信号に対する所
定の論理レベルを与えるようにしている。
（発明が解決しようとする問題点）
上記したような単位論理回路にあっては、回路に電源が
供給されて動作するようになっている。
供給されて動作するようになっている。
このため、このような単位論理回路を組み合せて論理シ
ステムを構築した場合に、システムの消費電力は、各々
の単位論理回路における内部貫通電流と出力変化時の充
放電Ｎ流との和で表わされることになる。したがって、
用いられる単位論理回路が増加して論理システムの大規
模化がなされるにともない、消費電力が増大するという
問題が生じる。例えば、１００万個のＭＯＳトランジス
タを含むＬＳＩでは１〜５Ｗ（ワット）の消費電力とな
る。
ステムを構築した場合に、システムの消費電力は、各々
の単位論理回路における内部貫通電流と出力変化時の充
放電Ｎ流との和で表わされることになる。したがって、
用いられる単位論理回路が増加して論理システムの大規
模化がなされるにともない、消費電力が増大するという
問題が生じる。例えば、１００万個のＭＯＳトランジス
タを含むＬＳＩでは１〜５Ｗ（ワット）の消費電力とな
る。
さらに、動作速度の高速化によりスイッチング時間が短
くなると、単位時間当りの電源電流の変化団も増大する
ことになる。これにより、電流ノイズが発生し易（なり
、誤動作を招くおそれがあった。
くなると、単位時間当りの電源電流の変化団も増大する
ことになる。これにより、電流ノイズが発生し易（なり
、誤動作を招くおそれがあった。
一方、消費電力が増大すると、高密度集積化の観点から
細く形成された電源配線に、過大な電流が流れることに
なる。このため、所謂エレクトロマイグレーションが起
き易くなる。したがって、品質の劣化を招き、信頼性が
低下するという問題があった。
細く形成された電源配線に、過大な電流が流れることに
なる。このため、所謂エレクトロマイグレーションが起
き易くなる。したがって、品質の劣化を招き、信頼性が
低下するという問題があった。
また、システムの大規模化にともなって構成が複雑化す
るため、局所的な電源電流をシステムの設計段階で把握
することは困難であった。このため、電源配線のレイア
ウト設計が極めて困難になるという問題があった。
るため、局所的な電源電流をシステムの設計段階で把握
することは困難であった。このため、電源配線のレイア
ウト設計が極めて困難になるという問題があった。
そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、消費電力の低減化を図り、
大規模集積化に好適な論理回路を提供することにある。
、その目的とするところは、消費電力の低減化を図り、
大規模集積化に好適な論理回路を提供することにある。
［発明の構成］
（問題点を解決するための手段）
上記目的を達成するために、この発明は、ゲートが第１
の入力端子に接続された第１導電型のＦＥＴ （電界効
果トランジスタ）とゲートが前記第１の入力端子に与え
られる入力信号と逆相の入力信号が与えられる第２の入
力端子に接続された第２の導電型のＦＥＴとが並列接続
されて、一方の並列接続点が第３の入力端子に接続され
、他方の並列接続点が出力端子に接続されてなるトラン
スミッションゲートと、ゲートが前記第１の入力端子に
接続され前記第２の入力端子と前記出力端子との間に接
続されたＦＥＴとから構成される。
の入力端子に接続された第１導電型のＦＥＴ （電界効
果トランジスタ）とゲートが前記第１の入力端子に与え
られる入力信号と逆相の入力信号が与えられる第２の入
力端子に接続された第２の導電型のＦＥＴとが並列接続
されて、一方の並列接続点が第３の入力端子に接続され
、他方の並列接続点が出力端子に接続されてなるトラン
スミッションゲートと、ゲートが前記第１の入力端子に
接続され前記第２の入力端子と前記出力端子との間に接
続されたＦＥＴとから構成される。
（作用）
上記構成において、この発明は、第１の入力端子と第２
の入力端子に与えられる入力信号により、トランスミッ
ションゲートを導通制御して、第２の入力端子あるいは
第３の入力端子に与えられる入力信号を選択的に出力端
子に与え、電源を供給することな（論理演算を行なうよ
うにしている。
の入力端子に与えられる入力信号により、トランスミッ
ションゲートを導通制御して、第２の入力端子あるいは
第３の入力端子に与えられる入力信号を選択的に出力端
子に与え、電源を供給することな（論理演算を行なうよ
うにしている。
（実施例）
以下、・図面を用いてこの発明の詳細な説明する。
第１図（Ａ）乃至同図（Ｄ）は、この発明の一実施例に
係る論理回路の構成を示す図である。第１図（Ａ）乃至
同図（Ｄ）に示す論理回路は、論理システムを構築する
際に単位論理回路（論理ユニット）として用いられるも
のであり、０ＭＯ８で構成されている。
係る論理回路の構成を示す図である。第１図（Ａ）乃至
同図（Ｄ）に示す論理回路は、論理システムを構築する
際に単位論理回路（論理ユニット）として用いられるも
のであり、０ＭＯ８で構成されている。
第１図（Ａ）に示す論理ユニットは、ＮＡＮＤユニット
である。このＮＡＮＤユニットは、ＰＭＯ８Ｐ１とＮＭ
Ｏ８Ｎ１からなるトランスミッションゲート（以下「Ｔ
ゲート」と呼ぶ）Ｔ１と、ＰＭＯ８からなるスイッチ（
以下「Ｐスイッチ」と呼ぶ）ＰＳｌとから構成されてい
る。
である。このＮＡＮＤユニットは、ＰＭＯ８Ｐ１とＮＭ
Ｏ８Ｎ１からなるトランスミッションゲート（以下「Ｔ
ゲート」と呼ぶ）Ｔ１と、ＰＭＯ８からなるスイッチ（
以下「Ｐスイッチ」と呼ぶ）ＰＳｌとから構成されてい
る。
ＴゲートＴ１は、ゲートが入力端子１に接続されたＮＭ
Ｏ８Ｎ１とゲートが入力端子３に接続されたＰＭＯ５Ｐ
１とが、それぞれのドレイン及びソースが相互接続され
て構成されている。一方の相互接続点は入力端子２に＠
続され、他方の相互接続点は出力端子４に接続されてい
る。入力端子１と入力端子３には、すなわち、ＰＭＯ８
Ｐ１と’ＮＭＯ８ＮＩのゲートには、互いに逆相の入力
信号が与えられる。したがって、ＴゲートＴ１は、入力
端子１に与えられる入力信号が“１ｎレベル（＾電位レ
ベルとする）となり、入力端子３に与えられる入力信号
が“０”レベル（低電位レベルとする）になると、導通
状態となり入力端子２に与えられた入力信号を出力端子
４に与える。
Ｏ８Ｎ１とゲートが入力端子３に接続されたＰＭＯ５Ｐ
１とが、それぞれのドレイン及びソースが相互接続され
て構成されている。一方の相互接続点は入力端子２に＠
続され、他方の相互接続点は出力端子４に接続されてい
る。入力端子１と入力端子３には、すなわち、ＰＭＯ８
Ｐ１と’ＮＭＯ８ＮＩのゲートには、互いに逆相の入力
信号が与えられる。したがって、ＴゲートＴ１は、入力
端子１に与えられる入力信号が“１ｎレベル（＾電位レ
ベルとする）となり、入力端子３に与えられる入力信号
が“０”レベル（低電位レベルとする）になると、導通
状態となり入力端子２に与えられた入力信号を出力端子
４に与える。
ＰスイッチＰＳ１のＰＭＯ８は、ゲートが入力端子１に
接続され、入力端子３と出力端子４との間に接続されて
いる。したがって、ＰスイッチＰＳ１は１．入力端子１
に与えられる入力信′号が“０ルベル状態になると、導
通状態となり入力端子３に与えられる入力信号を出力端
子４に与える。
接続され、入力端子３と出力端子４との間に接続されて
いる。したがって、ＰスイッチＰＳ１は１．入力端子１
に与えられる入力信′号が“０ルベル状態になると、導
通状態となり入力端子３に与えられる入力信号を出力端
子４に与える。
このような構成において、入力端子２に与えられる入力
信＠丁（ａの反転）と、入力端子１，３にそれぞれ対応
して与えられる入力信号す、ｂを、第２図（Ａ）に示す
ように変化させると、出力信号Ｚは、ｚ−ａ−ｂとなり
、ａとｂのＮＡＮＤＡＮＤ演算われる。
信＠丁（ａの反転）と、入力端子１，３にそれぞれ対応
して与えられる入力信号す、ｂを、第２図（Ａ）に示す
ように変化させると、出力信号Ｚは、ｚ−ａ−ｂとなり
、ａとｂのＮＡＮＤＡＮＤ演算われる。
まず、入力信号ａ、ｂ、ｂがそれぞれ“Ｏ”。
１１Ｉ 、 １１Ｑ＃レベル状態の時には、Ｔゲート
Ｔ１は導通（ＯＮ）状態、ＰスイッチＰＳ１は非導通（
ＯＦＦ＞状態となり、入力信号子が出力端子４に与えら
れて、出力信号Ｚは“０°ルベルとなる。
Ｔ１は導通（ＯＮ）状態、ＰスイッチＰＳ１は非導通（
ＯＦＦ＞状態となり、入力信号子が出力端子４に与えら
れて、出力信号Ｚは“０°ルベルとなる。
一方、入力信号ａ、ｂ、ｂがそれぞれ“０″。
ＩＩ Ｏ”、“１”レベル状態の時には、ＴゲートＴ１
はＯＦＦ状態、ＰスイッチＰＳ１はＯＮ状憇となり、入
力信号わが出力端子４に与えられて、出力信号は“１″
レベルとなる。
はＯＦＦ状態、ＰスイッチＰＳ１はＯＮ状憇となり、入
力信号わが出力端子４に与えられて、出力信号は“１″
レベルとなる。
また、入力信号ａ、ｂ、ｂがそれぞれ“１”。
“１”、′０”レベル状態では、ＴゲートＴ１はＯＮ状
態、ＰスイッチＰＳ１はＯＦＦ状態となり、入力信号子
が出力端子４に与えられて、出力信号Ｚは“１”レベル
となる。
態、ＰスイッチＰＳ１はＯＦＦ状態となり、入力信号子
が出力端子４に与えられて、出力信号Ｚは“１”レベル
となる。
さらに、入力信号ａ、ｂ、ｂがそれぞれ１”。
“０”、′１”レベル状態では、ＴゲートＴ１はＯＦＦ
状態、ＰスイッチＰＳ１はＯＮ状態となり、入力信号工
が出力端子４に与えられて、出力Ｚは、“１″°レベル
となる。
状態、ＰスイッチＰＳ１はＯＮ状態となり、入力信号工
が出力端子４に与えられて、出力Ｚは、“１″°レベル
となる。
次に、論理ユニットとなるＡＮＤユニットを第１図（Ｂ
）に示す。第１図（Ｂ）に示すＡＮＤユニットは、第１
図（Ａ）に示したＮＡＮＤユニットに対して、Ｐスイッ
チＰＳ１の代りに、ゲートが入力端子３に接続され、入
力端子１と出力端子４との間にＮＭＯ８からなるスイッ
チ（以下「Ｎスイッチ」と呼ぶ）ＮＳＩを設けて構成さ
れている。なお、第１図（Ｂ）において、第１図（Ａ）
と同符号は同一物である。
）に示す。第１図（Ｂ）に示すＡＮＤユニットは、第１
図（Ａ）に示したＮＡＮＤユニットに対して、Ｐスイッ
チＰＳ１の代りに、ゲートが入力端子３に接続され、入
力端子１と出力端子４との間にＮＭＯ８からなるスイッ
チ（以下「Ｎスイッチ」と呼ぶ）ＮＳＩを設けて構成さ
れている。なお、第１図（Ｂ）において、第１図（Ａ）
と同符号は同一物である。
このような構成においては、入力端子１，２゜３にそれ
ぞれ対応して与えられる入力信号す、ａ。
ぞれ対応して与えられる入力信号す、ａ。
ｂを、第２図（Ｂ）に示すように設定すると、■ゲート
Ｔ１．ＮスイッチＮＳＩ及び出力信＠Ｚは、第２図（Ｂ
）に示すようになる。したがって、第１図（Ｂ）に示す
構成にあっては、入力信号ａ。
Ｔ１．ＮスイッチＮＳＩ及び出力信＠Ｚは、第２図（Ｂ
）に示すようになる。したがって、第１図（Ｂ）に示す
構成にあっては、入力信号ａ。
ｂのＡＮＤ演算が行なわれることになる。
次に、論理ユニットとなる論理和（ＯＲ）ユニットを第
１図（Ｃ）に示す。第１図（Ｃ）に示すＯＲゲートは、
第１図（Ａ）ｋ：示しりＮ Ａ Ｎ Ｄ １ニツトと同
一に構成されている。
１図（Ｃ）に示す。第１図（Ｃ）に示すＯＲゲートは、
第１図（Ａ）ｋ：示しりＮ Ａ Ｎ Ｄ １ニツトと同
一に構成されている。
このような構成において、入力端子１．２．３にそれぞ
れ対応して与えられる入力信号す、ａ。
れ対応して与えられる入力信号す、ａ。
ｂを、第２図（Ｃ）に示すように設定すると、■ゲート
Ｔｌ、ＰスイッチＰＳ１及び出力信号Ｚは、第２図（Ｃ
）に示すようになる。したがって、第１図（Ｃ）に示す
構成にあっては、入力信号ａ。
Ｔｌ、ＰスイッチＰＳ１及び出力信号Ｚは、第２図（Ｃ
）に示すようになる。したがって、第１図（Ｃ）に示す
構成にあっては、入力信号ａ。
ｂ、ｂを第２図（Ｃ）に示すように設定することで、入
力信号ａ、ｂのＯＲ演算が行なわれることになる。
力信号ａ、ｂのＯＲ演算が行なわれることになる。
次に、単位論理ユニットとなる否定論理和（ＮＯＲ）ユ
ニットを第１図（Ｄ）に示す。第１図（Ｄ）に示すＮＯ
Ｒユニットは、第１図（Ｂ）に示したＡＮＤユニットと
同一に構成されている。
ニットを第１図（Ｄ）に示す。第１図（Ｄ）に示すＮＯ
Ｒユニットは、第１図（Ｂ）に示したＡＮＤユニットと
同一に構成されている。
このような構成において、入力端子１．２．３にそれぞ
れ対応して与えられる入力信号Ｔ、ａ。
れ対応して与えられる入力信号Ｔ、ａ。
ｂを、第２図（Ｄ）に示すように設定すると、■ゲート
Ｔ１．ＮスイッチＮＳ１及び出力信号Ｚは、第２図（Ｄ
）に示すようになる。したがって、第１図（Ｄ）に示す
構成にあっては、入力信号ａ。
Ｔ１．ＮスイッチＮＳ１及び出力信号Ｚは、第２図（Ｄ
）に示すようになる。したがって、第１図（Ｄ）に示す
構成にあっては、入力信号ａ。
ｂ、ｂを第２図に示すように設定することで、ａ。
ｂのＮＯＲ演痺が行なわれることになる。。
このように、第１図（Ａ）乃至同図（Ｄ＞に示したそれ
ぞれの論理ユニットは、電源の供給を受けることなく、
入力信号に対する所定の論理演算を行なうようにしてい
るので、消費電力を大幅に低減することができるように
なる。
ぞれの論理ユニットは、電源の供給を受けることなく、
入力信号に対する所定の論理演算を行なうようにしてい
るので、消費電力を大幅に低減することができるように
なる。
以下、上述した論理ユニットを組み合せて構成された論
理回路の実施例を説明する。
理回路の実施例を説明する。
第３図（Ａ）は、３人力（入力信号ａ、ｂ、ｃ）のＮＡ
ＮＤユニットの構成を示す図である。
ＮＤユニットの構成を示す図である。
３人力のＮＡＮＤゲートは、第３図（Ｂ）に示すように
、入力信号ａ、ｂを入力とするＮＡＮＤゲート５と、こ
のＮＡＮＤゲート５の出力信号ｄと入力信号Ｃを反転し
た入力信号Ｃを入力とするＯＲゲート７とから構成でき
ることは論理的に明らかである。
、入力信号ａ、ｂを入力とするＮＡＮＤゲート５と、こ
のＮＡＮＤゲート５の出力信号ｄと入力信号Ｃを反転し
た入力信号Ｃを入力とするＯＲゲート７とから構成でき
ることは論理的に明らかである。
これにより、３人力のＮＡＮＤユニットは、第１図（Ａ
）に示した構成の論理ユニットを２段に縦続接続して構
成している。１段目の論理ユニットは、入力信号す、ａ
、ｂによりＮＡＮＯユニットとして動作する。２段目の
論理ユニットは、入力信号Ｃ，Ｃと１段目の論理ユニッ
トの出力ｄによりＯＲユニットとして動作する。
）に示した構成の論理ユニットを２段に縦続接続して構
成している。１段目の論理ユニットは、入力信号す、ａ
、ｂによりＮＡＮＯユニットとして動作する。２段目の
論理ユニットは、入力信号Ｃ，Ｃと１段目の論理ユニッ
トの出力ｄによりＯＲユニットとして動作する。
したがって、このような構成により、３人力ＮＡＮＤユ
ニットを容易に実現することができる。
ニットを容易に実現することができる。
第４図（Ａ）は、３人力（入力信号ａ、ｂ、ｃ）のＡＮ
Ｄユニットの構成を示す図である。
Ｄユニットの構成を示す図である。
３人力のＡＮＤゲートは、第４図（Ｂ）に示すように、
入力信号ａ、ｂを入力とするＡＮＤゲート９と、このＡ
ＮＤゲートの出力信号ｄと入力信号Ｃを入力とするＡＮ
Ｄゲート１１とから構成できることは論理的に明らかで
ある。
入力信号ａ、ｂを入力とするＡＮＤゲート９と、このＡ
ＮＤゲートの出力信号ｄと入力信号Ｃを入力とするＡＮ
Ｄゲート１１とから構成できることは論理的に明らかで
ある。
これにより、３人力のＡＮＤユニットは、第１図（Ｂ）
に示した構成の論理ユニットを２段に縦続接続して構成
している。１段目の論理ユニットは、入力信号す、ａ、
ｂによりＡＮＤユニットとして動作する。２段目の論理
ユニットは、入力信号Ｃ，Ｃと１段目の論理ユニットの
出力ｄによりＡＮＤユニットとして動作する。
に示した構成の論理ユニットを２段に縦続接続して構成
している。１段目の論理ユニットは、入力信号す、ａ、
ｂによりＡＮＤユニットとして動作する。２段目の論理
ユニットは、入力信号Ｃ，Ｃと１段目の論理ユニットの
出力ｄによりＡＮＤユニットとして動作する。
したがって、このような構成により、３人力ＡＮＤユニ
ットを容易に実現することができる。
ットを容易に実現することができる。
このように、論理ユニットを縦続接続することにより、
多入力の論理ユニットを容易に構成することが可能とな
る。
多入力の論理ユニットを容易に構成することが可能とな
る。
第５図は論理ユニットを組み合せた複合論理回路の構成
を示す図である。同図に示す複合論理回路は、第６図に
示すように、ＮＡＮＤゲート１３゜１５、ＮＯＲゲート
１７、ＮＯＴＯＲゲート７らなり、入力信号ａ、ｂ、Ｃ
，ｄから出力信号Ｚ。
を示す図である。同図に示す複合論理回路は、第６図に
示すように、ＮＡＮＤゲート１３゜１５、ＮＯＲゲート
１７、ＮＯＴＯＲゲート７らなり、入力信号ａ、ｂ、Ｃ
，ｄから出力信号Ｚ。
Ｚ及び出力信号ｅ、ｆを得る論理回路を論理ユニットを
組み合せて構成したものである。
組み合せて構成したものである。
第５図において、複合論理回路は、縦続接続されたＮＡ
ＮＤユニット２１．２３とＯＲユニット２５及び縦続接
続されたＡＮＤユニット２７．２９とＮＯＲユニット３
１から構成されている。
ＮＤユニット２１．２３とＯＲユニット２５及び縦続接
続されたＡＮＤユニット２７．２９とＮＯＲユニット３
１から構成されている。
ＮＡＮＤ１ニット２１は、入力信号ａ、ｂ、ｂを受けて
、出力信号ｅを生成している。ＯＲユニット２５は、入
力信号Ｃ，Ｃ及びＮＡＮＤユニット２１の出力信号ｅを
受けて、出力信号ｆを生成している。ＮＡＮＤユニット
２３は、入力信号ｄ。
、出力信号ｅを生成している。ＯＲユニット２５は、入
力信号Ｃ，Ｃ及びＮＡＮＤユニット２１の出力信号ｅを
受けて、出力信号ｆを生成している。ＮＡＮＤユニット
２３は、入力信号ｄ。
丁及びＯＲユニット２５の出力信号下を受けて、出力信
号Ｚを生成している。
号Ｚを生成している。
一方、ＡＮＤユニット２７は、入力信号ａ、ｂ。
ｂを受けて、出力信号ｅを生成している。ＮＯＲユニッ
ト３１は、入力信号Ｃ，Ｃ及びＡＮＤユニット２７の出
力信号ｅを受けて、出力信号「を生成している。ＡＮＤ
ユニット２９は、入力信号ｄ。
ト３１は、入力信号Ｃ，Ｃ及びＡＮＤユニット２７の出
力信号ｅを受けて、出力信号「を生成している。ＡＮＤ
ユニット２９は、入力信号ｄ。
丁及びＮＯＲユニット３１の出力信号「を受けて、出力
信号２を生成している。
信号２を生成している。
このように、縦続接続されたそれぞれの論理ユニットは
同一構成となっているが、論理ユニットのＴゲートに与
えられる入力信号により同一構成の論理ユニットに異な
る論理演算を行なわせるようにして複合論理回路を構成
する場合には、反転信号を含む内部の論理信号（ｆ 、
ｆ ）を生成するようにしている。
同一構成となっているが、論理ユニットのＴゲートに与
えられる入力信号により同一構成の論理ユニットに異な
る論理演算を行なわせるようにして複合論理回路を構成
する場合には、反転信号を含む内部の論理信号（ｆ 、
ｆ ）を生成するようにしている。
次に、プログラマブルロジックアレー（ＰＬＡ）を、上
述した論理ユニットで構成した例を説明する。
述した論理ユニットで構成した例を説明する。
第７図は、ＡＮＤ平面３３とＯＲ平面３５とから構成さ
れ、入力信号ａ、ａ、ｂ、丁Ｉ Ｃ１丁。
れ、入力信号ａ、ａ、ｂ、丁Ｉ Ｃ１丁。
ｄ、ｄから次式で示す出力信号Ｚｌ 、Ｚ２を得るＰＬ
Ａの構成を示す図である。
Ａの構成を示す図である。
Ｚｌ −ｅ−ｆ−ｈ
Ｚ２−Ｑ ・ｈ−ｉ
ここで、ｅ、ｆ、ｇ、ｈ、ｉはそれぞれ次式で表わされ
るものとする。
るものとする。
ｇ −ａ −ｂ −ｃ −ｄ ｈ −ｂ
−ｃ −ｄｉ −ａ 拳ｃ−ｄ したがって、ＡＮＤ平面３３は、入力信号ａ。
−ｃ −ｄｉ −ａ 拳ｃ−ｄ したがって、ＡＮＤ平面３３は、入力信号ａ。
ｂ、ｃ、ｄを入力とするＡＮＤゲート３７ａと、入力信
号ａ、ｂ、ｃ、ｄを入力とするＡＮＤゲート３７ｂと、
入力信号ａ、ｂ、ｃ、ｄを入力とするＡＮＤゲート３７
ｃと、入力信号丁、下９丁を入力とするＡＮＤゲート３
７ｄと、入力信号Ｔ。
号ａ、ｂ、ｃ、ｄを入力とするＡＮＤゲート３７ｂと、
入力信号ａ、ｂ、ｃ、ｄを入力とするＡＮＤゲート３７
ｃと、入力信号丁、下９丁を入力とするＡＮＤゲート３
７ｄと、入力信号Ｔ。
ｃ、ｄを入力とするＡＮＤゲート３７ｅとから構成され
ている。一方、ＯＲ平面３５は、ＡＮＤゲート３７ａ
、３７ｂ 、３７ｄのそれぞれに対応した出力信号ｅ、
ｒ、ｈを入力とし、出力信号Ｚ１を得るＯＲゲート３９
ａと、ＡＮＤゲート３７ｃ。
ている。一方、ＯＲ平面３５は、ＡＮＤゲート３７ａ
、３７ｂ 、３７ｄのそれぞれに対応した出力信号ｅ、
ｒ、ｈを入力とし、出力信号Ｚ１を得るＯＲゲート３９
ａと、ＡＮＤゲート３７ｃ。
３７ｄ、３７ｅのそれぞれに対応した出力信号Ｑ。
ｈ、ｉを入力とし、出力信号Ｚ２を得るＯＲゲート３９
ｂとから構成されている。
ｂとから構成されている。
第８図（Ａ）は、第７図に示したＰＬＡを論理ユニット
を組み合せて構成した場合の一例を示す図である。なお
、第８図（Ａ）において、それぞれの図記号は、第８図
（Ｂ）に示すように、第１図（Ａ＞及び第１図（Ｂ）に
示した論理ユニットであり、ＯＲユニット、ＡＮＤユニ
ットとして動作するものとする。
を組み合せて構成した場合の一例を示す図である。なお
、第８図（Ａ）において、それぞれの図記号は、第８図
（Ｂ）に示すように、第１図（Ａ＞及び第１図（Ｂ）に
示した論理ユニットであり、ＯＲユニット、ＡＮＤユニ
ットとして動作するものとする。
第８図（Ａ）において、ＯＲ平面３５を構成するＯＲユ
ニットでは、ＡＮＤ平面３３の出力信号のうち出力信号
ｆ、ｈ、ｉの反転信号ｆ、ｈ、ｉが入力信号として必要
になる。このため、ＡＮＤ平面３３にあっては、反転信
号ｆ、ｈ、ｉは縦続接続されたＯＲユニットにより、出
力信号「、ｈ。
ニットでは、ＡＮＤ平面３３の出力信号のうち出力信号
ｆ、ｈ、ｉの反転信号ｆ、ｈ、ｉが入力信号として必要
になる。このため、ＡＮＤ平面３３にあっては、反転信
号ｆ、ｈ、ｉは縦続接続されたＯＲユニットにより、出
力信号「、ｈ。
ｉと並行して生成している。すなわち、反転信号ｆ、ｈ
、ｉは、ｚ＝ａ −ｂ −ａｔ’表わされる場合に、ｚ
−ａ ＋ｂ ＋ｃとなる関係を用いて生成されている。
、ｉは、ｚ＝ａ −ｂ −ａｔ’表わされる場合に、ｚ
−ａ ＋ｂ ＋ｃとなる関係を用いて生成されている。
したがって、第７図に示したＰＬＡや第６図に示した複
合論理回路を、第１図（Ａ）及び同図（Ｂ）に示した論
理ユニットを組み合せて構成することにより、多数の論
理ゲートを用いるＰＬＡや複合論理回路の消費電力を大
幅に低減することができるようになる。
合論理回路を、第１図（Ａ）及び同図（Ｂ）に示した論
理ユニットを組み合せて構成することにより、多数の論
理ゲートを用いるＰＬＡや複合論理回路の消費電力を大
幅に低減することができるようになる。
上述したような、論理ユニットを多数組み合せて構成さ
れた大規模論理回路では、論理回路の入出力に順序回路
やレジスタ回路あるいはバッファ回路がインターフェー
スされている。
れた大規模論理回路では、論理回路の入出力に順序回路
やレジスタ回路あるいはバッファ回路がインターフェー
スされている。
第９図は電源を供給しない論理ユニットの組み合わせで
構成された大規模論理回路４１の入出力インターフェー
スとしてレジスタ回路４３．４５を用いた構成を示す図
である。
構成された大規模論理回路４１の入出力インターフェー
スとしてレジスタ回路４３．４５を用いた構成を示す図
である。
第９図において、レジスタ４３及びレジスタ４５は、従
来から用いられている電源Ｖｏｏの供給により動作する
電源供給形のものである。レジスタ４３は、入力データ
を受けて大規模論理回路４１の入力信号となるＱ１〜Ｑ
ｎ及びこれらの反転信号Ｑ１〜Ｑｎを生成して、大規模
論理回路４１に与えている。レジスタ４５は、大規模論
理回路４１の出力信号７１〜Ｚｎを受けてこれらを格納
する。このような構成とすることで、所謂レジスタート
ランスファ形の論理回路を実現することができる。
来から用いられている電源Ｖｏｏの供給により動作する
電源供給形のものである。レジスタ４３は、入力データ
を受けて大規模論理回路４１の入力信号となるＱ１〜Ｑ
ｎ及びこれらの反転信号Ｑ１〜Ｑｎを生成して、大規模
論理回路４１に与えている。レジスタ４５は、大規模論
理回路４１の出力信号７１〜Ｚｎを受けてこれらを格納
する。このような構成とすることで、所謂レジスタート
ランスファ形の論理回路を実現することができる。
第１０図は入出力インターフェースとしてバッファ回路
４７を用いた構成を示した図である。
４７を用いた構成を示した図である。
第１０図において、バッフ７回路は通常用いられている
電源供給形のものである。それぞれの大規模論理回路は
、入出力信号が外部とあるいは大規模論理回路間でバッ
フ７回路を介して入出力されるように構成されている。
電源供給形のものである。それぞれの大規模論理回路は
、入出力信号が外部とあるいは大規模論理回路間でバッ
フ７回路を介して入出力されるように構成されている。
またバッファ回路は必要に応じて第９図に示したレジス
タ回路に置き換える構成も可能であることは明らかであ
る。
タ回路に置き換える構成も可能であることは明らかであ
る。
このような構成にあって、電源のレイアウト設計は、大
規模論理回路の入出力インターフェースにおける電源に
のみ注目すればよいので、電源のレイアウト設計を容易
に行なうことが可能となる。
規模論理回路の入出力インターフェースにおける電源に
のみ注目すればよいので、電源のレイアウト設計を容易
に行なうことが可能となる。
このように、この発明の論理ユニットを複数組み合せて
論理回路を構築することによって、消費電力を大幅に低
減することができるとともに、電源配線を形成する必要
はな（なる。これにより、過大電流に起因するエレクト
ロマイグレーション等の品質劣化が防止され、信頼性を
向上させることができる。
論理回路を構築することによって、消費電力を大幅に低
減することができるとともに、電源配線を形成する必要
はな（なる。これにより、過大電流に起因するエレクト
ロマイグレーション等の品質劣化が防止され、信頼性を
向上させることができる。
また、電源配線が不要となるため、電源ノイズによる誤
動作を防止することができる。
動作を防止することができる。
さらにまた、この発明の論理ユニットは、ＡＮＤ論理と
ＯＲ論理を基本として、ＦＥＴ（ｆｆｉ界効果トランジ
スタ）を規則的に接続して構成されているために、回路
のレイアウトを容易に行なうことが可能になるとともに
、システムの論理設計から容易に回路設計を行なうこと
が可能となる。
ＯＲ論理を基本として、ＦＥＴ（ｆｆｉ界効果トランジ
スタ）を規則的に接続して構成されているために、回路
のレイアウトを容易に行なうことが可能になるとともに
、システムの論理設計から容易に回路設計を行なうこと
が可能となる。
［発明の効果］
以上説明したように、この発明によれば、トランスミッ
ションゲート及び出力端子と第２の入力端子間に接続さ
れたＦＥＴをそれぞれ対応した入力信号により導通ｕ＋
ｍすることにより、第２の入力端子と第３の入力端子に
与えられる入力信号を電源を供給することなく論理演算
するようにしたので、電源配線が不要となり、大幅に消
費電力を低減することができる。さらに、設計の容易化
及び高信頼化が可能となり、大規模化に好適な論理回路
を提供することができる。
ションゲート及び出力端子と第２の入力端子間に接続さ
れたＦＥＴをそれぞれ対応した入力信号により導通ｕ＋
ｍすることにより、第２の入力端子と第３の入力端子に
与えられる入力信号を電源を供給することなく論理演算
するようにしたので、電源配線が不要となり、大幅に消
費電力を低減することができる。さらに、設計の容易化
及び高信頼化が可能となり、大規模化に好適な論理回路
を提供することができる。
第１図（Ａ）乃至第１図（Ｄ）はこの発明の一実施例に
係る論理回路の構成を示す図、第２図（Ａ）乃至第２図
（Ｄ）は第１図（Ａ）乃至第１図（Ｄ）に示す論理回路
の動作説明図、第３図（Ａ）乃至同図（Ｂ）及び第４図
（Ａ＞乃至同図（Ｂ）はこの発明に係る論理回路を用い
た複合論理回路の構成を示す図、第５図乃至第８図（Ａ
）及び第８図（Ｂ）は第１図（Ａ）乃至第１図（Ｄ）に
示す論理回路を組み合せて構成した論理回路の構成を示
す図、第９図及び第１０図は本発明に係る論理回路を多
数用いて構成された大規模論理回路にインターフェース
回路を接続した際の構成を示す図、第１１図乃至第１３
図は従来の論理回路の一構成例を示す図である。Ｐｌ、
ＰＳｌ・・・ＰチャンネルのＭＯＳトランジスタ Ｎ１．ＮＳ１・・・ＮチャンネルのＭＯＳトランジスタ Ｔ１・・・トランスミッションゲート １．２．３・・・入力端子 ４・・・出力端子
係る論理回路の構成を示す図、第２図（Ａ）乃至第２図
（Ｄ）は第１図（Ａ）乃至第１図（Ｄ）に示す論理回路
の動作説明図、第３図（Ａ）乃至同図（Ｂ）及び第４図
（Ａ＞乃至同図（Ｂ）はこの発明に係る論理回路を用い
た複合論理回路の構成を示す図、第５図乃至第８図（Ａ
）及び第８図（Ｂ）は第１図（Ａ）乃至第１図（Ｄ）に
示す論理回路を組み合せて構成した論理回路の構成を示
す図、第９図及び第１０図は本発明に係る論理回路を多
数用いて構成された大規模論理回路にインターフェース
回路を接続した際の構成を示す図、第１１図乃至第１３
図は従来の論理回路の一構成例を示す図である。Ｐｌ、
ＰＳｌ・・・ＰチャンネルのＭＯＳトランジスタ Ｎ１．ＮＳ１・・・ＮチャンネルのＭＯＳトランジスタ Ｔ１・・・トランスミッションゲート １．２．３・・・入力端子 ４・・・出力端子
Claims (3)
- （１）ゲートが第１の入力端子に接続された第１導電型
のＦＥＴ（電界効果トランジスタ）とゲートが前記第１
の入力端子に与えられる入力信号と逆相の入力信号が与
えられる第２の入力端子に接続された第２導電型のＦＥ
Ｔとが並列接続されて、一方の並列接続点が第３の入力
端子に接続され、他方の並列接続点が出力端子に接続さ
れてなるトランスミッションゲートと、 ゲートが前記第１の入力端子に接続され前記第２の入力
端子と前記出力端子との間に接続されたＦＥＴとを有し
、 前記第２の入力端子と前記第３の入力端子に与えられる
入力信号の論理演算を行なうことを特徴とする論理回路
。 - （２）前記論理回路は、複数用いて所定の論理演算を行
なう論理回路を構成することを特徴とする特許請求の範
囲第１項に記載の論理回路。 - （３）前記論理回路には、外部との入出力インターフェ
ースとして電源供給型の入出力回路が接続されることを
特徴とする特許請求の範囲第１項及び第２項に記載の論
理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62323792A JPH0671203B2 (ja) | 1987-12-23 | 1987-12-23 | 論理回路 |
| US07/269,320 US4893031A (en) | 1987-12-23 | 1988-11-10 | Logical circuits for performing logical functions without a power supply |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62323792A JPH0671203B2 (ja) | 1987-12-23 | 1987-12-23 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01166618A true JPH01166618A (ja) | 1989-06-30 |
| JPH0671203B2 JPH0671203B2 (ja) | 1994-09-07 |
Family
ID=18158667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62323792A Expired - Fee Related JPH0671203B2 (ja) | 1987-12-23 | 1987-12-23 | 論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4893031A (ja) |
| JP (1) | JPH0671203B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07131327A (ja) * | 1990-03-02 | 1995-05-19 | Internatl Business Mach Corp <Ibm> | Ａｎｄゲートおよびデコーディング回路 |
| JPH10340588A (ja) * | 1997-06-02 | 1998-12-22 | Samsung Electron Co Ltd | 不揮発性メモリ装置及びその記入方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5475631A (en) * | 1989-03-09 | 1995-12-12 | Micron Technology, Inc. | Multiport RAM based multiprocessor |
| US5015883A (en) * | 1989-10-10 | 1991-05-14 | Micron Technology, Inc. | Compact multifunction logic circuit |
| US5036215A (en) * | 1990-01-29 | 1991-07-30 | International Business Machines Corporation | Pass gate multiplexer receiver circuit |
| US5039883A (en) * | 1990-02-21 | 1991-08-13 | Nec Electronics Inc. | Dual input universal logic structure |
| FR2663479A1 (fr) * | 1990-06-13 | 1991-12-20 | Samsung Electronics Co Ltd | Circuit logique comportant deux entrees et une sortie. |
| US5250855A (en) * | 1992-03-20 | 1993-10-05 | Vlsi Technology, Inc. | Fast logic circuits |
| GB2267614B (en) * | 1992-06-02 | 1996-01-24 | Plessey Semiconductors Ltd | Logic cell |
| JP3468402B2 (ja) * | 1997-12-26 | 2003-11-17 | シャープ株式会社 | パストランジスタ回路 |
| US7256622B2 (en) * | 2004-12-08 | 2007-08-14 | Naveen Dronavalli | AND, OR, NAND, and NOR logical gates |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57166737A (en) * | 1981-04-06 | 1982-10-14 | Nec Corp | Logical circuit |
| JPS5834629A (ja) * | 1981-08-24 | 1983-03-01 | Toshiba Corp | 論理集積回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4567385A (en) * | 1983-06-22 | 1986-01-28 | Harris Corporation | Power switched logic gates |
| US4652777A (en) * | 1984-12-18 | 1987-03-24 | Cline Ronald L | CMOS programmable logic array |
-
1987
- 1987-12-23 JP JP62323792A patent/JPH0671203B2/ja not_active Expired - Fee Related
-
1988
- 1988-11-10 US US07/269,320 patent/US4893031A/en not_active Expired - Lifetime
Patent Citations (2)
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| JPH10340588A (ja) * | 1997-06-02 | 1998-12-22 | Samsung Electron Co Ltd | 不揮発性メモリ装置及びその記入方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4893031A (en) | 1990-01-09 |
| JPH0671203B2 (ja) | 1994-09-07 |
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