JPH01162386A - ホール素子 - Google Patents
ホール素子Info
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- JPH01162386A JPH01162386A JP62322453A JP32245387A JPH01162386A JP H01162386 A JPH01162386 A JP H01162386A JP 62322453 A JP62322453 A JP 62322453A JP 32245387 A JP32245387 A JP 32245387A JP H01162386 A JPH01162386 A JP H01162386A
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- 230000005355 Hall effect Effects 0.000 title 1
- 239000004065 semiconductor Substances 0.000 claims abstract 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Hall/Mr Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は出力のオフセットを最小にできるホール素子に
関するものである。
関するものである。
従来の技術
第３図は従来のホール素子の平面図であり、１はエピタ
キシャル層、２はエピタキシャル層１内に形成された深
いＰ領域、３〜６は浅いＮ領域、７は電源（Ｖｃｃ）端
子、８は接地端子、９，１０はホール出力端子である。
キシャル層、２はエピタキシャル層１内に形成された深
いＰ領域、３〜６は浅いＮ領域、７は電源（Ｖｃｃ）端
子、８は接地端子、９，１０はホール出力端子である。
以上のように構成されたホール素子の電源端子７と接地
端子８間に電源を結合して、電源電圧（Ｖｃｃ）を印加
し、同ホール素子を所定の磁界を有する磁場に置くと、
磁界の強さに比例した出力電圧が出力端子９，１０から
得られる。
端子８間に電源を結合して、電源電圧（Ｖｃｃ）を印加
し、同ホール素子を所定の磁界を有する磁場に置くと、
磁界の強さに比例した出力電圧が出力端子９，１０から
得られる。
ここで、出力端子９，１０の出力電圧をそれぞれＶ Ｉ
＊ Ｖ ２で表すと、ホール出力ｖ、はＶＨ＝ＶＩ
Ｖ２ −−（１）となる。
＊ Ｖ ２で表すと、ホール出力ｖ、はＶＨ＝ＶＩ
Ｖ２ −−（１）となる。
また、このホール出力ＶＨは次のようにも表すことがで
きる。
きる。
μ：ホール移動度
Ｂ：磁界の強度
α：補正係数
（２）式によって磁界あたりのホール出力を求めること
ができる。
ができる。
ここで、形状比Ｗ／ＬのＬは第３図に示すように、電源
側のＮ領域３，４間の寸法、Ｗはそれと直交する方向の
エピタキシャル層１の有効領域、すなわち、Ｐ領域２，
２間の最小寸法を示している。
側のＮ領域３，４間の寸法、Ｗはそれと直交する方向の
エピタキシャル層１の有効領域、すなわち、Ｐ領域２，
２間の最小寸法を示している。
一般にホール素子においては、ホール出力のオフセット
が問題になる。そして寸法りを太き（すればオフセット
が小さくなるが、（２）式からも明らかなように、寸法
りを大きくするとホール出力ｖＨは小さくなる。つまり
ホール素子の感度が低下する。しかし、従来、ホール素
子の設計にあたっては感度を多少犠牲にしてもオフセッ
トを小さくすることを重視しており、このため寸法りを
大きくし、形状比Ｗ／Ｌを０．６〜０．８５の範囲に設
定するのが通例であった。
が問題になる。そして寸法りを太き（すればオフセット
が小さくなるが、（２）式からも明らかなように、寸法
りを大きくするとホール出力ｖＨは小さくなる。つまり
ホール素子の感度が低下する。しかし、従来、ホール素
子の設計にあたっては感度を多少犠牲にしてもオフセッ
トを小さくすることを重視しており、このため寸法りを
大きくし、形状比Ｗ／Ｌを０．６〜０．８５の範囲に設
定するのが通例であった。
発明が解決しようとする問題点
ところで、シリコン基板を用いたホール素子においては
、ホール出力ＶＨが小さいため、通常、第４図に示すよ
うな回路でホール出力ＶＨを取り出す必要がある。
、ホール出力ＶＨが小さいため、通常、第４図に示すよ
うな回路でホール出力ＶＨを取り出す必要がある。
第４図をおいて、１１は第３図に示したホール素子、７
，８，９．１０は、それぞれ第３図に示した電源端子、
接地端子、出力端子（対）を示している。Ｑｌ、Ｑ２は
ベースがホール出力端子９゜１０に直結された増幅用の
トランジスタ、Ｒ１−Ｒ４はそのバイアス抵抗、１２は
定電流源、１３゜１４は最終の出力端子である。
，８，９．１０は、それぞれ第３図に示した電源端子、
接地端子、出力端子（対）を示している。Ｑｌ、Ｑ２は
ベースがホール出力端子９゜１０に直結された増幅用の
トランジスタ、Ｒ１−Ｒ４はそのバイアス抵抗、１２は
定電流源、１３゜１４は最終の出力端子である。
すなわち、シリコンホール素子においては、ホール出力
ＶＨが小さいため、第４図のトランジスタＱ ＋ 、
Ｑ ２テ＊ −ル素子１１の出力電圧ｖ、、ｖ２を増幅
し、この増幅された電圧をＶＯＩ 、 ＶＯ２として出
力端子１３．１４に取出す必要がある。
ＶＨが小さいため、第４図のトランジスタＱ ＋ 、
Ｑ ２テ＊ −ル素子１１の出力電圧ｖ、、ｖ２を増幅
し、この増幅された電圧をＶＯＩ 、 ＶＯ２として出
力端子１３．１４に取出す必要がある。
このように構成した場合、トランジスタＱｌ、Ｑ２のベ
ース、エミッタ間電圧ＶＢＥＩ ｒ ＶＢＥ２のばらつ
きが、出力端子ｖｏｌ Ｔ ＶＯ２の出力オフセットに
影響し、形状比Ｗ／Ｌの要因以上に大きな影響を与える
。このため、形状比Ｗ／Ｌをいくら精度良く設定しても
、トランジスタＱ１．Ｑ２のベース、エミッタ間電圧Ｖ
Ｂ旧、 ＶＢＩ！２のばらつきによってホール素子の出
力オフセットが設計値以上になるという問題がある。
ース、エミッタ間電圧ＶＢＥＩ ｒ ＶＢＥ２のばらつ
きが、出力端子ｖｏｌ Ｔ ＶＯ２の出力オフセットに
影響し、形状比Ｗ／Ｌの要因以上に大きな影響を与える
。このため、形状比Ｗ／Ｌをいくら精度良く設定しても
、トランジスタＱ１．Ｑ２のベース、エミッタ間電圧Ｖ
Ｂ旧、 ＶＢＩ！２のばらつきによってホール素子の出
力オフセットが設計値以上になるという問題がある。
本発明はこのような従来の問題を解決し、増幅用トラン
ジスタのベース、エミッタ間電圧ＶＢＥＩ＋Ｖ ＢＨ３
のばらつきをも考慮し、単位のホール素子のオフセット
が最小となるようにしたものである。
ジスタのベース、エミッタ間電圧ＶＢＥＩ＋Ｖ ＢＨ３
のばらつきをも考慮し、単位のホール素子のオフセット
が最小となるようにしたものである。
問題点を解決するための手段
本発明はホール素子の電源側のＮ領域間の寸法りを、そ
れと直交する方向のＰ領域間の最小寸法Ｗとの形状比Ｗ
／Ｌを○、９〜１．１の範囲に設定したものである。
れと直交する方向のＰ領域間の最小寸法Ｗとの形状比Ｗ
／Ｌを○、９〜１．１の範囲に設定したものである。
作用
このように形状比Ｗ／Ｌを０．９〜１．１の範囲に設定
すれば、形状比Ｗ／Ｌの要因とトランジスタのベース・
エミッタ間電圧の要因との両方の影響を少な（し、出力
オフセットを最小に押えることができる。
すれば、形状比Ｗ／Ｌの要因とトランジスタのベース・
エミッタ間電圧の要因との両方の影響を少な（し、出力
オフセットを最小に押えることができる。
実施例
以下、本発明の一実施例を第１図、第２図とともに説明
する。
する。
第１図は本発明の一実施例におけるホール素子の平面図
であり、第３図の従来例と同一機能部分には同一符号を
使用して説明を省略する。
であり、第３図の従来例と同一機能部分には同一符号を
使用して説明を省略する。
第２図は、ホール素子の形状比Ｗ／Ｌのばらつき（マス
ク合せ誤差）と第４図に示したトランジスタＱｌＩ Ｑ
２のベース、エミッタ間電圧ＶＢ［！ＩＩＶ ＢＨ３の
ばらつきとの両方を考慮し、形状比Ｗ／Ｌによって出力
オフセットがどのように変動するかを求めた特性図であ
る。
ク合せ誤差）と第４図に示したトランジスタＱｌＩ Ｑ
２のベース、エミッタ間電圧ＶＢ［！ＩＩＶ ＢＨ３の
ばらつきとの両方を考慮し、形状比Ｗ／Ｌによって出力
オフセットがどのように変動するかを求めた特性図であ
る。
すなわちマスク合せ誤差を±０．１μｍ、トランジスタ
Ｑ１．Ｑ２のベース、エミッタ間電圧ＶＢＥＩ＋ＶＢＢ
２のばらつきを±０ 、７ ｍＶと仮定し、（この数値
はきわめて実際的な数値である）この条件によって形状
比Ｗ／Ｌを変化させると出力オフセット（磁界換算値）
は第２図のように変動することがわかった。
Ｑ１．Ｑ２のベース、エミッタ間電圧ＶＢＥＩ＋ＶＢＢ
２のばらつきを±０ 、７ ｍＶと仮定し、（この数値
はきわめて実際的な数値である）この条件によって形状
比Ｗ／Ｌを変化させると出力オフセット（磁界換算値）
は第２図のように変動することがわかった。
第２図から明らかなように、マスク誤差だけでなく、ト
ランジスタＱｌ、Ｑ２のベース、エミッタ間電圧のばら
つきまで考慮すると、従来の形状比Ｗ／Ｌ＝０．６〜０
．８５では、むしろ、オフセットのばらつきが大きく、
オフセットが最小となるのは形状比Ｗ／Ｌ＝０．９〜１
．１の範囲であることがわかる。
ランジスタＱｌ、Ｑ２のベース、エミッタ間電圧のばら
つきまで考慮すると、従来の形状比Ｗ／Ｌ＝０．６〜０
．８５では、むしろ、オフセットのばらつきが大きく、
オフセットが最小となるのは形状比Ｗ／Ｌ＝０．９〜１
．１の範囲であることがわかる。
したがってホール素子の形状比Ｗ／Ｌを０．９〜１．１
の範囲に設定すればオフセットを最も小さくすることが
できる。
の範囲に設定すればオフセットを最も小さくすることが
できる。
発明の効果
本発明によれば、ホール素子の電源側のＮ（拡散）領域
間の寸法りとそれに直交する方向のＰ（拡散）領域間の
寸法Ｗとの比Ｗ／Ｌを０．９〜１．１の範囲内に設定す
ることにより、マスク合せ誤差だけでなく周辺の増幅用
トランジスタのベース、エミッタ間電圧のばらつきをも
考慮して、出力オフセットを最小に抑えることができる
。
間の寸法りとそれに直交する方向のＰ（拡散）領域間の
寸法Ｗとの比Ｗ／Ｌを０．９〜１．１の範囲内に設定す
ることにより、マスク合せ誤差だけでなく周辺の増幅用
トランジスタのベース、エミッタ間電圧のばらつきをも
考慮して、出力オフセットを最小に抑えることができる
。
第１図は本発明の一実施例のホール素子を示す平面図、
第２図は同実施例の形状比Ｗ／Ｌと出力オフセットの関
係を示す特性図、第３図は従来のホール素子の平面図、
第４図は従来のホール素子とその周辺回路を示す回路図
である。 １・・・・・・エピタキシャル層、２・・・・・・深い
Ｐ領域、３〜６・・・・・・浅いＮ領域、７・・・・・
・電源端子、８・・・・・・接地端子、９〜１０・・・
・・・出力端子。
第２図は同実施例の形状比Ｗ／Ｌと出力オフセットの関
係を示す特性図、第３図は従来のホール素子の平面図、
第４図は従来のホール素子とその周辺回路を示す回路図
である。 １・・・・・・エピタキシャル層、２・・・・・・深い
Ｐ領域、３〜６・・・・・・浅いＮ領域、７・・・・・
・電源端子、８・・・・・・接地端子、９〜１０・・・
・・・出力端子。
Claims (1)
- 所定半導体層内に深いＰ領域をほぼ枠状に形成し、前
記枠状のＰ領域の内側の互いに対向する四囲の位置に浅
いＮ領域を、互いに対をなして形成し、この互いに対向
する一方の対の浅いＮ領域を電源端子と接地端子とにす
るとともに、他方の対の前記Ｎ領域を各出力端子とし、
前記出力端子の内側の前記半導体層の有効領域の最小寸
法Ｗとし、前記電源端子と接地端子との浅いＮ領域間の
寸法をＬとして、前記Ｗ／Ｌの比を０．９〜１．１の範
囲に設定し、かつ、前記出力端子に各々増幅手段を結合
したことを特徴とするホール素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62322453A JPH01162386A (ja) | 1987-12-18 | 1987-12-18 | ホール素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62322453A JPH01162386A (ja) | 1987-12-18 | 1987-12-18 | ホール素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01162386A true JPH01162386A (ja) | 1989-06-26 |
Family
ID=18143829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62322453A Pending JPH01162386A (ja) | 1987-12-18 | 1987-12-18 | ホール素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01162386A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6492697B1 (en) * | 2000-04-04 | 2002-12-10 | Honeywell International Inc. | Hall-effect element with integrated offset control and method for operating hall-effect element to reduce null offset |
| JP2003031853A (ja) * | 2001-07-11 | 2003-01-31 | Sony Corp | 画像表示装置及びその製造方法 |
| US6639290B1 (en) | 1999-02-26 | 2003-10-28 | Fraunhofer-Gesellschaft Zur Foerderung, Der Angewandten Forschung E.V. | Hall sensor with a reduced offset signal |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59220983A (ja) * | 1983-05-31 | 1984-12-12 | Matsushita Electronics Corp | ホ−ル素子 |
-
1987
- 1987-12-18 JP JP62322453A patent/JPH01162386A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59220983A (ja) * | 1983-05-31 | 1984-12-12 | Matsushita Electronics Corp | ホ−ル素子 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6639290B1 (en) | 1999-02-26 | 2003-10-28 | Fraunhofer-Gesellschaft Zur Foerderung, Der Angewandten Forschung E.V. | Hall sensor with a reduced offset signal |
| US6492697B1 (en) * | 2000-04-04 | 2002-12-10 | Honeywell International Inc. | Hall-effect element with integrated offset control and method for operating hall-effect element to reduce null offset |
| JP2003031853A (ja) * | 2001-07-11 | 2003-01-31 | Sony Corp | 画像表示装置及びその製造方法 |
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