JPH01160030A - 半導体素子の実装方法 - Google Patents
半導体素子の実装方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 238000000034 method Methods 0.000 title description 3
- 238000004806 packaging method and process Methods 0.000 title 1
- 239000011347 resin Substances 0.000 claims abstract description 40
- 229920005989 resin Polymers 0.000 claims abstract description 40
- 238000010438 heat treatment Methods 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 239000004020 conductor Substances 0.000 claims description 15
- 238000001723 curing Methods 0.000 description 8
- 239000011521 glass Substances 0.000 description 7
- 239000000919 ceramic Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 229920001187 thermosetting polymer Polymers 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 2
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000013007 heat curing Methods 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 241000824268 Kuma Species 0.000 description 1
- 206010041235 Snoring Diseases 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000001029 thermal curing Methods 0.000 description 1
- 238000009736 wetting Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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- H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
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- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体素子の実装方法に関し、特にマイクロコ
ンピュータや、ゲートアレイ等の多電極。
ンピュータや、ゲートアレイ等の多電極。
狭ピッチのＬＳＩチップの実装に関するものである。
２ ・＼−ノ
従来の技術
従来の技術を第２図とともに説明する。
まず第２図ａに示す様に、セラミック、ガラス等よシな
る配線基板１４の導体配線１５を有する面に、絶縁性樹
脂１３を塗布する。導体配線１５は、Ｃｒ−Ａｕ 、
ＡＩ 、 Ｉ Ｔｏ等であシ、絶縁性樹脂１３は熱硬化
あるいは紫外線硬化のエポキシ、アクリル等である。次
に、第３図すに示す様に、Ａｌ。
る配線基板１４の導体配線１５を有する面に、絶縁性樹
脂１３を塗布する。導体配線１５は、Ｃｒ−Ａｕ 、
ＡＩ 、 Ｉ Ｔｏ等であシ、絶縁性樹脂１３は熱硬化
あるいは紫外線硬化のエポキシ、アクリル等である。次
に、第３図すに示す様に、Ａｌ。
Ａｕ等よシなる電極１２を有したＬＳＩチップ１１を、
電極１２と導体配線１５が一致する様に配線基板１４の
絶縁性樹脂が塗布された領域に設置し加圧ツー／Ｌ’１
６にてＬＳＩチップ１１を加圧する。
電極１２と導体配線１５が一致する様に配線基板１４の
絶縁性樹脂が塗布された領域に設置し加圧ツー／Ｌ’１
６にてＬＳＩチップ１１を加圧する。
この時、絶縁性樹脂１３は周囲に押し出され、ＬＳＩチ
ップ１１の電極１２と導体配線１５は電気的に接触する
。次に、加圧ツール１６をＬＳＩチップ１１に加圧した
状態で、絶縁性樹脂１３を硬化する。硬化の方法は、配
線基板１４かガラス等の透明基板で絶縁性樹脂が光硬化
型の場合は、紫外線１７によシ硬化し、またセラミック
等の不透明基板の場合は、ＬＳＩチップ１１の側面より
３ へ−７ 紫外線１８によシ硬化する。寸た、絶縁性樹脂１３が熱
硬化型の場合は、加圧ツール１６に加熱機を設けＬＳＩ
チップ１１を加熱し硬化するものである。光硬化型の場
合は、配線基板１４のガラスごしに紫外線を照射する為
、照射エネルギーが低下する。また、ＬＳＩチップ１１
の側面から照射する場合においても、紫外線１８が進入
しにくｂ為、硬化に非常に長い時間を必要とする。また
、加熱硬化においても、絶縁性樹脂１３の突沸を防ぐ為
低温で硬化する必要があり、これもまた長い時間を要す
る。次に第３図Ｃに示す様に、加圧ツール１６を解除し
、ＬＳＩチップ１１を配線基板１４に固着するとともに
、ＬＳＩチップ１１の電極１２と導体配線１５を電気的
に接続したものである。
ップ１１の電極１２と導体配線１５は電気的に接触する
。次に、加圧ツール１６をＬＳＩチップ１１に加圧した
状態で、絶縁性樹脂１３を硬化する。硬化の方法は、配
線基板１４かガラス等の透明基板で絶縁性樹脂が光硬化
型の場合は、紫外線１７によシ硬化し、またセラミック
等の不透明基板の場合は、ＬＳＩチップ１１の側面より
３ へ−７ 紫外線１８によシ硬化する。寸た、絶縁性樹脂１３が熱
硬化型の場合は、加圧ツール１６に加熱機を設けＬＳＩ
チップ１１を加熱し硬化するものである。光硬化型の場
合は、配線基板１４のガラスごしに紫外線を照射する為
、照射エネルギーが低下する。また、ＬＳＩチップ１１
の側面から照射する場合においても、紫外線１８が進入
しにくｂ為、硬化に非常に長い時間を必要とする。また
、加熱硬化においても、絶縁性樹脂１３の突沸を防ぐ為
低温で硬化する必要があり、これもまた長い時間を要す
る。次に第３図Ｃに示す様に、加圧ツール１６を解除し
、ＬＳＩチップ１１を配線基板１４に固着するとともに
、ＬＳＩチップ１１の電極１２と導体配線１５を電気的
に接続したものである。
発明が解決しようとする問題点
前述した従来の技術では、絶縁性樹脂の硬化を、紫外線
硬化または熱硬化のみで行っている為、次に示す問題点
がある。
硬化または熱硬化のみで行っている為、次に示す問題点
がある。
（１）紫外線硬化で、ガラス基板ごしに紫外線を照射す
る場合、ガラス基板の材質は通常石英以外である為、照
射エネルギーが低下する。また、ＬＳＩチップの側面か
ら紫外線を照射する場合も、紫外線がＬＳＩチップの中
央部まで進入しにくい。以上２つの理由により、絶縁性
樹脂の硬化に非常に長い時間を要し、コストの高いもの
である。
る場合、ガラス基板の材質は通常石英以外である為、照
射エネルギーが低下する。また、ＬＳＩチップの側面か
ら紫外線を照射する場合も、紫外線がＬＳＩチップの中
央部まで進入しにくい。以上２つの理由により、絶縁性
樹脂の硬化に非常に長い時間を要し、コストの高いもの
である。
（２）加熱硬化においても絶縁性樹脂の突沸をさける為
低温で硬化する必要があり、これもまた長い時間を要し
て、コストが高い。
低温で硬化する必要があり、これもまた長い時間を要し
て、コストが高い。
（３）紫外線硬化型の場合、長い時間をかけて硬化する
と空気と触れている絶縁性樹脂が空気中の酸素と反応し
、表面に未硬化部分が発生し、信頼性が低い。
と空気と触れている絶縁性樹脂が空気中の酸素と反応し
、表面に未硬化部分が発生し、信頼性が低い。
問題点を解決するだめの手段
本発明は前記問題点を解決するために、絶縁性樹脂の硬
化を、紫外線照射と加熱を同時に行うことにより行うも
のである。
化を、紫外線照射と加熱を同時に行うことにより行うも
のである。
作 用
絶縁性樹脂の硬化に、紫外線と加熱の併用を用いる為硬
化時間が非常に短くなり、生産性が向」ニ５ ベー。
化時間が非常に短くなり、生産性が向」ニ５ ベー。
し、コストの安いものとなる。
実施例
本発明の一実施例を、第１図とともに説明する。
まず第１図ａに示す様に、ガラス、セラミック等よりな
シ、導体配線５を有した、配線基板４の導体配線５を含
む領域に、光・熱硬化型の絶縁性樹脂３を塗布する。配
線基板４の厚みは、０．１〜２、○胴程度でメジ、導体
配線５は、Ｃｒ−Ａｕ。
シ、導体配線５を有した、配線基板４の導体配線５を含
む領域に、光・熱硬化型の絶縁性樹脂３を塗布する。配
線基板４の厚みは、０．１〜２、○胴程度でメジ、導体
配線５は、Ｃｒ−Ａｕ。
へｌ、ＩＴ○等でありその厚みは０．１〜１０μ程度で
ある。絶縁性樹脂３はアクリル、エポキシ等であシ、塗
布はデイスペンサー、印刷等を用いる。
ある。絶縁性樹脂３はアクリル、エポキシ等であシ、塗
布はデイスペンサー、印刷等を用いる。
次に、第１図すに示す様に、Ａｕ等よシなる突起電極２
を有した、ＬＳＩチップ１を突起電極２と導体配線５が
一致する様に配線基板４の絶縁性樹脂３が塗布された領
域に設置する。突起電極２の厚みは１〜１０μ程度であ
り、その寸法は３１１ロ〜５ｏμロ程度である。次に、
加圧ツール６にてＬＳＩチップ１を加圧する。この時、
絶Ｒ性樹脂３は周囲に押し出され、ＬＳＩチップ１の突
起電極２と導体配線５は電気的に接６ ヘーノ 触する。次に、ＬＳＩチップ１を加圧した状態で、絶縁
性樹脂３を加熱し、同時に紫外線７，８を、絶縁性樹脂
３に照射し、絶縁性樹脂３を硬化する。
を有した、ＬＳＩチップ１を突起電極２と導体配線５が
一致する様に配線基板４の絶縁性樹脂３が塗布された領
域に設置する。突起電極２の厚みは１〜１０μ程度であ
り、その寸法は３１１ロ〜５ｏμロ程度である。次に、
加圧ツール６にてＬＳＩチップ１を加圧する。この時、
絶Ｒ性樹脂３は周囲に押し出され、ＬＳＩチップ１の突
起電極２と導体配線５は電気的に接６ ヘーノ 触する。次に、ＬＳＩチップ１を加圧した状態で、絶縁
性樹脂３を加熱し、同時に紫外線７，８を、絶縁性樹脂
３に照射し、絶縁性樹脂３を硬化する。
配線基板４がガラスの場合は、紫外線７によシ照射し、
セラミック等の不透明基板の場合は、紫外線８によシＬ
ＳＩチップ１の側面よシ照射する。
セラミック等の不透明基板の場合は、紫外線８によシＬ
ＳＩチップ１の側面よシ照射する。
絶縁性樹脂３の加熱は、例えば加圧ツール６に加熱機構
を設置する。まだ、赤外線や、熱風を用いて容易に加熱
できる。この様に、絶縁性樹脂３を加熱しながら、紫外
線を照射することにより、非常に短い時間で硬化するこ
とができる。例えば、加熱温度１００℃、紫外線照度５
００〜１０００ ｍＷ／ｃｎｉのとき、０．５〜１秒程
度である。次に、加圧ツール６を解除する。この時、Ｌ
ＳＩチップ１は、配線基板４に絶縁性樹脂３によシ固着
されるとともに、ＬＳＩチップ１の突起電極２と導体配
線５は、接触によシミ見向に接続される。
を設置する。まだ、赤外線や、熱風を用いて容易に加熱
できる。この様に、絶縁性樹脂３を加熱しながら、紫外
線を照射することにより、非常に短い時間で硬化するこ
とができる。例えば、加熱温度１００℃、紫外線照度５
００〜１０００ ｍＷ／ｃｎｉのとき、０．５〜１秒程
度である。次に、加圧ツール６を解除する。この時、Ｌ
ＳＩチップ１は、配線基板４に絶縁性樹脂３によシ固着
されるとともに、ＬＳＩチップ１の突起電極２と導体配
線５は、接触によシミ見向に接続される。
発明の効果
本発明では、絶縁性樹脂の硬化に、加熱と紫外線照射を
同時に行うことにょシ行うため、次に示７ヘー／ す効果がある。
同時に行うことにょシ行うため、次に示７ヘー／ す効果がある。
（１）絶縁性樹脂の硬化に要する時間が非常に短くなシ
、生産性が向上し、コストの安いものである。
、生産性が向上し、コストの安いものである。
（２）硬化時間が非常に短い為、絶縁性樹脂の酸素との
反応がなく、従来のように表面に未硬化部分が生じず、
非常に信頼性の高いものである。
反応がなく、従来のように表面に未硬化部分が生じず、
非常に信頼性の高いものである。
（３） ｔた、加熱することにより、絶縁性樹脂とＬ
ＳＩチップ、配線基板とのヌレ性が向上し、接着強度も
向上する。
ＳＩチップ、配線基板とのヌレ性が向上し、接着強度も
向上する。
第１図は本発明の一実施例方法の工程断面図、第２図は
従来の方法の工程断面図である。 １・・・・ＬＳＩチップ、２・・・・・・突起電極、３
・・・・絶縁性樹脂、４・・・・・配線基板、５・・・
・・・導体配線、６・・・・加圧ツール、７，８・・・
・・紫外線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名Ｉ−
’ＬＳＩテ１．デ 鼾−配座を隈 ５−１篠１織
従来の方法の工程断面図である。 １・・・・ＬＳＩチップ、２・・・・・・突起電極、３
・・・・絶縁性樹脂、４・・・・・配線基板、５・・・
・・・導体配線、６・・・・加圧ツール、７，８・・・
・・紫外線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名Ｉ−
’ＬＳＩテ１．デ 鼾−配座を隈 ５−１篠１織
Claims (1)
- 導体配線を有する絶縁性基板の前記導体配線部に絶縁
性樹脂を塗布する工程と、前記導体配線と半導体素子の
電極を一致させ前記半導体素子を前記絶縁性基板の絶縁
性樹脂を塗布した領域に押し当て、前記半導体素子の電
極と前記導体配線を接触させる工程と、前記絶縁性樹脂
を、紫外線照射と加熱を同時に行うことにより硬化させ
前記半導体素子を前記絶縁基板に固着するとともに、前
記導体配線と前記半導体素子の電極を電気的接続する工
程を備えてなる半導体素子の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31944587A JPH01160030A (ja) | 1987-12-17 | 1987-12-17 | 半導体素子の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31944587A JPH01160030A (ja) | 1987-12-17 | 1987-12-17 | 半導体素子の実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01160030A true JPH01160030A (ja) | 1989-06-22 |
Family
ID=18110279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31944587A Pending JPH01160030A (ja) | 1987-12-17 | 1987-12-17 | 半導体素子の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01160030A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5522663A (en) * | 1993-02-20 | 1996-06-04 | Vdo Kienzle Gmbh | Arrangement for function checking of a temperature sensor |
| JP2015053316A (ja) * | 2013-09-05 | 2015-03-19 | 日本化学工業株式会社 | 電子部品の実装方法、この実装方法を用いたｉｃタグ及び発光電子部品、並びにこの実装方法に用いる装置 |
-
1987
- 1987-12-17 JP JP31944587A patent/JPH01160030A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5522663A (en) * | 1993-02-20 | 1996-06-04 | Vdo Kienzle Gmbh | Arrangement for function checking of a temperature sensor |
| JP2015053316A (ja) * | 2013-09-05 | 2015-03-19 | 日本化学工業株式会社 | 電子部品の実装方法、この実装方法を用いたｉｃタグ及び発光電子部品、並びにこの実装方法に用いる装置 |
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