JPH0115145B2 - - Google Patents
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- JPH0115145B2 JPH0115145B2 JP12076580A JP12076580A JPH0115145B2 JP H0115145 B2 JPH0115145 B2 JP H0115145B2 JP 12076580 A JP12076580 A JP 12076580A JP 12076580 A JP12076580 A JP 12076580A JP H0115145 B2 JPH0115145 B2 JP H0115145B2
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- polycrystalline silicon
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に係り、特に同
一半導体基板上に、多結晶シリコン層を介して機
能領域に接続する電極と、直かに機能領域に接続
する電極が併設される構造の半導体装置に於ける
電極窓の形成方法に関する。
一半導体基板上に、多結晶シリコン層を介して機
能領域に接続する電極と、直かに機能領域に接続
する電極が併設される構造の半導体装置に於ける
電極窓の形成方法に関する。
トランジスタ−トランジスタロジツク（TTL）
型の半導体集積回路（IC）等に於ては、その動
作速度を向上せしめるために、トランジスタのコ
レクタとベース（Ｃ−Ｂ）間をシヨツトキー・バ
リヤダイオード（SBD）でクランプした構造を
有するSB−TTLが広く実用化されている。
型の半導体集積回路（IC）等に於ては、その動
作速度を向上せしめるために、トランジスタのコ
レクタとベース（Ｃ−Ｂ）間をシヨツトキー・バ
リヤダイオード（SBD）でクランプした構造を
有するSB−TTLが広く実用化されている。
そして上記半導体装置に於ては、多くの場合ト
ランジスタのエミツタ及びベース電極は、多結晶
シリコン層を介してアルミニウム等の金属層がそ
れぞれエミツタ領域及びベース領域に接続されて
なつており、SBD電極は白金（Pt）等の金属層
が直かにコレクタ層に接続された構造を有してい
る。
ランジスタのエミツタ及びベース電極は、多結晶
シリコン層を介してアルミニウム等の金属層がそ
れぞれエミツタ領域及びベース領域に接続されて
なつており、SBD電極は白金（Pt）等の金属層
が直かにコレクタ層に接続された構造を有してい
る。
そして上記半導体装置に於けるSBDの電極窓
は工程の順序からいつて、上面に多結晶シリコン
層が形成されている二酸化シリコン（SiO2）膜
に形成しなければならないが、この場合同一マス
クを使つて、多結晶シリコン層と該二酸化シリコ
ン膜をエツチングし電極窓を形成せしめると、多
結晶シリコン層の下層のSiO2膜にオーバ・ハン
グ（サイド・エツチング）が生じ、電極窓の開口
部が底部より狭く形成されるために、電極窓の上
縁部に於て、該電極窓上に形成する電極配線に断
線を発生させるという問題がある。
は工程の順序からいつて、上面に多結晶シリコン
層が形成されている二酸化シリコン（SiO2）膜
に形成しなければならないが、この場合同一マス
クを使つて、多結晶シリコン層と該二酸化シリコ
ン膜をエツチングし電極窓を形成せしめると、多
結晶シリコン層の下層のSiO2膜にオーバ・ハン
グ（サイド・エツチング）が生じ、電極窓の開口
部が底部より狭く形成されるために、電極窓の上
縁部に於て、該電極窓上に形成する電極配線に断
線を発生させるという問題がある。
そのため従来は、第１図ａに示すようにSiO2
膜１の上層に形成されている多結晶シリコン層２
に、第１のフオト・マスクを用いて形成した第１
のレジスト・パターン３をマスクとして、エツチ
ングにより第１の電極窓４を形成して後、第１図
ｂに示すように、前記第１の電極窓４内に表出し
ているSiO2膜１に対して、第２のフオト・マス
クを用いて形成した第２のレジスト・パターン５
をマスクとして、エツチングにより前記第１の電
極窓４より小さい第２の電極窓６を形成して、第
１図ｃに示すように、基板７面を表出するSBD
電極窓８の側面を階段状にして、該電極窓８上に
形成する電極配線の断線を防止していた。
膜１の上層に形成されている多結晶シリコン層２
に、第１のフオト・マスクを用いて形成した第１
のレジスト・パターン３をマスクとして、エツチ
ングにより第１の電極窓４を形成して後、第１図
ｂに示すように、前記第１の電極窓４内に表出し
ているSiO2膜１に対して、第２のフオト・マス
クを用いて形成した第２のレジスト・パターン５
をマスクとして、エツチングにより前記第１の電
極窓４より小さい第２の電極窓６を形成して、第
１図ｃに示すように、基板７面を表出するSBD
電極窓８の側面を階段状にして、該電極窓８上に
形成する電極配線の断線を防止していた。
然し上記従来方法に於ては、SBDの電極窓形
成に際して、多結晶シリコン層２に形成せしめる
第１の電極窓４と、SiO2膜１に形成せしめる第
２の電極窓６との整合が、マスクの位置合せによ
つてなされているので、SBD電極窓の上面寸法
（第１図ｃ−９）は、この位置合せ誤差をカバー
する大きな寸法に形成しなければならない。従つ
てこのような従来方法に於ては、集積度が著しく
低下せしめられるという問題があつた。また、実
際に同一半導体基板上に多結晶シリコン層を介し
て機能領域に接続するトランジスタのエミツタ及
びベース電極と、直かに機能領域に接続する
SBD電極を形成する場合、前記エミツタ及びベ
ース電極の電極窓とSBD電極の電極窓とを異な
るレジストを用いて別々に形成すると、レジスト
の位置合わせ余裕のため、前記トランジスタの電
極窓とSBD電極の電極窓との相対位置がチツプ
毎に異なりかつ集積度が悪くなるのを防止するた
め、第２図ｂに示すように、一枚のマスクによ
り、電極窓の部分をエツチングし、両方の素子の
電極窓の位置を決定している。この時、未貫通の
SBD電極窓１８が形成されるが、この状態で上
記従来方法を使用すると、第１図ｂの第２のレジ
スト・パターン５を形成する工程で、レジスト・
パターンは、多結晶シリコン層だけでなく、未貫
通のSBD電極窓に対しても位置合わせ余裕を持
つて形成しなければならず、その分だけさらに集
積度が低下するという問題点がある。
成に際して、多結晶シリコン層２に形成せしめる
第１の電極窓４と、SiO2膜１に形成せしめる第
２の電極窓６との整合が、マスクの位置合せによ
つてなされているので、SBD電極窓の上面寸法
（第１図ｃ−９）は、この位置合せ誤差をカバー
する大きな寸法に形成しなければならない。従つ
てこのような従来方法に於ては、集積度が著しく
低下せしめられるという問題があつた。また、実
際に同一半導体基板上に多結晶シリコン層を介し
て機能領域に接続するトランジスタのエミツタ及
びベース電極と、直かに機能領域に接続する
SBD電極を形成する場合、前記エミツタ及びベ
ース電極の電極窓とSBD電極の電極窓とを異な
るレジストを用いて別々に形成すると、レジスト
の位置合わせ余裕のため、前記トランジスタの電
極窓とSBD電極の電極窓との相対位置がチツプ
毎に異なりかつ集積度が悪くなるのを防止するた
め、第２図ｂに示すように、一枚のマスクによ
り、電極窓の部分をエツチングし、両方の素子の
電極窓の位置を決定している。この時、未貫通の
SBD電極窓１８が形成されるが、この状態で上
記従来方法を使用すると、第１図ｂの第２のレジ
スト・パターン５を形成する工程で、レジスト・
パターンは、多結晶シリコン層だけでなく、未貫
通のSBD電極窓に対しても位置合わせ余裕を持
つて形成しなければならず、その分だけさらに集
積度が低下するという問題点がある。
本発明は上記問題点に鑑み、多結晶シリコン層
が上面に被着しているSiO2膜に電極窓を形成す
るに際して、同一のエツチング・マスクを用いて
多結晶シリコン層及びSiO2膜のエツチングを行
うことができ、しかも電極窓の側面を階段状に形
成せしめることができる半導体装置の製造方法を
提供する。
が上面に被着しているSiO2膜に電極窓を形成す
るに際して、同一のエツチング・マスクを用いて
多結晶シリコン層及びSiO2膜のエツチングを行
うことができ、しかも電極窓の側面を階段状に形
成せしめることができる半導体装置の製造方法を
提供する。
即ち、本発明は多結晶シリコン層を介して機能
領域に接続する第１の電極と、直かに機能領域と
接続する第２の電極とが同一基板上に形成されて
いる半導体装置の製造方法において、 半導体基板上に機能領域となる半導体層を形成
したのち、前記半導体層上に絶縁膜を形成する工
程と、 前記絶縁膜表面の所定領域に前記半導体層に達
しない程度の深さを有する凹部を形成する工程と 前記凹部表面において第１の電極を形成する領
域上及び該凹部以外の絶縁膜表面において第２の
電極を形成する領域上を選択的にエツチングし、
第１の電極を形成する領域においては機能領域が
表出された第１の電極窓及び第２の電極を形成す
る領域においては機能領域まで達しない程度の深
さを有した第２の電極窓を形成する工程と、 前記電極窓を含む絶縁膜上に多結晶シリコン層
を形成する工程と、 前記多結晶シリコン層上にマスク層を形成した
のち前記フオト・レジスト層の第２の電極窓領域
上に前記第２の電極窓の幅よりも広い幅を有した
エツチング窓を形成する工程と、 等方性エツチング法を用いて前記エツチング窓
内の多結晶シリコン層を、所望のサイド・エツチ
ングがなされるようにエツチング除去する工程
と、 方向性を有するエツチング法を用いて、前記エ
ツチング窓内に表出せしめられた絶縁膜をエツチ
ング除去し、機能領域を表出する第２の電極窓を
形成する工程とを含むことを特徴とする。
領域に接続する第１の電極と、直かに機能領域と
接続する第２の電極とが同一基板上に形成されて
いる半導体装置の製造方法において、 半導体基板上に機能領域となる半導体層を形成
したのち、前記半導体層上に絶縁膜を形成する工
程と、 前記絶縁膜表面の所定領域に前記半導体層に達
しない程度の深さを有する凹部を形成する工程と 前記凹部表面において第１の電極を形成する領
域上及び該凹部以外の絶縁膜表面において第２の
電極を形成する領域上を選択的にエツチングし、
第１の電極を形成する領域においては機能領域が
表出された第１の電極窓及び第２の電極を形成す
る領域においては機能領域まで達しない程度の深
さを有した第２の電極窓を形成する工程と、 前記電極窓を含む絶縁膜上に多結晶シリコン層
を形成する工程と、 前記多結晶シリコン層上にマスク層を形成した
のち前記フオト・レジスト層の第２の電極窓領域
上に前記第２の電極窓の幅よりも広い幅を有した
エツチング窓を形成する工程と、 等方性エツチング法を用いて前記エツチング窓
内の多結晶シリコン層を、所望のサイド・エツチ
ングがなされるようにエツチング除去する工程
と、 方向性を有するエツチング法を用いて、前記エ
ツチング窓内に表出せしめられた絶縁膜をエツチ
ング除去し、機能領域を表出する第２の電極窓を
形成する工程とを含むことを特徴とする。
以下、本発明をSB−TTLにおけるトランジス
タの製造工程に適用する一実施例について、第２
図ａ乃至ｉに示す該実施例の工程断面図を用いて
詳細に説明する。
タの製造工程に適用する一実施例について、第２
図ａ乃至ｉに示す該実施例の工程断面図を用いて
詳細に説明する。
即ち、本発明の方法を用いて同一半導体基板上
にトランジスタとSBDが併設せしめられる構造
を形成するには、第２図ａに示すように先ずＰ型
シリコン（Si）基板１１の上面にエピタキシヤル
成長等の方法により形成せしめられたN+型コレ
クタ層１２上に、熱酸化等の方法によりSiO2膜
１３を形成せしめ、次いで該SiO2膜１３に拡散
窓１４を形成し、次いでガス拡散等の方法により
Ｐ型ベース領域１５を形成する。なお、この際拡
散窓１４内には薄いSiO2膜１３′が形成される。
にトランジスタとSBDが併設せしめられる構造
を形成するには、第２図ａに示すように先ずＰ型
シリコン（Si）基板１１の上面にエピタキシヤル
成長等の方法により形成せしめられたN+型コレ
クタ層１２上に、熱酸化等の方法によりSiO2膜
１３を形成せしめ、次いで該SiO2膜１３に拡散
窓１４を形成し、次いでガス拡散等の方法により
Ｐ型ベース領域１５を形成する。なお、この際拡
散窓１４内には薄いSiO2膜１３′が形成される。
次いでエツチング精度の高い例えば平行平板型
のプラズマ・エツチングを用いるフオト・エツチ
ング方法により、第２図ｂに示すようにＰ型ベー
ス領域１５上の薄いSiO2膜１３′にベース領域１
５面を表出せしめるベース電極窓１６及びエミツ
タ電極窓１７を、又N+型コレクタ層１２上を覆
つているSiO2膜１３の所望の位置に、底部に例
えば1500〜2000〔Å〕程度の厚さのSiO2膜を有す
る末貫通のSBD電極窓１８を形成する。なお、
本工程に於てベース電極窓１６、エミツタ電極窓
１７及び末貫通のSBD電極窓１８の相対位置は
一枚のフオト・マスクにより規定される。
のプラズマ・エツチングを用いるフオト・エツチ
ング方法により、第２図ｂに示すようにＰ型ベー
ス領域１５上の薄いSiO2膜１３′にベース領域１
５面を表出せしめるベース電極窓１６及びエミツ
タ電極窓１７を、又N+型コレクタ層１２上を覆
つているSiO2膜１３の所望の位置に、底部に例
えば1500〜2000〔Å〕程度の厚さのSiO2膜を有す
る末貫通のSBD電極窓１８を形成する。なお、
本工程に於てベース電極窓１６、エミツタ電極窓
１７及び末貫通のSBD電極窓１８の相対位置は
一枚のフオト・マスクにより規定される。
次いで化学気相成長（CVD）法により、第２
図ｃに示すように、前記基板上に厚さ800〜1000
〔Å〕程度の多結晶シリコン層１９を形成する。
図ｃに示すように、前記基板上に厚さ800〜1000
〔Å〕程度の多結晶シリコン層１９を形成する。
次いで上記多結晶シリコン層１９上にCVD法
等により燐珪酸ガラス（PSG）層を被着せしめ
て後、該PSG層のパターンニングを行つて、第
２図ｄに示すように前記エミツタ電極窓１７上に
PSGパターン２０を形成する。そして該PSGパ
ターン２０を不純物源として通常行われる固相−
固相拡散法によりベース領域１５内に浅いN+型
エミツタ領域２１を形成する。次いで第２図ｅに
示すように前記PSGパターン２０を除去するこ
とにより、基板上のトランジスタの機能領域及び
機能領域の電極窓が完成する。なお、第２図ｅに
於て１５はＰ型ベース領域、２１はN+型エミツ
タ領域、１６はベース電極窓、１７はエミツタ電
極窓を表わす。
等により燐珪酸ガラス（PSG）層を被着せしめ
て後、該PSG層のパターンニングを行つて、第
２図ｄに示すように前記エミツタ電極窓１７上に
PSGパターン２０を形成する。そして該PSGパ
ターン２０を不純物源として通常行われる固相−
固相拡散法によりベース領域１５内に浅いN+型
エミツタ領域２１を形成する。次いで第２図ｅに
示すように前記PSGパターン２０を除去するこ
とにより、基板上のトランジスタの機能領域及び
機能領域の電極窓が完成する。なお、第２図ｅに
於て１５はＰ型ベース領域、２１はN+型エミツ
タ領域、１６はベース電極窓、１７はエミツタ電
極窓を表わす。
本発明の方法に於ては、上記のような従来から
行われている方法によりトランジスタの形成が完
了した半導体基板を用いて、該基板上に前記トラ
ンジスタと併設せしめるSBDの電極窓を形成す
るに際して、第２図ｆに示すように先ず該基板の
多結晶シリコン層１９上にフオト・レジスト層２
２を形成して後、フオト・プロセスにより前記末
貫通のSBD電極窓１８及びその周辺部の所望の
領域を覆う多結晶シリコン層１９を表出するエツ
チング窓２３を形成する。なお、この際末貫通の
SBD電極窓１８の周辺部に表出される多結晶シ
リコン層１９の幅は、マスク合せ精度の限界値程
度で充分で例えば２〔μｍ〕程度とする。
行われている方法によりトランジスタの形成が完
了した半導体基板を用いて、該基板上に前記トラ
ンジスタと併設せしめるSBDの電極窓を形成す
るに際して、第２図ｆに示すように先ず該基板の
多結晶シリコン層１９上にフオト・レジスト層２
２を形成して後、フオト・プロセスにより前記末
貫通のSBD電極窓１８及びその周辺部の所望の
領域を覆う多結晶シリコン層１９を表出するエツ
チング窓２３を形成する。なお、この際末貫通の
SBD電極窓１８の周辺部に表出される多結晶シ
リコン層１９の幅は、マスク合せ精度の限界値程
度で充分で例えば２〔μｍ〕程度とする。
次いで弗酸（HF）＋硝酸（HNO3）系のエツチ
ング液を用いるウエツト・エツチング法、或るい
は四弗化炭素（CF4）等のエツチング・ガスを用
いる円筒形プラズマ・エツチング法等の方向性の
ないエツチング方法を用いて、第２図ｇに示すよ
うに前記エツチング窓２３内に表出している多結
晶シリコン層１９を、例えば0.5〔μｍ〕程度の所
望のサイド・エツチング領域２４が形成されるよ
うにエツチング除去し、下層のSiO2膜１３を表
出せしめる。
ング液を用いるウエツト・エツチング法、或るい
は四弗化炭素（CF4）等のエツチング・ガスを用
いる円筒形プラズマ・エツチング法等の方向性の
ないエツチング方法を用いて、第２図ｇに示すよ
うに前記エツチング窓２３内に表出している多結
晶シリコン層１９を、例えば0.5〔μｍ〕程度の所
望のサイド・エツチング領域２４が形成されるよ
うにエツチング除去し、下層のSiO2膜１３を表
出せしめる。
次いでCF4等のエツチング・ガスを用いる平行
平板型のプラズマ・エツチング等の方向性を有す
るエツチング方法を用いて、第２図ｈに示すよう
に前記フオト・レジスト層２２のエツチング窓２
３を通して、該エツチング窓内に表出している
SiO2膜１３を垂直にエツチングして、前記末貫
通のSBD電極窓１８領域を貫通せしめ、該領域
のN+型コレクタ層１２を表出せしめることによ
り、第２図ｉに示すようにSiO2膜１３及び多結
晶シリコン層１９により側面が階段状になつた
SBD電極窓２５が形成される。最後に、第２図
ｊに示すように、SBD電極窓の開口領域２７を
含む多結晶シリコン層表面上にアルミニウム等の
電極層をスパツタリング等により形成したのち、
前記、電極層上にフオト・レジスト層を形成し、
電極を形成する領域以外を窓開けする。そして、
電極層及び多結晶シリコン層をスパツタエツチン
グ等の方法によりエツチングしたのち、フオト・
レジスト層を除去することにより電極２８，２９
及び３０が形成される。
平板型のプラズマ・エツチング等の方向性を有す
るエツチング方法を用いて、第２図ｈに示すよう
に前記フオト・レジスト層２２のエツチング窓２
３を通して、該エツチング窓内に表出している
SiO2膜１３を垂直にエツチングして、前記末貫
通のSBD電極窓１８領域を貫通せしめ、該領域
のN+型コレクタ層１２を表出せしめることによ
り、第２図ｉに示すようにSiO2膜１３及び多結
晶シリコン層１９により側面が階段状になつた
SBD電極窓２５が形成される。最後に、第２図
ｊに示すように、SBD電極窓の開口領域２７を
含む多結晶シリコン層表面上にアルミニウム等の
電極層をスパツタリング等により形成したのち、
前記、電極層上にフオト・レジスト層を形成し、
電極を形成する領域以外を窓開けする。そして、
電極層及び多結晶シリコン層をスパツタエツチン
グ等の方法によりエツチングしたのち、フオト・
レジスト層を除去することにより電極２８，２９
及び３０が形成される。
そして上記本発明の方法に於ては、該SBD電
極窓２５に於けるSiO2膜１３に形成される窓の
上部開口領域２６と、多結晶シリコン層１９に形
成される窓の開口領域２７は前記のように同じエ
ツチング窓２３に整合されて形成されるので、位
置合せ誤差は皆無であり、又SiO2膜１３に形成
される窓上部の開口領域２６に対して後退せしめ
る多結晶シリコン層１９の開口領域２７までの寸
法は、前述のように多結晶シリコン層１９のサイ
ド・エツチング量により決まるので、従来のマス
クを２回使用した工程に比べアライメント精度を
考慮しなくてよい。従つて上記本発明の方法によ
れば、電極窓近傍の集積度を従来に比べ大幅に向
上せしめることができる。
極窓２５に於けるSiO2膜１３に形成される窓の
上部開口領域２６と、多結晶シリコン層１９に形
成される窓の開口領域２７は前記のように同じエ
ツチング窓２３に整合されて形成されるので、位
置合せ誤差は皆無であり、又SiO2膜１３に形成
される窓上部の開口領域２６に対して後退せしめ
る多結晶シリコン層１９の開口領域２７までの寸
法は、前述のように多結晶シリコン層１９のサイ
ド・エツチング量により決まるので、従来のマス
クを２回使用した工程に比べアライメント精度を
考慮しなくてよい。従つて上記本発明の方法によ
れば、電極窓近傍の集積度を従来に比べ大幅に向
上せしめることができる。
又、上記本発明の方法に於てはSiO2膜をエツ
チングする際に、予め多結晶シリコン層はエツチ
ング窓の側面より後退せしめられているので、
SiO2膜に形成される窓の側面は上部の方が張り
出して形成されることがないので、SiO2膜に形
成される窓の上縁部に於て、該窓上に形成される
配線の品質が損われることがない。
チングする際に、予め多結晶シリコン層はエツチ
ング窓の側面より後退せしめられているので、
SiO2膜に形成される窓の側面は上部の方が張り
出して形成されることがないので、SiO2膜に形
成される窓の上縁部に於て、該窓上に形成される
配線の品質が損われることがない。
なお、上記実施例に於ては本発明を多結晶シリ
コン層を上面に有するSiO2膜にSBD用の電極窓
を形成する例について説明したが、本発明の方法
は多結晶シリコン層を上面に有するSiO2膜に、
機能預域を直かに表出するベース電極窓等SBD
以外の電極窓を形成する際にも適用できる。
コン層を上面に有するSiO2膜にSBD用の電極窓
を形成する例について説明したが、本発明の方法
は多結晶シリコン層を上面に有するSiO2膜に、
機能預域を直かに表出するベース電極窓等SBD
以外の電極窓を形成する際にも適用できる。
以上説明したように本発明の方法によれば、多
結晶シリコン層を上面に有するSiO2膜に於いて、
電極窓にサイド・エツチにより自己整合された多
結晶シリコン層を形成し、且つ側面が階段状にな
つた電極窓を形成することができる。従つて本発
明はSB−TTL等の半導体ICの集積度の向上、配
線品質の向上に対して極めて有効である。
結晶シリコン層を上面に有するSiO2膜に於いて、
電極窓にサイド・エツチにより自己整合された多
結晶シリコン層を形成し、且つ側面が階段状にな
つた電極窓を形成することができる。従つて本発
明はSB−TTL等の半導体ICの集積度の向上、配
線品質の向上に対して極めて有効である。
第１図ａ乃至ｃは従来の電極窓形成方法の工程
断面図で、第２図ａ乃至ｉは本発明の方法の一実
施例に於ける工程断面図である。 図に於て、１１はシリコン基板、１２はN+型
コレクタ層、１３はSiO2膜、１３′は薄いSiO2
膜、１４は拡散窓、１５はＰ型ベース領域、１６
はベース電極窓、１７はエミツタ電極窓、１８は
末貫通のSBD電極窓、１９は多結晶シリコン層、
２０はPSGパターン、２１はN+型エミツタ領域、
２２はフオト・レジスト層、２３はエツチング
窓、２４はサイド・エツチング領域、２５は
SBD電極窓、２６はSiO2膜上部の開口領域、２
７は多結晶シリコン層の開口領域、２８はエミツ
タ電極、２９はベース電極、３０はSBD電極を
示す。
断面図で、第２図ａ乃至ｉは本発明の方法の一実
施例に於ける工程断面図である。 図に於て、１１はシリコン基板、１２はN+型
コレクタ層、１３はSiO2膜、１３′は薄いSiO2
膜、１４は拡散窓、１５はＰ型ベース領域、１６
はベース電極窓、１７はエミツタ電極窓、１８は
末貫通のSBD電極窓、１９は多結晶シリコン層、
２０はPSGパターン、２１はN+型エミツタ領域、
２２はフオト・レジスト層、２３はエツチング
窓、２４はサイド・エツチング領域、２５は
SBD電極窓、２６はSiO2膜上部の開口領域、２
７は多結晶シリコン層の開口領域、２８はエミツ
タ電極、２９はベース電極、３０はSBD電極を
示す。
Claims (1)
- 【特許請求の範囲】 １ 多結晶シリコン層を介して機能領域に接続す
る第１の電極と、直かに機能領域と接続する第２
の電極とが同一基板上に形成されている半導体装
置の製造方法において、 半導体基板上に機能領域となる半導体層１２を
形成したのち、前記半導体層上に絶縁膜１３を形
成する工程と、 前記絶縁膜表面の所定領域に前記半導体層に達
しない程度の深さを有する凹部１４を形成する工
程と、 前記凹部表面において第１の電極を形成する領
域１６，１７上及び該凹部以外の絶縁膜表面にお
いて第２の電極を形成する領域１８上を選択的に
エツチングし、第１の電極を形成する領域におい
ては機能領域が表出された第１の電極窓１６，１
７及び第２の電極を形成する領域においては機能
領域まで達しない程度の深さを有した第２の電極
窓１８を形成する工程と、 前記電極窓を含む絶縁膜上に多結晶シリコン層
１９を形成する工程と、 前記多結晶シリコン層上にマスク層を形成した
のち、前記マスク層の第２の電極窓領域上に前記
第２の電極窓の幅よりも広い幅を有したエツチン
グ窓２３を形成する工程と、 等方性エツチング法を用いて前記エツチング窓
内の多結晶シリコン層を、所望のサイド・エツチ
ングがなされるようにエツチング除去する工程
と、 方向性を有するエツチング法を用いて、前記エ
ツチング窓内に表出せしめられた絶縁膜をエツチ
ング除去し、機能領域を表出する第２の電極窓２
５を形成する工程とを含むことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12076580A JPS5745256A (en) | 1980-09-01 | 1980-09-01 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12076580A JPS5745256A (en) | 1980-09-01 | 1980-09-01 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5745256A JPS5745256A (en) | 1982-03-15 |
| JPH0115145B2 true JPH0115145B2 (ja) | 1989-03-15 |
Family
ID=14794437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12076580A Granted JPS5745256A (en) | 1980-09-01 | 1980-09-01 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5745256A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2590409B1 (fr) * | 1985-11-15 | 1987-12-11 | Commissariat Energie Atomique | Procede de fabrication d'un transistor en couches minces a grille auto-alignee par rapport au drain et a la source de celui-ci et transistor obtenu par le procede |
| US9097269B2 (en) | 2012-06-04 | 2015-08-04 | Fisher Controls International, Llc | Bracket assemblies for use with actuators |
| US9945701B2 (en) | 2015-07-17 | 2018-04-17 | Fisher Controls International Llc | Actuator bracket having a sensor |
-
1980
- 1980-09-01 JP JP12076580A patent/JPS5745256A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5745256A (en) | 1982-03-15 |
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