JPH01143247A - 半導体用パッケージ - Google Patents
半導体用パッケージInfo
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- JPH01143247A JPH01143247A JP30137187A JP30137187A JPH01143247A JP H01143247 A JPH01143247 A JP H01143247A JP 30137187 A JP30137187 A JP 30137187A JP 30137187 A JP30137187 A JP 30137187A JP H01143247 A JPH01143247 A JP H01143247A
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- 239000004020 conductor Substances 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 20
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- 229910052782 aluminium Inorganic materials 0.000 abstract description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、入出力端子とは別に半導体素子の近傍に部品
を取付けることのできる半導体用パッケージに関する。
を取付けることのできる半導体用パッケージに関する。
（従来の技術）
従来から半導体用パッケージとしては、第３図に示すよ
うに、基板１上に半導体素子２を搭載し、この半導体素
子２と基板１上に形成された導体パターン３とをボンデ
ィングワイヤ４により電気的に接続したものが使用され
ている。
うに、基板１上に半導体素子２を搭載し、この半導体素
子２と基板１上に形成された導体パターン３とをボンデ
ィングワイヤ４により電気的に接続したものが使用され
ている。
一般にこのような半導体用パッケージでは、導体パター
ン３を介して半導体素子２に電気的に接続された入出力
端子５が、半導体パッケージ外周部に突設されており、
該入出力端子５には、例えば電源系に必要な電源ノイズ
阻止用コンデンサ等の付帯部品が接続されている。
ン３を介して半導体素子２に電気的に接続された入出力
端子５が、半導体パッケージ外周部に突設されており、
該入出力端子５には、例えば電源系に必要な電源ノイズ
阻止用コンデンサ等の付帯部品が接続されている。
（発明が解決しようとする問題点）
しかしながら、上述した従来の半導体用パッケージでは
、電源ノイズ阻止用コンデンサ等の部品は、入出力端子
の近くに配置できても内部の半導体素子の近くには取付
けることが困難なことから、ノイズ発生の原因となる長
い導体パターンを介して接続することになり、電源ノイ
ズの阻止効果が効率よく発揮できないという問題があっ
た。
、電源ノイズ阻止用コンデンサ等の部品は、入出力端子
の近くに配置できても内部の半導体素子の近くには取付
けることが困難なことから、ノイズ発生の原因となる長
い導体パターンを介して接続することになり、電源ノイ
ズの阻止効果が効率よく発揮できないという問題があっ
た。
本発明は上述した問題を解決するためなされたもので、
半導体素子の近傍に電源ノイズ阻止用コンデンサ等の付
帯部品を取付けることのできる半導体用パッケージを提
供することを目的とする。
半導体素子の近傍に電源ノイズ阻止用コンデンサ等の付
帯部品を取付けることのできる半導体用パッケージを提
供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明の半導体用パッケージは、導体パターンを形成し
た基板上に半導体素子をボンディングワイヤを介して搭
載した半導体用パッケージにおいて、前記導体パターン
の半導体素子近傍部に基板を貫通ずる貫通導体を埋設す
るとともに、この貫通導体を介して前記導体パターンと
電気的に接続する電子部品の半田付は用導体パターンを
前記基板裏面に形成したことを特徴とするものである。
た基板上に半導体素子をボンディングワイヤを介して搭
載した半導体用パッケージにおいて、前記導体パターン
の半導体素子近傍部に基板を貫通ずる貫通導体を埋設す
るとともに、この貫通導体を介して前記導体パターンと
電気的に接続する電子部品の半田付は用導体パターンを
前記基板裏面に形成したことを特徴とするものである。
（作 用）
このように、ボンディングワイヤの近くから基板を貫通
する導体を形成して、基板の裏面に半導体素子に接続す
る半田付は用パターンを形成したので、半導体素子の近
傍部に部品を取付けることが可能となる。
する導体を形成して、基板の裏面に半導体素子に接続す
る半田付は用パターンを形成したので、半導体素子の近
傍部に部品を取付けることが可能となる。
（実施例）
以下、本発明の一実施例について図を参照して説明する
。
。
第１図は実施例の半導体用パッケージを示す斜視図、第
２図はその断面図である。
２図はその断面図である。
基板１１上には、半導体素子１２が搭載されており、こ
の半導体素子１２の各電極部は、基板１１上に形成され
た導体パターン１３に、金、アルミ等からなるボンディ
ングワイヤ１４を介して電気的に接続されている。半導
体パッケージ外周部には、この導体パターン１３を介し
て半導体索子１２と電気的に接続された入出力端子１５
が突設されている。
の半導体素子１２の各電極部は、基板１１上に形成され
た導体パターン１３に、金、アルミ等からなるボンディ
ングワイヤ１４を介して電気的に接続されている。半導
体パッケージ外周部には、この導体パターン１３を介し
て半導体索子１２と電気的に接続された入出力端子１５
が突設されている。
導体パターン１３の半導体素子１２近傍部には、貫通導
体１６が埋設されており、この貫通導体１６により、基
板１１表面の導体パターン１３と基板１１ｍ：面に形成
された半田付は用パターン１７とが導通されている。即
ち、基板１１上に搭載された半導体索子１２の所定の電
極端子が、ボンディングワイヤ１４、導体パターン１３
、貫通導体１６を介して基板裏面の半田付は用パターン
１７へ電気的に接続された構成となっている。そして、
この半田付は用パターン１７には、所定の付帯部品例え
ば電源ノイズ阻止用コンデンサ等が取付けられる。
体１６が埋設されており、この貫通導体１６により、基
板１１表面の導体パターン１３と基板１１ｍ：面に形成
された半田付は用パターン１７とが導通されている。即
ち、基板１１上に搭載された半導体索子１２の所定の電
極端子が、ボンディングワイヤ１４、導体パターン１３
、貫通導体１６を介して基板裏面の半田付は用パターン
１７へ電気的に接続された構成となっている。そして、
この半田付は用パターン１７には、所定の付帯部品例え
ば電源ノイズ阻止用コンデンサ等が取付けられる。
このように基板１１上に搭載された半導体素子１２の近
傍に貫通導体１６を設けて、基板裏面に付帯部品を取付
ける構造とすることで、付帯部品と半導体素子１２間の
配線距離が短くなり、ノイズの発生を低減することがで
きる。
傍に貫通導体１６を設けて、基板裏面に付帯部品を取付
ける構造とすることで、付帯部品と半導体素子１２間の
配線距離が短くなり、ノイズの発生を低減することがで
きる。
上述プリント基板に電源ノイズ阻止用コンデンサ等の必
要とする部品を半田付けしたところ、その電源ノイズの
阻止効果は従来の入出力端子に接続した場合に比べ、は
るかに大きいものであった。
要とする部品を半田付けしたところ、その電源ノイズの
阻止効果は従来の入出力端子に接続した場合に比べ、は
るかに大きいものであった。
［発明の効果］
以−り説明したように本発明の半導体用パッケージによ
れば、半導体素子を搭載した基板の裏面のボンディング
ワイヤ近傍に半導体素子に電気的に接続した半田付は用
パターンが形成されているので、半導体素子から入出力
端子までの長い導体パターンを介さないで半導体素子の
近傍に超小型部品が配置できる。さらに必要な部品を自
由に選択することにより多様性をもたせることができ、
また取付は部品の交換が容易になるという効果もある。
れば、半導体素子を搭載した基板の裏面のボンディング
ワイヤ近傍に半導体素子に電気的に接続した半田付は用
パターンが形成されているので、半導体素子から入出力
端子までの長い導体パターンを介さないで半導体素子の
近傍に超小型部品が配置できる。さらに必要な部品を自
由に選択することにより多様性をもたせることができ、
また取付は部品の交換が容易になるという効果もある。
第１図は本発明による一実施例の半導体用パッケージを
示す斜視図、第２図は第１図におけるＡ−Ａ’線に沿っ
て切断した断面図、第３図は従来装置を示す斜視図であ
る。 １１・・・・・・・・・基板 １２・・・・・・・・・半導体素子 １３・・・・・・・・・導体パターン １４・・・・・・・・・ボンディングワイヤ１５・・・
・・・・・・入出力端子 １６・・・・・・・・・・・・・・・貫通導体１７・・
・・・・・・・・・・・・・半田付は用パターン出願人
株式会社 東芝 代理人 弁理士 須 山 佐 −
示す斜視図、第２図は第１図におけるＡ−Ａ’線に沿っ
て切断した断面図、第３図は従来装置を示す斜視図であ
る。 １１・・・・・・・・・基板 １２・・・・・・・・・半導体素子 １３・・・・・・・・・導体パターン １４・・・・・・・・・ボンディングワイヤ１５・・・
・・・・・・入出力端子 １６・・・・・・・・・・・・・・・貫通導体１７・・
・・・・・・・・・・・・・半田付は用パターン出願人
株式会社 東芝 代理人 弁理士 須 山 佐 −
Claims (1)
- 【特許請求の範囲】 導体パターンを形成した基板上に半導体素子をボンデ
ィングワイヤを介して搭載した半導体用パッケージにお
いて、 前記導体パターンの半導体素子近傍部に基板を貫通する
貫通導体を埋設するとともに、この貫通導体を介して前
記導体パターンと電気的に接続する電子部品の半田付け
用導体パターンを前記基板裏面に形成したことを特徴と
する半導体用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30137187A JPH01143247A (ja) | 1987-11-28 | 1987-11-28 | 半導体用パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30137187A JPH01143247A (ja) | 1987-11-28 | 1987-11-28 | 半導体用パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01143247A true JPH01143247A (ja) | 1989-06-05 |
Family
ID=17896062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30137187A Pending JPH01143247A (ja) | 1987-11-28 | 1987-11-28 | 半導体用パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01143247A (ja) |
-
1987
- 1987-11-28 JP JP30137187A patent/JPH01143247A/ja active Pending
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