JPH01140814A - データ圧縮回路 - Google Patents
データ圧縮回路Info
- Publication number
- JPH01140814A JPH01140814A JP29768687A JP29768687A JPH01140814A JP H01140814 A JPH01140814 A JP H01140814A JP 29768687 A JP29768687 A JP 29768687A JP 29768687 A JP29768687 A JP 29768687A JP H01140814 A JPH01140814 A JP H01140814A
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- JP
- Japan
- Prior art keywords
- data
- bits
- bit
- circuit
- necessary
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- Pending
Links
- 238000013144 data compression Methods 0.000 title claims description 13
- 239000000872 buffer Substances 0.000 claims description 11
- 238000013500 data storage Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 1
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 1
- 230000006837 decompression Effects 0.000 description 1
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、デジタル信号処理回路における処理データ
のうち、不要なデータピッｔｔ−除いて必要とするデー
タビットだけを取シ出して処理するデータ圧縮回路に関
するものである。
のうち、不要なデータピッｔｔ−除いて必要とするデー
タビットだけを取シ出して処理するデータ圧縮回路に関
するものである。
第６図は従来のデータ圧縮回路を示すブロック図であり
、図において、１は１６ビツトのデータを受信するデー
タバッファ、１１，１２，１３゜１４は４ビツト毎に分
割さｎ次データ？受信するデータフリップフロップ（以
下、データＦＦという）、１０はデータを記憶するメモ
リ回路である。
、図において、１は１６ビツトのデータを受信するデー
タバッファ、１１，１２，１３゜１４は４ビツト毎に分
割さｎ次データ？受信するデータフリップフロップ（以
下、データＦＦという）、１０はデータを記憶するメモ
リ回路である。
第７図に第６図に示すデータ圧縮回路の動作を説明する
為のデータフォーマット図である。
為のデータフォーマット図である。
次に動作について説明する。データバッファ１によって
１６ビツトデータバスから受信さｎた１６ビツト長のデ
ータは、不要なデータビットを含んでいる。データバッ
ファ１の出力は、４ビツト毎に、４つのデータＦＦ１１
〜１４に入力される。
１６ビツトデータバスから受信さｎた１６ビツト長のデ
ータは、不要なデータビットを含んでいる。データバッ
ファ１の出力は、４ビツト毎に、４つのデータＦＦ１１
〜１４に入力される。
４つの４ビツトデータは、４つのデータＦＦ１１〜１４
に等しく入力されるクロックＣＫに同期した第７図に示
すようなデータＤ０． Ｄｌ、 Ｄ、・・・が第６図に
示すデータＸ“とじて不要なデータビットを含んだまま
１次段のメモリ回路１０へ入力される。
に等しく入力されるクロックＣＫに同期した第７図に示
すようなデータＤ０． Ｄｌ、 Ｄ、・・・が第６図に
示すデータＸ“とじて不要なデータビットを含んだまま
１次段のメモリ回路１０へ入力される。
従来のデータ圧縮回路では、不要なデータビット金倉ん
だままデータ処理を行っていた九め、データ記憶領域に
ムダが生じるという問題点があった。
だままデータ処理を行っていた九め、データ記憶領域に
ムダが生じるという問題点があった。
この発明は、上記のような問題点を解消するためになさ
れｔもので、処理データに含ｔＡる不要ビラトラ取り除
き、必要なデータビットのみでデータを再構成できると
ともに、データの記憶領域の節減を図ることができるデ
ータ圧縮回路を得ることを目的とする。
れｔもので、処理データに含ｔＡる不要ビラトラ取り除
き、必要なデータビットのみでデータを再構成できると
ともに、データの記憶領域の節減を図ることができるデ
ータ圧縮回路を得ることを目的とする。
この発明によるデータ圧縮回路は、不要なデータビット
’Ｉｆ言んだデータのうち必要なデータビットだけをデ
ータ選択回路で取り出し、クロックに同期してデータを
あるビット数毎に分解したものと、次のクロックに同期
して前と同じように分解さｎｒｃビットデータの一部を
データ保持回路で選択し、加えあわせ、不要なデータビ
ットｌ除いて新しいデータを構成するようにしｔもので
ある。
’Ｉｆ言んだデータのうち必要なデータビットだけをデ
ータ選択回路で取り出し、クロックに同期してデータを
あるビット数毎に分解したものと、次のクロックに同期
して前と同じように分解さｎｒｃビットデータの一部を
データ保持回路で選択し、加えあわせ、不要なデータビ
ットｌ除いて新しいデータを構成するようにしｔもので
ある。
この発明におけるデータ選択回路は、前段のデータバッ
ファより入力されるデータのうち、必要な下位ビットの
データビットだけを受信し、該データ選択回路に入力さ
れるセレクト信号によって選択さｎたデータ金、次段の
データ保持回路へ順次出力する。データ保持回路によっ
て保持さｎたデータヒラ）Ｈ必要なデータビットのみで
再構成されたデータとなって後段のデータレジスタより
出力される。
ファより入力されるデータのうち、必要な下位ビットの
データビットだけを受信し、該データ選択回路に入力さ
れるセレクト信号によって選択さｎたデータ金、次段の
データ保持回路へ順次出力する。データ保持回路によっ
て保持さｎたデータヒラ）Ｈ必要なデータビットのみで
再構成されたデータとなって後段のデータレジスタより
出力される。
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例を示すデータ圧縮回路のブロッ
ク図％笛２図はこの発明の詳細な説明するデータフォー
マット図、第３図は上記実施例の動作ｔｔａ明するデー
タフォーマット図である。
図はこの発明の一実施例を示すデータ圧縮回路のブロッ
ク図％笛２図はこの発明の詳細な説明するデータフォー
マット図、第３図は上記実施例の動作ｔｔａ明するデー
タフォーマット図である。
第１図において、ＩＵ１６ビツト長のデータバスからデ
ータを受信するデータバッファ、２〜４はデータ選択回
路２０ ｆｆ：ｎｌ成するデータセレクタ、５〜８はデ
ータ保持回路３０ｔ−構成するデータラッチ、９はデー
タ保持回路６０で再構成された１６ビツト長のデータｆ
：受信して位相を揃えるためのデータＦＦよりなるデー
タレジスタ、１０はデータを記憶するメモリ回路である
。
ータを受信するデータバッファ、２〜４はデータ選択回
路２０ ｆｆ：ｎｌ成するデータセレクタ、５〜８はデ
ータ保持回路３０ｔ−構成するデータラッチ、９はデー
タ保持回路６０で再構成された１６ビツト長のデータｆ
：受信して位相を揃えるためのデータＦＦよりなるデー
タレジスタ、１０はデータを記憶するメモリ回路である
。
次に動作について説明する。１６ビツト長のデータバス
には、第２図に示す１６ビツト長のデータＤ。、ＤＩ・
・・Ｄｎ が与えらする。これら１６ビツト長の各デ
ータの上位４ビツトに不要なデータビットである。第１
図におけるデータバッファ１によって、前述の１６ビツ
ト長データＤ０がＴｏ のタイミングで受信さ牡、不
要なデータビットを除い友必要な下位１２ビツトのデー
タのみがデータバッファ１より出力される。データバッ
ファ１より出力さｎた１２ビツトのデータは、４ビツト
毎に３つのブロックＥｏ、ＦＯ，Ｇｂに分解され１次段
のデータ選択回路２０を得底する３つのデータセレクタ
２．３．４へそｎぞれ入力される。久ｖｃ１データセレ
クタ２にセレクト信号５ＥＬ１が入力されると、該デー
タセレクタ２より４ビツトデータＥ０が出力さｎｌこの
４ピツトデータＥｏｈ＋つのデータラッチ５〜８ニジ構
成されるデータ保持回路３０へと入力される。このとき
、データ選択回路２０から出力されるデータ線ＢＨＡ不
で％３つのデータセレクタ２，３．４のうちの１つのデ
ータセレクタからだけ、４ビツトテータが出力される。
には、第２図に示す１６ビツト長のデータＤ。、ＤＩ・
・・Ｄｎ が与えらする。これら１６ビツト長の各デ
ータの上位４ビツトに不要なデータビットである。第１
図におけるデータバッファ１によって、前述の１６ビツ
ト長データＤ０がＴｏ のタイミングで受信さ牡、不
要なデータビットを除い友必要な下位１２ビツトのデー
タのみがデータバッファ１より出力される。データバッ
ファ１より出力さｎた１２ビツトのデータは、４ビツト
毎に３つのブロックＥｏ、ＦＯ，Ｇｂに分解され１次段
のデータ選択回路２０を得底する３つのデータセレクタ
２．３．４へそｎぞれ入力される。久ｖｃ１データセレ
クタ２にセレクト信号５ＥＬ１が入力されると、該デー
タセレクタ２より４ビツトデータＥ０が出力さｎｌこの
４ピツトデータＥｏｈ＋つのデータラッチ５〜８ニジ構
成されるデータ保持回路３０へと入力される。このとき
、データ選択回路２０から出力されるデータ線ＢＨＡ不
で％３つのデータセレクタ２，３．４のうちの１つのデ
ータセレクタからだけ、４ビツトテータが出力される。
データ選択回路２０から出力されるデータ線Ｂに、次段
のデータ保持回路３０ｔ−構成する４つのデータラッチ
５〜８の全てに接続さｎており、前段のデータ選択回路
２０から出力さｎた４ビツトデータＥ。は％４つのデー
タラッチ５〜８の全てに入力さｎ／）が、制御信号Ｐｏ
””’ Ｐｓ−ＣＫｏ ”” ＣＫｓによって４つのう
ちの１つのデータラッチにだけ取シ込まｎるようになっ
ている。ここで、４ビツトデータＥｏはデータラッチ５
にのみ入力される。
のデータ保持回路３０ｔ−構成する４つのデータラッチ
５〜８の全てに接続さｎており、前段のデータ選択回路
２０から出力さｎた４ビツトデータＥ。は％４つのデー
タラッチ５〜８の全てに入力さｎ／）が、制御信号Ｐｏ
””’ Ｐｓ−ＣＫｏ ”” ＣＫｓによって４つのう
ちの１つのデータラッチにだけ取シ込まｎるようになっ
ている。ここで、４ビツトデータＥｏはデータラッチ５
にのみ入力される。
絖いて、前述のデータセレクタ乙に入力されるセレクト
信号５ＥＬ２によって、４ビツトデータＦ０が出力さｎ
１前述の４ビツトデータＥ０と同様に。
信号５ＥＬ２によって、４ビツトデータＦ０が出力さｎ
１前述の４ビツトデータＥ０と同様に。
次段のデータ保持回路６０へ入力される。この時、デー
タ保持回路６０を構成する４つのデータラッチ５〜８の
うち、制御信号Ｐ、、ＣＫ、によって、４ビツトデータ
Ｆ。はデークラッチ６Ｖｃのみ入力される。更に、続く
４ビツトデータＧ０についても前述と同様の作用で、デ
ータ選択回路３０ｔ−構成する３つのデータセレクタの
うちセレクタ信号５ＥＬ６によって、データセレクタ４
からのみ４ビツトデータＧ。が出力さｎ１デ一タ保持回
路６０を構成する４つのデータラッチ５〜８のうち、制
御信号Ｐ、 、 ＣＫ、によってデータラッチ７Ｖｃの
み入力される。
タ保持回路６０を構成する４つのデータラッチ５〜８の
うち、制御信号Ｐ、、ＣＫ、によって、４ビツトデータ
Ｆ。はデークラッチ６Ｖｃのみ入力される。更に、続く
４ビツトデータＧ０についても前述と同様の作用で、デ
ータ選択回路３０ｔ−構成する３つのデータセレクタの
うちセレクタ信号５ＥＬ６によって、データセレクタ４
からのみ４ビツトデータＧ。が出力さｎ１デ一タ保持回
路６０を構成する４つのデータラッチ５〜８のうち、制
御信号Ｐ、 、 ＣＫ、によってデータラッチ７Ｖｃの
み入力される。
ここまでの時点で、データバッファ１に入力された１６
ビツトデータのうち必要な１２ビツトデータは、４ビツ
ト毎にＥｏ、Ｆｏ、Ｇｏに分解さｎ％そｎぞれデークラ
ッチ５，６．７にラッチさ匹ている。
ビツトデータのうち必要な１２ビツトデータは、４ビツ
ト毎にＥｏ、Ｆｏ、Ｇｏに分解さｎ％そｎぞれデークラ
ッチ５，６．７にラッチさ匹ている。
仄に、ＴＩのタイミングで１６ビツト長のデータＤ１が
受信さｎ％前述のデータＤ０と同様、不要なデータビッ
トを除いた下位１２ビツトのデータＥｌｌＦｌ、ＧＩが
各々データ選択回路２０のデータセレクタ２．３．４へ
入力される。データセレクタ２に入力されるセレクト信
号５ＥＬ１によって、データ選択回路２０からは４ビツ
トデータＥ１のみが出力さｎ１次段のデータ保持回路６
０に入力されるが、制御信号Ｐ、 、 ＣＫ、によって
、４ビットデータＥ、［データラッチ８１Ｃのみ入力さ
れる。
受信さｎ％前述のデータＤ０と同様、不要なデータビッ
トを除いた下位１２ビツトのデータＥｌｌＦｌ、ＧＩが
各々データ選択回路２０のデータセレクタ２．３．４へ
入力される。データセレクタ２に入力されるセレクト信
号５ＥＬ１によって、データ選択回路２０からは４ビツ
トデータＥ１のみが出力さｎ１次段のデータ保持回路６
０に入力されるが、制御信号Ｐ、 、 ＣＫ、によって
、４ビットデータＥ、［データラッチ８１Ｃのみ入力さ
れる。
この時点で、データ保持回路６０を構成する４つのデー
タラッチ５〜８にはそれぞｎ４ビツトデータＥ。＃ Ｆ
Ｏ＃ Ｇｌｌ Ｅｌが分散して保持さｎている事になり
、次段のデータＦＦ９には、必要なビットＥｏ、Ｆｏ−
Ｇｏ、Ｅｔのみで再構成された第４図に示すような１６
ビツトのデータＤ。′となって入力さｎ。
タラッチ５〜８にはそれぞｎ４ビツトデータＥ。＃ Ｆ
Ｏ＃ Ｇｌｌ Ｅｌが分散して保持さｎている事になり
、次段のデータＦＦ９には、必要なビットＥｏ、Ｆｏ−
Ｇｏ、Ｅｔのみで再構成された第４図に示すような１６
ビツトのデータＤ。′となって入力さｎ。
同じくデータＦＦ９に入力されるクロックＣＬＫ２に同
期したデータとなって次段のメモリ回路１０へ入力され
る。以後、続く４ビットデータＦｌ、Ｇｔ框、前述の作
用で空になったデータ保持回路６０のうちデータラッチ
５，６へ保持さｎ、矢のタイミングＴ、で入力さｎてく
るデータＤｔｅＩＫ成する４ビットデータＥ！、Ｆｏ、
Ｇｔのうち、データ選択回路２０に一！してデータＥｔ
、Ｆｔが次段のデータ保持回路３０のデータラッチ７．
８へ各々入力、保持される。この時点で４つのデータラ
ッチ５ 、６ 、７゜８にはそｎぞｎ４ビットテ−タＦ
ｔ＊ Ｇｌｐ Ｅ、 Ｆ、が保持さｎている事になシ１
次段のデータＦＦ９には、必要なビットのみで再構成さ
ｎた第４図に示すような１６ビツトのデータＤ１１とな
って入力さｎ１データＦＦ９に入力されるクロックＣＬ
Ｋ２に同期したデータとなって１次段のメモリ回路１０
へ入力される。以下同様の作用をくり返し、第３図に示
すように、不要なデータピラトラとυ除き、必要なデー
タビット勿つけ足してゆき、第４図に示すように、必要
なデータビットだけで再構成さｎた１６ビツト長のデー
タが生成される。
期したデータとなって次段のメモリ回路１０へ入力され
る。以後、続く４ビットデータＦｌ、Ｇｔ框、前述の作
用で空になったデータ保持回路６０のうちデータラッチ
５，６へ保持さｎ、矢のタイミングＴ、で入力さｎてく
るデータＤｔｅＩＫ成する４ビットデータＥ！、Ｆｏ、
Ｇｔのうち、データ選択回路２０に一！してデータＥｔ
、Ｆｔが次段のデータ保持回路３０のデータラッチ７．
８へ各々入力、保持される。この時点で４つのデータラ
ッチ５ 、６ 、７゜８にはそｎぞｎ４ビットテ−タＦ
ｔ＊ Ｇｌｐ Ｅ、 Ｆ、が保持さｎている事になシ１
次段のデータＦＦ９には、必要なビットのみで再構成さ
ｎた第４図に示すような１６ビツトのデータＤ１１とな
って入力さｎ１データＦＦ９に入力されるクロックＣＬ
Ｋ２に同期したデータとなって１次段のメモリ回路１０
へ入力される。以下同様の作用をくり返し、第３図に示
すように、不要なデータピラトラとυ除き、必要なデー
タビット勿つけ足してゆき、第４図に示すように、必要
なデータビットだけで再構成さｎた１６ビツト長のデー
タが生成される。
なお、上記実施例でに、データ圧縮について述べ友が、
逆の手順を用い、データ伸長が可能となる。
逆の手順を用い、データ伸長が可能となる。
また、上記実施例では、データビット長が１６ビツトの
場合のみについて述べ念が、任意のビット長についても
データ圧縮が可能であり、更に、不要なデータビットが
上位４ビツトに限らｎる事はない。
場合のみについて述べ念が、任意のビット長についても
データ圧縮が可能であり、更に、不要なデータビットが
上位４ビツトに限らｎる事はない。
以上詳述したように、この発明によｎば不要４データビ
ツトを含んだあるビット長のデータをデータ選択回路で
分解して必要なデータビット疋は全取り出し、これｔデ
ータ保持回路で再びそのビット長のデータに再構成する
ように構成したので、データの記憶領域が節減できる効
果がある。
ツトを含んだあるビット長のデータをデータ選択回路で
分解して必要なデータビット疋は全取り出し、これｔデ
ータ保持回路で再びそのビット長のデータに再構成する
ように構成したので、データの記憶領域が節減できる効
果がある。
第１図にこの発明の一実施例によるデータ圧縮回路の概
略を示すブロック図、第２図〜第４図にこの発明の詳細
な説明するためのデータフォーマット図、第５図は上記
実施例の動作を説明するためのタイミング図％第６図に
従来のデータ圧縮回路を示すブロック図、第７図に従来
例の動作を説はデータ選択回路、３０はデータ保持回路
。 なお、図中、同一符号は同一、または相当部分を示す。 第５図 Ｐ３
略を示すブロック図、第２図〜第４図にこの発明の詳細
な説明するためのデータフォーマット図、第５図は上記
実施例の動作を説明するためのタイミング図％第６図に
従来のデータ圧縮回路を示すブロック図、第７図に従来
例の動作を説はデータ選択回路、３０はデータ保持回路
。 なお、図中、同一符号は同一、または相当部分を示す。 第５図 Ｐ３
Claims (1)
- 不要なデータビットを含んだデータを受信するデータバ
ッファと、前記データバッファの出力のうち、不要なデ
ータビットを除いた残りのデータビットを受信するデー
タ選択回路と、前記データ選択回路に入力されるセレク
ト信号によつて選択、出力されたデータビットを受信す
るデータ保持回路と、前記データ保持回路に入力される
クロックによつて、前記データ保持回路より出力される
不要なデータビットを除いて構成された複数ビット長デ
ータを受信して位相を揃えるデータレジスタとを備えた
データ圧縮回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29768687A JPH01140814A (ja) | 1987-11-27 | 1987-11-27 | データ圧縮回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29768687A JPH01140814A (ja) | 1987-11-27 | 1987-11-27 | データ圧縮回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01140814A true JPH01140814A (ja) | 1989-06-02 |
Family
ID=17849834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29768687A Pending JPH01140814A (ja) | 1987-11-27 | 1987-11-27 | データ圧縮回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01140814A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0488689A2 (en) * | 1990-11-27 | 1992-06-03 | Sony Corporation | Multi-channel data recorder |
-
1987
- 1987-11-27 JP JP29768687A patent/JPH01140814A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0488689A2 (en) * | 1990-11-27 | 1992-06-03 | Sony Corporation | Multi-channel data recorder |
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