JPH01137815A - 半導体回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 ”　本発明は、半導体集積回路に係り、特に、半導体集
積回路の消費電力を小さくするため、シリーズゲート形
ラッチ回路の低電源電圧化を図るのに好適な半導体回路
に関する。

〔従来の技術〕

従来のシリーズゲート形うット回路では、特開昭５８−
２２２４８６号の第９図に記載のように、ラッチ回路に
入力されるクロック信号（ＣＬ）を参照電圧（ＶＢＢ４
）で受け、かつ、ラッチ回路に流す電流を発生する定電
流源には、ベースに一定電圧（ＶＯ２）が印加されたト
ランジスタと、このトランジスタのエミッタに接続され
た抵抗とで構成され、上記トランジスタのコレクタに接
続された負荷に一定電流を供給する電流源が多用されて
いる。しかし、上記従来のシリーズゲート形ラッチ回路
では、半導体集積回路の消費電力を小さくするためにシ
リーズゲート形ラッチ回路の低電源電圧化を図るという
点については配慮されていなかった。

〔発明が解決しようとする問題点〕

第３図は、上記従来のシリーズゲート形ラッチ回路を、
バイポーラメモリのアドレスバッファに用いた場合の回
路図を示している。ここで、従来のシリーズゲート形ラ
ッチ回路では、電源電圧が従来の標準である−５．２Ｖ
　（電源電圧変換＝±１５％、以下単に±１５％）の時
は、何部問題は生じないが、半導体集積回路の消費電力
を小さくするために最近標準になりつつある−４．５Ｖ
（±１５％）の低電源電圧では、シリーズゲートを構成
するバイポーラトランジスタが飽和するという問題があ
った。

以下、この問題点を第３図の従来例を用いて具体的に示
す。まず、第３図の回路について簡単に説明する。第３
図において、トランジスタＱｌ。

Ｑ２で構成されるカレントスイッチは１通常のアドレス
バッファでありアドレス信号（ＡＤＨ）を入力し、デコ
ーダ入力信号（Ａ’　、Ａ）を出力する。また、トラン
ジスタＱ３．Ｑ４とトランジスタＱ５．Ｑ６はシリーズ
ゲートを構成しており。

クロック信号（ＣＬ　Ｋ）でアドレス信号（Ａ　Ｄ　Ｒ
）をラッチする働きがある。なお、電流源Ｉ２゜工３は
トランジスタＱ３．Ｑ４のベース電圧を決めるためのも
のであり、単に抵抗であってもよい。

次に、この回路の問題点を具体的な数値を用いて説明す
る。デコーダ入力信号の論理振幅は通常０．８ｖ、すな
わちデコーダ入力信号Ａ′とＡの電位差は通常０．８ｖ
である。従って、ノードＮ１または、Ｎ２のいずれかが
−０，８ｖとなる。

アドレス信号（Ａ　Ｄ　Ｈ）の高電位は、ノードＮ１で
も、トランジスタＱ１が飽和しないように−０，８Ｖ以
下（以下では東に一〇、８Ｖ）に設計する必要がある。

（１回部度の変動及び索子特性の製造ばらつきがあって
もトランジスタを飽和させないためには、′＃Ａ準条件
下で、コレクタ電位をベース電位よりも高くなるように
設計する必要がある。）アドレス信号（ＡＤＲ）の論理
振幅は通常Ｏ，ＳＶ　なので、アドレス信号（Ａ　Ｄ　
Ｈ）の低電位は−１，６ｖとなり、参照電圧ＶＢＢＩは
、それらの中間電位−１，２ｖとなる。よって、ノード
Ｎ３は、トランジスタＱｌ、Ｑ２のベース・エミッタ間
電圧ＶＢＥを０．８ｖとして−１，６Ｖ４たは、−２，
ＯＶ　となる、クロック信号（ＣＬＫ）の高電位は、ノ
ードＮ３が−２，０■でも、トランジスタＱ５が飽和し
ないように−２，９ｖに設計する必要がある。クロック
信号（ＣＬ　Ｋ）の論理振幅は通常０．８ｖなので、ク
ロック信号（ＣＬ　Ｋ）の低電位は−２，８■となり、
参照電圧ＶＢＢ２は、それらの中間電位−２，４ｖとな
る。よって、ノードＮ４は、トランジスタＱ５゜Ｑ６の
ベース・エミッタ間電圧ＶＢＥをＯ，ＳＶとして−２，
８ｖまたは、−３，２Ｖとなる。定電流源工４を構成す
るトランジスタＱ７のベース電圧ＶＣＳは、ノードＮ４
が−３，２ｖでも、トラ＼ンジスタＱ７が飽和しないよ
うに−３，２ｖに設計する必要がある。よ６て、ノード
Ｎ５は、トランジスタＱ７のベース・エミッタ間電圧Ｖ
ＢＥをＯ，ＳＶとして一４６０ｖとなる。定電流源工４
を構成する抵抗Ｒ３には通常０．４Ｖ程度の電圧を印加
するので、結局電源電圧ＶＥＥは、−４，４Ｖ以下でな
ければならない。従って、本従来回路に、半導体集積回
路の消費電力を小さくするために−４，５Ｖ（±１５％
）の低電源電圧を適用すると、−４，５Ｖ−１５％＝−
３，８Ｖの時、シリーズゲートを構成するバイポーラト
ランジスタが飽和するという問題が生じる。

本発明の目的は、シリーズゲート形ラッチ回路において
、シリーズゲートを構成するトランジスタの飽和マージ
ンを拡大し、半導体集積回路の消費電力を小さくするた
めに最近標準になりつつある−４．５ｖ（±１５％）の
低電源電圧の適用を可能にすることにある。

〔問題点を解決するための手段〕

上記目的は、コレクタが第１の負荷に接続され、ベース
に入力信号が印加される第１のトランジスタと、 コレクタが第２の負荷に接続され、ベースに参照電圧が
印加され、エミッタが第１のトランジスタのエミッタに
接続される第２のトランジスタと、コレクタが上記第１
の負荷に接続され、ベースに上記第２のトランジスタの
コレクタに発生する第１の出力信号をレベルシフトした
信号が印加される第３のトランジスタと。

コレクタが上記第２の負荷に接続され、ベースに上記第
１のトランジスタのコレクタに発生する第２の出力信号
をレベルシフトした信号が印加され、エミッタが第３の
トランジスタのエミッタに接続される第４のトランジス
タと、 コレクタが上記第１のトランジスタ及び上記第２のトラ
ンジスタのエミッタに共通に接続される第５のトランジ
スタと、 コレクタが上記第３のトランジスタ及び上記第４のトラ
ンジスタのエミッタに共通に接続され、エミッタが第５
のトランジスタのエミッタに接続される第６のトランジ
スタと、 上記第５のトランジスタ及び上記第６のトランジスタの
エミッタに共通に接続される定電流源とで構成され、 クロック信号を上記第５のトランジスタまたは上記第６
のトランジスタのベースに印加することにより、上記入
力信号をラッチする機能を有するシリーズゲート形ラッ
チ回路において、上記クロック信号は差動信号とし、そ
れぞれを上記第５のトランジスタ及び上記第６のトラン
ジスタのベースに印加し、かつ上記定電流源は、カソー
ドが第１の定電圧源に接続されたダイオードと、１端が
第２の定電圧源に接続され、他端が上記ダイオードのア
ノードに接続された第３の負荷と、エミッタが上記第１
の定電圧源、ベースが上記ダイオードのアノードに接続
された第７のトランジスタとからなり、上記第７のトラ
ンジスタのコレクタに接続された負荷に一定電流を供給
する定電流源にすることにより達成される。

〔作用〕

上記回路では、クロック信号を差動信号としているため
、上記第５のトランジスタ及び上記第６のトランジスタ
のエミッタの電圧を高くでき、その分シリーズゲートを
構成するトランジスタの飽和マージンを拡大できる。か
つ上記定電流源は、従来、第７のトランジスタのエミッ
タに接続していた抵抗が不要であるため、従来その抵抗
に印加していた電圧分だけトランジスタの飽和マージン
を拡大できる。よって、シリーズゲート形ラッチ回路に
おいて、半導体集積回路の消費電力を小さくするために
−４，５Ｖ（±１５％）の低電源電圧の適用を可能にす
ることができる。以下このことを実施例を示しながら定
量的に示す。

〔実施例〕

第１図は、本発明の第１の実施例を示す図であり、第３
図と同様、本発明をバイポーラメモリのアドレスバッフ
ァに用いた場合の回路図を示している。第３図に示した
従来例とは、クロック信号（ＣＬＫ）をバラ：７７”（
Ｂ）１？差ａ信号（Ｃ，Ｃ’）に変換している点と、°
定電流源工１がカレントミシー形の電流源で構成されて
いる点のみが異なっている。ここで、第３図に示した従
来例で生じた問題が、本実施例では解決されていること
を、具体的な数値を用いて説明する。本実施例において
も、デコーダ入力信号の論理振幅は０．８Ｖ　、すなわ
ちデコーダ入力信号Ａ′とＡの電位差は０．８ｖとする
。従って、ノードＮ１または、Ｎ２のいずれかが一〇、
８ｖとなる。アドレス信号（ＡＤＨ）の高電位は、トラ
ンジスタＱ１が飽和しないように一〇、ＳＶ　に設計す
る必要がある。アドレス信号（ＡＤＨ）の論理振幅は０
．８ｖなので、アドレス信号（Ａ　Ｄ　Ｈ）の低電位は
−１，６ｖとなり、参照電圧ＶＢＢＩは、それらの中間
電位−１，２Ｖとなる。よって、ノードＮ３は、トラン
ジスタＱｌ。

Ｑ２のベース・エミッタ間電圧ＶＢＥ′Ｉｔ０．８Ｖと
して−１，６ｖまたは、−２，ＯＶとなる。クロック信
号Ｃ（及びＣ′）の高電位は、トランジスタＱ５が飽和
しないように−２，Ｏｖに設計する必要がある。ここで
クロック信号Ｃ及びＣ′は差動信号なので、ノードＮ４
の電圧は、クロック信号ＣまたはＣ′の内、高電位の方
からのみ決ま、す、トランジスタＱ５．Ｑ６のベース・
エミッタ間電圧ＶＢＥをＯ，ＳＶとして−２，８Ｖとな
る。定電流源工１を構成するトランジスタＱ７のベース
電圧ｖＣ８は、トランジスタＱ７が飽和しないように、
−２，８Ｖに設計する必要がある。結局、トランジスタ
Ｑ７のベース・エミッタ間電圧ＶＢＥをＯ，ＳＶとして
電源電圧ＶＥＥは、−３，６Ｖ以下でなければならない
。従って、本実施例に、半導体集積回路の消費電力を小
さくするために−４，５Ｖ（±１５％）の低電源電圧を
適用すると、−４，５Ｖ−１５％＝−３，８Ｖの時でも
シリーズゲートを構成するバイポーラトランジスタが飽
和するという問題は生じない。なおりロック信号（ＣＬ
　Ｋ）が、外部から差動信号として入力される場合は、
本実施例のバッファ（Ｂ）は省略できる。

第２図は、本発明の第２の実施例を示す図であり、第１
図と同様、゛本発明をバイポーラメモリのアドレスバッ
ファに用いた場合の回路図を示している。第１図に示し
た実施例とは、第１図に示した実施例は本発明を電圧駆
動形のアドレスバッファに適用していたのに対し、第２
図に示した実施例は本発明を電流駆動形のアドレスバッ
ファに適用している点のみが異なっている。電流駆動形
のアドレスバッファとは、第２図に示したような抵抗Ｒ
４，Ｒ５及びダイオードＤ２．Ｄ３で構成されるダイオ
ード・ゲート形デコーダ、またはトランジスタ・ゲート
形デコーダ等を駆動するためのアドレスバッファであり
、デコーダにデコーダ電流を供給する所から電流駆動形
と呼ばれている。

ここで、デコーダ出力信号の論理振幅を０．８Ｖ。

すなわちデコーダ出力信号Ｄ′とＤの電位差を０．８ｖ
　とする。従って、ダイオードＤ２．Ｄ３の順方向電圧
ＶＦを０．８Ｖ　　とすると、ノードＮ１または、Ｎ２
のいずれがが−１，６ｖとなる。

この電圧は、第３図の従来例及び第１図の実施例ノノー
ドＮｌ、Ｎ２の電圧−０，８Ｖよりも０．８Ｖ低い。従
って、先程と同様の計算を行うと、従来のシリーズゲー
ト形ラッチ回路においては電源電圧ＶＥＲは−５，２ｖ
以下、第２図に示す本発明のシリーズゲート形ラッチ回
路においては電源電圧ＶＥＥは−４，４ｖ以下となる。

すなわち従来、電流駆動形のアドレスバッファにシリー
ズゲート形ラッチ回路を適用すると、−５，２Ｖ　（±
１５％、−４．４Ｖ　〜−６．０Ｖ）（７）電源電圧テ
さえも、シリーズゲートを構成するバイポーラトランジ
スタが飽和するという問題があった。しかし、第２図に
示すように本発明を用いると、　−５，２Ｖ（±１５％
、−４．４Ｖ〜−６．ＯＶ）の電源電圧であればシリー
ズゲートを構成するバイポーラトランジスタが飽和する
という問題は生じない。なお第１図と同様、クロック信
号（ＣＬ　Ｋ）が、外部から差動信号として入力される
場合は、本実施例のバッファ（Ｂ）は省略できる。

〔発明の効果〕

以上述べてきたように１本発明によれば、シリーズゲー
ト形ラッチ回路において、シリーズゲートを構成するト
ランジスタの飽和マージンを拡大できるので、半導体集
積回路の消費電力を小さくするために最近標準になりつ
つある−４．５ｖ（±１５％）の低電源電圧の適用を可
能にすることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図、第３図は従来例を
示す回路図である。 ＡＤＲ・・・アドレス信号、Ａ’　、Ａ・・・デコーダ
入力信号、Ｄ’　、Ｄ・・・デコーダ出力信号、ＣＬＫ
・・・クロック信号、ｃ、ｃ’・・・クロック差動信号
、ＶＢＢＩ。 Ｖ　Ｂ　Ｂ　２　・・・参照電圧、Ｉ　１．、　Ｉ　２
．　Ｉ　３．　Ｉ４−・・第　／　Ｚ ＶＥＥ　宣オ、２爪 ７話　電湯、電応 ＄　３　圓 ＡＤＲアドレス信号 Ｖａｅｌ　　　ｇ早野Ｉ斗乙１圧− ａｔｒｘ Ｉ’７１−　　定（胱〉牝嗜・ ＶＥＥ　　ｅ：’ｌ？、’ＪＬＩ−

Claims (1)

1. 【特許請求の範囲】 １、コレクタが第１の負荷に接続され、ベースに入力信
   号が印加される第１のトランジスタと、コレクタが第２
   の負荷に接続され、ベースに参照電圧が印加され、エミ
   ッタが第１のトランジスタのエミッタに接続される第２
   のトランジスタと、 コレクタが上記第１の負荷に接続され、ベースに上記第
   ２のトランジスタのコレクタに発生する第１の出力信号
   をレベルシフトした信号が印加される第３のトランジス
   タと、 コレクタが上記第２の負荷に接続され、ベースに上記第
   １のトランジスタのコレクタに発生する第２の出力信号
   レベルシフトした信号が印加され、エミッタが第３のト
   ランジスタのエミッタに接続される第４のトランジスタ
   と、 コレクタが上記第１のトランジスタ及び上記第２のトラ
   ンジスタのエミッタに共通に接続される第５のトランジ
   スタと、 コレクタが上記第３のトランジスタ及び上記第４のトラ
   ンジスタのエミッタに共通に接続され、エミッタが第５
   のトランジスタのエミッタに接続される第６のトランジ
   スタと、 上記第５のトランジスタ及び上記第６のトランジスタの
   エミッタに共通に接続される定電流源とで構成され、 クロック信号を上記第５のトランジスタまたは上記第６
   のトランジスタのベースに印加することにより、上記入
   力信号をラッチする機能を有するシリーズゲート形ラッ
   チ回路において、上記クロック信号は差動信号とし、そ
   れぞれを上記第５のトランジスタ及び上記第６のトラン
   ジスタのベースに印加し、かつ上記定電流源は、カソー
   ドが第１の定電圧源に接続されたダイオードと、１端が
   第２の定電圧源に接続され、他端が上記ダイオードのア
   ノードに接続された第３の負荷と、エミッタが上記第１
   の定電圧源、ベースが上記ダイオードのアノードに接続
   された第７のトランジスタとからなり、上記第７のトラ
   ンジスタのコレクタに接続された負荷に一定電流を供給
   する定電流源であることを特徴とする半導体回路。