JPH01137666A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH01137666A JPH01137666A JP62296669A JP29666987A JPH01137666A JP H01137666 A JPH01137666 A JP H01137666A JP 62296669 A JP62296669 A JP 62296669A JP 29666987 A JP29666987 A JP 29666987A JP H01137666 A JPH01137666 A JP H01137666A
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は半導体記憶装置及びその製造方法、特に高集積
、高性能のダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）セルの構造とその形成方法に関し、 先に設けたビット線を絶縁する絶縁膜上に蓄積電極を形
成し、メモリセルの蓄積電極面積を同一平面内に積層し
て増加させ蓄積容量を増加させることを目的とし、 その装置を半導体基板に、不純物拡散層、ゲート電極か
ら成る転送トランジスタと、ビット線とＭ積電極、誘電
体膜及び対向電極からなる蓄積容量とを有する半導体記
憶装置において、前記蓄積電極が先に形成したビット線
を絶縁する絶縁膜上に設けられていることを含み構成し
、その第１の製造方法を半導体基板に、フィールド絶縁
膜と、不純物拡散層と、ゲート電極とを形成する工程と
、 前記半導体基板上に第１の絶縁膜を形成し、その後該絶
縁膜を選択的に除去して開口し、開口部を形成する工程
と、 前記開口部を設けた半導体基板上に第１の導電体膜を形
成し、その後該第１の導電体膜をパターニングし、ビッ
ト線を形成する工程と、前記ビット線を設けた半導体基
板に第２の絶縁膜を形成し、その後該絶縁膜と前記第１
の絶縁膜とを選択的に除去して開口し、開口部を形成す
る工程と、 前記開口部を設けた半導体基板に所望の膜厚の第２の導
電体膜を形成し、その後該第２の導電体膜を選択的に除
去して蓄積１を極を形成する工程と、前記第２の導電体
膜の露出面に誘電体膜を形成する工程とを有することを
含み構成し、その第２の製造方法をフィールド絶縁膜と
、不純物拡散層と、ゲート電極と開口部を有する第１の
絶縁膜とを形成した半導体基板上に第１の導電体膜を選
択的に形成し、ビット線を形成する工程と、 前記ビット線を形成した半導体基板の全面に第２の絶縁
膜を形成する工程と、 前記第２の絶縁膜上の全面に第３の絶縁膜及び導電体膜
の二層を順次Ｎ回積層し、その最上部に第３の絶８ｉ！
膜を形成する工程と、 前記第４の絶縁膜、Ｎ回積層した第３の絶縁膜及び第２
の導電体ｎりとを３ＡｊＲ的に除去して開口し、開口部
を形成する工程と、 前記開口部を設けた半導体基板上の全面に第３の導電体
膜を形成する工程と、 前記第２２３の導電体膜及び第４の絶縁膜とを選択的に
除去して蓄積電極を形成する工程と、前記半導体基板を
等方性エツチングして、前記第３．４の絶縁膜を除去す
る工程とを有することを含み構成する。
、高性能のダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）セルの構造とその形成方法に関し、 先に設けたビット線を絶縁する絶縁膜上に蓄積電極を形
成し、メモリセルの蓄積電極面積を同一平面内に積層し
て増加させ蓄積容量を増加させることを目的とし、 その装置を半導体基板に、不純物拡散層、ゲート電極か
ら成る転送トランジスタと、ビット線とＭ積電極、誘電
体膜及び対向電極からなる蓄積容量とを有する半導体記
憶装置において、前記蓄積電極が先に形成したビット線
を絶縁する絶縁膜上に設けられていることを含み構成し
、その第１の製造方法を半導体基板に、フィールド絶縁
膜と、不純物拡散層と、ゲート電極とを形成する工程と
、 前記半導体基板上に第１の絶縁膜を形成し、その後該絶
縁膜を選択的に除去して開口し、開口部を形成する工程
と、 前記開口部を設けた半導体基板上に第１の導電体膜を形
成し、その後該第１の導電体膜をパターニングし、ビッ
ト線を形成する工程と、前記ビット線を設けた半導体基
板に第２の絶縁膜を形成し、その後該絶縁膜と前記第１
の絶縁膜とを選択的に除去して開口し、開口部を形成す
る工程と、 前記開口部を設けた半導体基板に所望の膜厚の第２の導
電体膜を形成し、その後該第２の導電体膜を選択的に除
去して蓄積１を極を形成する工程と、前記第２の導電体
膜の露出面に誘電体膜を形成する工程とを有することを
含み構成し、その第２の製造方法をフィールド絶縁膜と
、不純物拡散層と、ゲート電極と開口部を有する第１の
絶縁膜とを形成した半導体基板上に第１の導電体膜を選
択的に形成し、ビット線を形成する工程と、 前記ビット線を形成した半導体基板の全面に第２の絶縁
膜を形成する工程と、 前記第２の絶縁膜上の全面に第３の絶縁膜及び導電体膜
の二層を順次Ｎ回積層し、その最上部に第３の絶８ｉ！
膜を形成する工程と、 前記第４の絶縁膜、Ｎ回積層した第３の絶縁膜及び第２
の導電体ｎりとを３ＡｊＲ的に除去して開口し、開口部
を形成する工程と、 前記開口部を設けた半導体基板上の全面に第３の導電体
膜を形成する工程と、 前記第２２３の導電体膜及び第４の絶縁膜とを選択的に
除去して蓄積電極を形成する工程と、前記半導体基板を
等方性エツチングして、前記第３．４の絶縁膜を除去す
る工程とを有することを含み構成する。
本発明は半導体記憶装置及びその製造方法に関するもの
であり、更に詳しく言えば高集積、高性能のダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）セルの構造とそ
の形成方法に関するものである。
であり、更に詳しく言えば高集積、高性能のダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）セルの構造とそ
の形成方法に関するものである。
〔従来の技術］
第８図は従来例に係るＤＲＡＭセルに係る説明図である
。
。
同図（ａ）はＤＲＡＭセルの電気回路図である。
図において、Ｔはデータ（電荷）を転送するＭＯＳトラ
ンジスタ等により構成される転送トランジスタ、Ｃは電
荷を蓄積する蓄積容量、ＷＬはワード線、ＢＬはビット
線である。なお、６は蓄積電極、７は誘電体膜、８は対
向電極である。
ンジスタ等により構成される転送トランジスタ、Ｃは電
荷を蓄積する蓄積容量、ＷＬはワード線、ＢＬはビット
線である。なお、６は蓄積電極、７は誘電体膜、８は対
向電極である。
同図（ｂ）はＤＲＡＭセル構造を示す断面図である。図
において、ｌはＰ型エピタキシ＋ル層等のＳｉ基板、２
は選択ロコス法等により形成されるフィールド酸化膜（
ＳｉＯＪ臭）、３．４はＡ３イオン等を拡散して形成さ
れる不純物拡散層であり、転送トランジスタＴのソース
又はドレインである。
において、ｌはＰ型エピタキシ＋ル層等のＳｉ基板、２
は選択ロコス法等により形成されるフィールド酸化膜（
ＳｉＯＪ臭）、３．４はＡ３イオン等を拡散して形成さ
れる不純物拡散層であり、転送トランジスタＴのソース
又はドレインである。
５はワード線ＷＬを絶縁する絶縁膜であり、ＣｖＤ＃化
膜（ＳｉＪ４膜又は５ｉＯ１膜）等である。６はポリＳ
ｉ膜に不純物イオンをドープして形成される１を極であ
り、蓄積容量Ｃを構成するＭ積電極である。７は５ｉ（
ｈ膜や５ｉＪａ膜等の絶縁膜により形成される誘電体膜
である。８はポリＳｉ膜に不純物イオンをドープして形
成される電極であり、蓄積容量Ｃを構成する対向電極で
ある。９は対向電極８を絶縁する絶縁膜であり、ＰＳＧ
膜等である。
膜（ＳｉＪ４膜又は５ｉＯ１膜）等である。６はポリＳ
ｉ膜に不純物イオンをドープして形成される１を極であ
り、蓄積容量Ｃを構成するＭ積電極である。７は５ｉ（
ｈ膜や５ｉＪａ膜等の絶縁膜により形成される誘電体膜
である。８はポリＳｉ膜に不純物イオンをドープして形
成される電極であり、蓄積容量Ｃを構成する対向電極で
ある。９は対向電極８を絶縁する絶縁膜であり、ＰＳＧ
膜等である。
１０はビット線ＢＬのコンタクトホールである。
なおＷＬは、ポリＳ１膜等により形成される転送トラン
ジスタＴのゲート電極であり、ワード線である。また、
ＢＬは不純物をドープしたポリＳｉ膜又はポリサイド膜
により形成されるビット線である。
ジスタＴのゲート電極であり、ワード線である。また、
ＢＬは不純物をドープしたポリＳｉ膜又はポリサイド膜
により形成されるビット線である。
ところで従来例によれば、半導体記憶装置の集積度の増
加と、半導体素子の微細化とに従って、ＤＲＡＭのメモ
リセルの面積はますます縮小化される。
加と、半導体素子の微細化とに従って、ＤＲＡＭのメモ
リセルの面積はますます縮小化される。
このため下記のような問題点がある、
（１）Ｍ積電極面積に依有するメモリセルの蓄積容量Ｃ
が少なくなる。
が少なくなる。
（２）蓄積容量Ｃが減少したことによりα線入射による
ソフトエラーが増大する。
ソフトエラーが増大する。
（３）ビット線、コンタクトホールのアスペクト比が大
きくなりパターン形成が困難になる。
きくなりパターン形成が困難になる。
（４）ビット線ＢＬ同志の分離部分の間隔が狭い。
（５）ビット線ＢＬとワード線ＷＬとの位置合わせ余裕
が少なくなる。
が少なくなる。
（６）絶縁耐圧が落ちて誤動作をする。
本発明は係る従来例の問題点に鑑み創作されたものであ
り先に設けたビット線を絶縁する絶縁膜上に蓄積電極を
形成し、メモリセルの蓄積電極面積を同一平面内に立体
的に増加させて、蓄積容量を増加させることを可能とす
る半導体記憶装置及びその製造方法の提供を目的とする
。
り先に設けたビット線を絶縁する絶縁膜上に蓄積電極を
形成し、メモリセルの蓄積電極面積を同一平面内に立体
的に増加させて、蓄積容量を増加させることを可能とす
る半導体記憶装置及びその製造方法の提供を目的とする
。
本発明の半導体記憶装置及びその製造方法は、その一実
施例を第１〜４図に示すように、その装置を半導体基板
１１又は３１に、不純物拡散層１３．１４又は３３．３
４、ゲート１ｌｉｔ極ＷＬ、、ＷＬ４又はＷＬｓ 、Ｗ
Ｌ−、ビア トｖＡＢＬ＋、Ｂ Ｌ ２１−Ｂ Ｌ ２
２、ＢＬ、又はＢＬ、がら成る転送トランジスタＴ＋
、Ｔｚ 、Ｔｓ又はＴ４と、蓄積電極２０ａ、２５ａ又
は４５ａ１誘電体膜２１．２６又は４６及び対向電極２
２２２７又は４７からなるＭ積容１ｃ＋ １ｃｚ 、Ｃ
３又はＣ４とを有する半導体記憶装置において、 前記蓄積電極２０ａ、２５ａ又は４５ａが先に形成した
ビット線Ｂ Ｌ＋ 、Ｂ ＬＸ、〜Ｂ Ｌ１３、ＢＬ。
施例を第１〜４図に示すように、その装置を半導体基板
１１又は３１に、不純物拡散層１３．１４又は３３．３
４、ゲート１ｌｉｔ極ＷＬ、、ＷＬ４又はＷＬｓ 、Ｗ
Ｌ−、ビア トｖＡＢＬ＋、Ｂ Ｌ ２１−Ｂ Ｌ ２
２、ＢＬ、又はＢＬ、がら成る転送トランジスタＴ＋
、Ｔｚ 、Ｔｓ又はＴ４と、蓄積電極２０ａ、２５ａ又
は４５ａ１誘電体膜２１．２６又は４６及び対向電極２
２２２７又は４７からなるＭ積容１ｃ＋ １ｃｚ 、Ｃ
３又はＣ４とを有する半導体記憶装置において、 前記蓄積電極２０ａ、２５ａ又は４５ａが先に形成した
ビット線Ｂ Ｌ＋ 、Ｂ ＬＸ、〜Ｂ Ｌ１３、ＢＬ。
又はＢＬ、を絶縁する絶縁膜１８、２３．３日上に設け
られていることを特徴とし、 その第１の製造方法を半導体基板１１に、フィールド酸
化膜１２と、不純物拡散層１３．１４と、ゲート電極Ｗ
Ｌ、 、ＷＬ４とを形成する工程と、前記半導体基板１
１上の全面に第１の絶縁膜を形成し、その後該絶縁膜１
５を選択的に除去して開口し、開口部１６を形成する工
程と、前記開口部Ｉ６を設けた半導体基板１１上の全゛
面に第１の多結晶半導体膜１７を形成し、その後該多結
晶半導体膜１７を選択的に除去し、ビット線ＢＬ、を形
成する工程と、 前記ビット線ＢＬＩを設けた半導体基板１１の全面に第
２の絶縁膜１８を形成し、その後該絶縁膜１８と前記第
１の絶縁膜とを選択的に除去して開口し、開口部１９を
形成する工程と、前記開口部１９を設けた半導体基板１
１の全面に所望の膜厚の不純物イオンを含有する多結晶
半導体膜２０を形成し、その後該多結晶半導体膜２０を
選択的に除去して蓄積電極２０ａを形成する工程と、 前記多結晶半導体膜２０の露出面に誘電体膜２１を形成
する工程とを有することを特徴とし、その第２の製造方
法をフィールド酸化膜３２と、不純物拡１１３３．３４
と、ゲート電極ＷＬ５、ＷＬ６と開口部３６を有する第
１の絶縁膜３５とを形成した半導体基板３１上に第１の
多結晶半導体膜３７を選択的に形成し、ビット線ＢＬ４
を形成する工程と、 前記ビット線ＢＬ、を形成した半導体基板３１の全面に
耐熱酸化性絶縁１！５！３８を形成する工程と、前記耐
熱酸化性絶縁膜３８上の全面に第２の絶縁膜３９．４１
及び不純物イオンを含有する多結晶半導体膜４０．４２
の二層を順次Ｎ回積層し、その最上部に第３の絶縁膜４
３を形成する工程と、前記第３の絶縁膜４３、Ｎ回積層
した第２の絶縁膜３９．４１及び不純物イオンを含有し
た第２多結晶半導体膜４０．４２とを選択的に除去して
開口し、開口部４４を形成する工程と、前記開口部４４
を設けた半導体基板３１上の全面に不純物イオンを含有
した第３の多結晶半導体膜４５を形成する工程と、 前記第２２３の多結晶半導体膜４ｏ、４２２４５及び第
２２３の絶縁膜３９．４１．４３とを選択的に除去して
蓄積電極４５ａを形成する工程と、 前記半導体基板３１を等方性エツチングして、前記第２
２３の絶縁膜３９．４１．４３を除去する工程とを有す
ることを特徴とし、上記目的を達成する。
られていることを特徴とし、 その第１の製造方法を半導体基板１１に、フィールド酸
化膜１２と、不純物拡散層１３．１４と、ゲート電極Ｗ
Ｌ、 、ＷＬ４とを形成する工程と、前記半導体基板１
１上の全面に第１の絶縁膜を形成し、その後該絶縁膜１
５を選択的に除去して開口し、開口部１６を形成する工
程と、前記開口部Ｉ６を設けた半導体基板１１上の全゛
面に第１の多結晶半導体膜１７を形成し、その後該多結
晶半導体膜１７を選択的に除去し、ビット線ＢＬ、を形
成する工程と、 前記ビット線ＢＬＩを設けた半導体基板１１の全面に第
２の絶縁膜１８を形成し、その後該絶縁膜１８と前記第
１の絶縁膜とを選択的に除去して開口し、開口部１９を
形成する工程と、前記開口部１９を設けた半導体基板１
１の全面に所望の膜厚の不純物イオンを含有する多結晶
半導体膜２０を形成し、その後該多結晶半導体膜２０を
選択的に除去して蓄積電極２０ａを形成する工程と、 前記多結晶半導体膜２０の露出面に誘電体膜２１を形成
する工程とを有することを特徴とし、その第２の製造方
法をフィールド酸化膜３２と、不純物拡１１３３．３４
と、ゲート電極ＷＬ５、ＷＬ６と開口部３６を有する第
１の絶縁膜３５とを形成した半導体基板３１上に第１の
多結晶半導体膜３７を選択的に形成し、ビット線ＢＬ４
を形成する工程と、 前記ビット線ＢＬ、を形成した半導体基板３１の全面に
耐熱酸化性絶縁１！５！３８を形成する工程と、前記耐
熱酸化性絶縁膜３８上の全面に第２の絶縁膜３９．４１
及び不純物イオンを含有する多結晶半導体膜４０．４２
の二層を順次Ｎ回積層し、その最上部に第３の絶縁膜４
３を形成する工程と、前記第３の絶縁膜４３、Ｎ回積層
した第２の絶縁膜３９．４１及び不純物イオンを含有し
た第２多結晶半導体膜４０．４２とを選択的に除去して
開口し、開口部４４を形成する工程と、前記開口部４４
を設けた半導体基板３１上の全面に不純物イオンを含有
した第３の多結晶半導体膜４５を形成する工程と、 前記第２２３の多結晶半導体膜４ｏ、４２２４５及び第
２２３の絶縁膜３９．４１．４３とを選択的に除去して
蓄積電極４５ａを形成する工程と、 前記半導体基板３１を等方性エツチングして、前記第２
２３の絶縁膜３９．４１．４３を除去する工程とを有す
ることを特徴とし、上記目的を達成する。
本発明の半導体記憶装置によれば、蓄積電極は先に形成
したビット線を絶縁する絶縁膜上に設けられている。こ
れにより、蓄積電極を立体的に形成してもビット線コン
タクトホールアスペクト比を小さくすることが可能とな
る。さらに、蓄積電極を立体的積層構造又は断面樹枝構
造とすることにより蓄積電極面積を増加することができ
、従って蓄積容量を従来に比べて数倍増加させることが
できる。
したビット線を絶縁する絶縁膜上に設けられている。こ
れにより、蓄積電極を立体的に形成してもビット線コン
タクトホールアスペクト比を小さくすることが可能とな
る。さらに、蓄積電極を立体的積層構造又は断面樹枝構
造とすることにより蓄積電極面積を増加することができ
、従って蓄積容量を従来に比べて数倍増加させることが
できる。
また、本発明の製造方法によれば、先に形成したビット
線の絶縁膜を、異性性エツチングにより自己整合的に開
口する開口部により電極コンタクトホールの位置合わせ
をすることが可能となる。
線の絶縁膜を、異性性エツチングにより自己整合的に開
口する開口部により電極コンタクトホールの位置合わせ
をすることが可能となる。
さらに隣接するビット線同志の分離間隔を広（している
ので絶縁耐圧を向上させることが可能となる。
ので絶縁耐圧を向上させることが可能となる。
また、本発明の製造方法によれば、第２の絶縁膜と、不
純物イオンを含有する第１の多結晶半導体膜とを二層に
積層する工程をＮ回継続することと、該Ｎ回継続した該
絶縁膜と該多結晶半導体膜とを選択的に除去することと
、その後にＮ回継続した該絶縁膜のみを等方性エツチン
グにより除去することにより断面樹枝構造の蓄積電極を
形成することが可能となる。
純物イオンを含有する第１の多結晶半導体膜とを二層に
積層する工程をＮ回継続することと、該Ｎ回継続した該
絶縁膜と該多結晶半導体膜とを選択的に除去することと
、その後にＮ回継続した該絶縁膜のみを等方性エツチン
グにより除去することにより断面樹枝構造の蓄積電極を
形成することが可能となる。
次に図を参照しながら本発明の実施例について説明する
。
。
第１〜７図は本発明の実施例に係る半導体記憶装置及び
その製造方法の説明図であり、第１図は本発明の第１の
実施例に係る第１のＤＲＡＭセルの構造図を示している
。
その製造方法の説明図であり、第１図は本発明の第１の
実施例に係る第１のＤＲＡＭセルの構造図を示している
。
同図（ａ）、（ｂ）は第１のＤＲＡＭセルの断面図であ
り、同図（ｃ）はその平面図である。なお、同図（ａ）
は同図（Ｃ）のＡ−Ａ ’矢視断面図であり、同図（ｂ
）は同図（ｃ）のＢ−Ｂ ’矢視断面図である。図にお
いて、１１はエピタキシャル層等のＳｔ基板、１２は選
択ロコス酸化されたフィールド酸化膜、１３．１４はＡ
ｓ”イオン等の不純物を熱拡散して形成される不純物拡
散層であり、転送トランジスタＴ、のソースやドレイン
である。Ｗ Ｌ ！ 、Ｗ Ｌ ＜はポリＳｉ膜等によ
り形成されるゲート電極であり、ＤＲＡＭセルにおける
ワード線である。
り、同図（ｃ）はその平面図である。なお、同図（ａ）
は同図（Ｃ）のＡ−Ａ ’矢視断面図であり、同図（ｂ
）は同図（ｃ）のＢ−Ｂ ’矢視断面図である。図にお
いて、１１はエピタキシャル層等のＳｔ基板、１２は選
択ロコス酸化されたフィールド酸化膜、１３．１４はＡ
ｓ”イオン等の不純物を熱拡散して形成される不純物拡
散層であり、転送トランジスタＴ、のソースやドレイン
である。Ｗ Ｌ ！ 、Ｗ Ｌ ＜はポリＳｉ膜等によ
り形成されるゲート電極であり、ＤＲＡＭセルにおける
ワード線である。
１５はゲート電極ＷＬ３、ＷＬ、を絶縁するゲート酸化
膜等の絶縁膜であり、５ｉＪｓ ｒ！、ＳｉＯ□膜によ
り形成される。ＢＬ、はビット線であり、不純物を含有
するポリＳｉ膜１７やポリサイド膜により形成される。
膜等の絶縁膜であり、５ｉＪｓ ｒ！、ＳｉＯ□膜によ
り形成される。ＢＬ、はビット線であり、不純物を含有
するポリＳｉ膜１７やポリサイド膜により形成される。
１８はビット線ＢＬ、を絶縁するＳｉＯ□膜である。こ
れ等により転送トランジスタＴ１を構成する。
れ等により転送トランジスタＴ１を構成する。
また２０ａは、所望の膜厚により不純物を含有したポリ
Ｓｉ膜により形成される蓄積電極である。
Ｓｉ膜により形成される蓄積電極である。
２１は誘電体膜であり、蓄積電極２０ａを熱処理するこ
とにより形成される。なお、２２は不純物を含有したポ
リ５ｉＷＪ、により形成され、る対向電極であり、蓄積
電極２０ａと誘電体１１！Ｊ２１と共に蓄積容量Ｃ３を
形成する。また、同図（ｃ）において、１６はビット線
ＢＬ、のコンタクトホールである。
とにより形成される。なお、２２は不純物を含有したポ
リ５ｉＷＪ、により形成され、る対向電極であり、蓄積
電極２０ａと誘電体１１！Ｊ２１と共に蓄積容量Ｃ３を
形成する。また、同図（ｃ）において、１６はビット線
ＢＬ、のコンタクトホールである。
これ等により第１のＤＲＡＭセルを構成する。
第２図は本発明の第２の実施例に係るＤＲＡＭセルの構
造図であり、同図（ａ）、（ｂ）はその断面図、同（ｂ
）はその平面図である。なお、図において、Ｔ２は転送
トランジスタ、Ｃ２は蓄積容量であり、第１の実施例と
同じ符号は同じ機能を有している。また、１６ａ、１６
ｂはビット線ＢＬ２１、ＢＬ２□のコンタクトホールで
あり、第１の実施例と異なるのはビット線ＢＬ２２．Ｂ
Ｌ２□等のコンタクトホール１６ａ、１６ｂ等の位置を
ずらした点である。すなわち第２の実施例では、ビット
線ＢＬ２２のコンタクトホール１６ａと他のビット線Ｂ
Ｌ、□との間隔や、同様にビット線ＢＬ、□のコンタク
トホール１６ｂと他のビット線ＢＬ２゜との間隔を第１
の実施例の場合よりも広くして、絶縁耐圧の向上を図っ
ている。なお、その形成方法は第１の実施例に比べて、
転送トランジスタＴ２のソース用の不純物拡散層を拡張
することやそのコンタクトホール１６ａ、１６ｂ等のレ
ジストパターンを変更することにより行い、他の形成工
程は第１の実施例と同様に行う。
造図であり、同図（ａ）、（ｂ）はその断面図、同（ｂ
）はその平面図である。なお、図において、Ｔ２は転送
トランジスタ、Ｃ２は蓄積容量であり、第１の実施例と
同じ符号は同じ機能を有している。また、１６ａ、１６
ｂはビット線ＢＬ２１、ＢＬ２□のコンタクトホールで
あり、第１の実施例と異なるのはビット線ＢＬ２２．Ｂ
Ｌ２□等のコンタクトホール１６ａ、１６ｂ等の位置を
ずらした点である。すなわち第２の実施例では、ビット
線ＢＬ２２のコンタクトホール１６ａと他のビット線Ｂ
Ｌ、□との間隔や、同様にビット線ＢＬ、□のコンタク
トホール１６ｂと他のビット線ＢＬ２゜との間隔を第１
の実施例の場合よりも広くして、絶縁耐圧の向上を図っ
ている。なお、その形成方法は第１の実施例に比べて、
転送トランジスタＴ２のソース用の不純物拡散層を拡張
することやそのコンタクトホール１６ａ、１６ｂ等のレ
ジストパターンを変更することにより行い、他の形成工
程は第１の実施例と同様に行う。
第３図は本発明の第３の実施例に係る゛第３のＤＲＡＭ
セルの構造図であり、同図（ａ）、（ｂ）は、その断面
図、同図（ｃ）はその平面図である。
セルの構造図であり、同図（ａ）、（ｂ）は、その断面
図、同図（ｃ）はその平面図である。
なお、同図（ａ）は同図（ｃ）のＡ−Ａ ’矢視断面図
であり、同図（ｂ）は同図（ｃ）のＢ−Ｂ’矢視断面図
である。図において、Ｔ３は転送トランジスタ、Ｃ７は
蓄積容量であり、第１の実施例と同じ符号のものは同じ
機能を有している。なお、２５ａは蓄積電極、２６は誘
電体膜、２７は対向電極である。また第１の実施例と異
なるのは、ドレイン１３と蓄積電極２５ａとを接続する
ための開口部２４や、不図示のビット線のコンタクトホ
ールが絶縁膜１５と５ｉＯ１膜１８．２３とをＲＩＥ等
の異方性エツチングにより自己整合的に形成されている
点である。これにより、電極コンタクトホールの位置合
わせが容易になり、ビット線同志の間隔を広くすること
ができ、絶縁耐圧を高くすることが可能となる。
であり、同図（ｂ）は同図（ｃ）のＢ−Ｂ’矢視断面図
である。図において、Ｔ３は転送トランジスタ、Ｃ７は
蓄積容量であり、第１の実施例と同じ符号のものは同じ
機能を有している。なお、２５ａは蓄積電極、２６は誘
電体膜、２７は対向電極である。また第１の実施例と異
なるのは、ドレイン１３と蓄積電極２５ａとを接続する
ための開口部２４や、不図示のビット線のコンタクトホ
ールが絶縁膜１５と５ｉＯ１膜１８．２３とをＲＩＥ等
の異方性エツチングにより自己整合的に形成されている
点である。これにより、電極コンタクトホールの位置合
わせが容易になり、ビット線同志の間隔を広くすること
ができ、絶縁耐圧を高くすることが可能となる。
第４図は本発明の第４の実施例に係る第４のＤＲＡＭセ
ルの構造図であり、同図（ａ）は第４のＤＲＡＭセルの
断面図、同図（ｃ）はその平面図である。
ルの構造図であり、同図（ａ）は第４のＤＲＡＭセルの
断面図、同図（ｃ）はその平面図である。
なお、同図（ａ）は同図（ｃ）のＡ−Ａ ’矢視断面図
であり、同図（ｂ）は同図（Ｃ）のＢ−Ｂ’矢視断面図
である。また、第１の実施例と異なるのは、蓄積容量を
形成する蓄積電極が断面樹枝構造を有している点である
。すなわち図において、３１はエピタキシャル層等のＳ
ｉ基板、３２は選択ロコス酸化されたフィールド酸化膜
、３３．３４はＡｓ”イオン等の不純物を熱拡散して形
成される不純物拡散層であり、転送トランジスタＴ４の
ソースやドレインである。ＷＬｓ 、ＷＬｓはポリＳｉ
膜等により形成される電極であり、ＤＲＡＭセルのワー
ド線である。
であり、同図（ｂ）は同図（Ｃ）のＢ−Ｂ’矢視断面図
である。また、第１の実施例と異なるのは、蓄積容量を
形成する蓄積電極が断面樹枝構造を有している点である
。すなわち図において、３１はエピタキシャル層等のＳ
ｉ基板、３２は選択ロコス酸化されたフィールド酸化膜
、３３．３４はＡｓ”イオン等の不純物を熱拡散して形
成される不純物拡散層であり、転送トランジスタＴ４の
ソースやドレインである。ＷＬｓ 、ＷＬｓはポリＳｉ
膜等により形成される電極であり、ＤＲＡＭセルのワー
ド線である。
３５はゲート電極Ｗ Ｌ ｓ 、Ｗ Ｌ ｂを絶縁する
ゲート酸化膜等の絶縁膜であり、Ｓｉ３Ｎ、膜や５ｉｆ
ｔ膜により形成される。ＢＬ、はビット線であり、不純
物イオンを含有するポリ５ｉｉ３７やポリサイド膜によ
り形成される。３８はビット線ＢＬ４を絶縁するＳｉ＋
Ｎａ膜である。これ等により転送トランジスタＴ４を構
成する。
ゲート酸化膜等の絶縁膜であり、Ｓｉ３Ｎ、膜や５ｉｆ
ｔ膜により形成される。ＢＬ、はビット線であり、不純
物イオンを含有するポリ５ｉｉ３７やポリサイド膜によ
り形成される。３８はビット線ＢＬ４を絶縁するＳｉ＋
Ｎａ膜である。これ等により転送トランジスタＴ４を構
成する。
また、４５ａはビット線ＢＬ、を絶縁する５ｉＪ４膜上
に形成される蓄積電極であり、不純物イオンを含有する
ポリＳｉ膜により形成される断面樹枝構造を存している
。４６は誘電体膜であり、蓄積電極４５ａを熱処理する
ことにより形成される。なお、４７は不純物イオンを含
有したポリＳｉ膜により形成される対向電極であり、蓄
積電ｔ１４５ａと誘電体膜４６と共に蓄積容量Ｃ４を形
成する。
に形成される蓄積電極であり、不純物イオンを含有する
ポリＳｉ膜により形成される断面樹枝構造を存している
。４６は誘電体膜であり、蓄積電極４５ａを熱処理する
ことにより形成される。なお、４７は不純物イオンを含
有したポリＳｉ膜により形成される対向電極であり、蓄
積電ｔ１４５ａと誘電体膜４６と共に蓄積容量Ｃ４を形
成する。
これ等により第４のＤＲＡＭセルを構成し、蓄積電Ｆｉ
４５ａが断面樹枝構造を有していることから蓄積電極面
積を多くすることができる。これにより蓄積電１ｃ、を
従来に比べて数倍大きくすることが可能となる。
４５ａが断面樹枝構造を有していることから蓄積電極面
積を多くすることができる。これにより蓄積電１ｃ、を
従来に比べて数倍大きくすることが可能となる。
第５図は本発明の第１実施例に係る第１のＤＲＡＭセル
の形成工程図である。なお、同図（ａｌ）〜（ｆ４）は
第１のＤＲＡＭセルのＡ−Ａ ’断面の形成工程図であ
り、同図（ａ２）〜（ｆ８）はそのＢ−Ｂ ’断面の形
成工程図である。
の形成工程図である。なお、同図（ａｌ）〜（ｆ４）は
第１のＤＲＡＭセルのＡ−Ａ ’断面の形成工程図であ
り、同図（ａ２）〜（ｆ８）はそのＢ−Ｂ ’断面の形
成工程図である。
図において、まずＤ型エピタキシャル層等のＳｉ基板１
１に選択ロコス法等により熱酸化して、フィールド酸化
膜１２を形成し、さらに所望のＡｓ”イオン等の不純物
イオンをＳｉｉ仮１仮定１入する。
１に選択ロコス法等により熱酸化して、フィールド酸化
膜１２を形成し、さらに所望のＡｓ”イオン等の不純物
イオンをＳｉｉ仮１仮定１入する。
その後熱処理をし、ｎ゛不純物拡散層１３．１４を形成
する。なおｎ゛不純物拡散層１３．１４は、転送トラン
ジスタＴ１のソース、ドレインとなる。
する。なおｎ゛不純物拡散層１３．１４は、転送トラン
ジスタＴ１のソース、ドレインとなる。
さらに選択ロコス法等により形成した不図示の５ｉｏｔ
膜（ゲート酸化膜）を介してポリＳｉ膜によりゲート電
極ＷＬ、 、ＷＬ、を形成する。なおゲート？ｌｔ極ｗ
Ｌ、 、ＷＬ、はＤＲＡＭセルにおけるワード線となる
（同図（ａ１）、（ａ１））。
膜（ゲート酸化膜）を介してポリＳｉ膜によりゲート電
極ＷＬ、 、ＷＬ、を形成する。なおゲート？ｌｔ極ｗ
Ｌ、 、ＷＬ、はＤＲＡＭセルにおけるワード線となる
（同図（ａ１）、（ａ１））。
次いで、ゲート電極ＷＬ、 、ＷＬ、を膜厚１０００人
程度のＳｉＯ□膜１５膜上５絶縁し、不図示のレジスト
膜をマスクにしてＳｉＯ＊膜１５をＲＩＢ等の異方性エ
ツチングにより開口し、開口部１６を形成する。なお開
口部１６はビット線のコンタクトホールとなる。また異
方性エツチングに使用する工２チングガスはＣＦ、１０
□である（同図（ｂｌ）、（ｂｚ））。
程度のＳｉＯ□膜１５膜上５絶縁し、不図示のレジスト
膜をマスクにしてＳｉＯ＊膜１５をＲＩＢ等の異方性エ
ツチングにより開口し、開口部１６を形成する。なお開
口部１６はビット線のコンタクトホールとなる。また異
方性エツチングに使用する工２チングガスはＣＦ、１０
□である（同図（ｂｌ）、（ｂｚ））。
さらに、開口部１６を設けたＳＩ基板１１の全面に膜厚
１０００人程度０不純物イオンをドープしたボ’ＪＳｉ
膜１７を減圧ＣＶＤ法等により形成し、不図示のレジス
ト膜をマスクにして、ＲＩＥ法等によりパターニングす
る（同図（Ｃ４）（ｃｚ ） ）。
１０００人程度０不純物イオンをドープしたボ’ＪＳｉ
膜１７を減圧ＣＶＤ法等により形成し、不図示のレジス
ト膜をマスクにして、ＲＩＥ法等によりパターニングす
る（同図（Ｃ４）（ｃｚ ） ）。
次にパターニングしたポリ５ｉｌｌ々１７上の全面に絶
縁膜１８として５ｉＯｔ膜や５ｉＪ４膜を形成し、その
後不図示のレジスト膜をマスクとして、絶縁膜１８と５
ｉＯｚ膜１５とを開口し、開口部１９を設ける。なお開
口部１９は蓄積電極のコンタクトホールとなる（同図（
ｄｌ）、（ｄｚ ） ）。
縁膜１８として５ｉＯｔ膜や５ｉＪ４膜を形成し、その
後不図示のレジスト膜をマスクとして、絶縁膜１８と５
ｉＯｚ膜１５とを開口し、開口部１９を設ける。なお開
口部１９は蓄積電極のコンタクトホールとなる（同図（
ｄｌ）、（ｄｚ ） ）。
次いで開口部１９を設けたＳｉ基板１１の全面に所望の
膜厚により不純物を含有したポリＳｉ膜２０を形成し、
その後不図示のレジスト膜をマスクにして、ポリ５ｉｌ
ｆｉ２０をＲＩＥ等の異方性エツチングによりパターニ
ングする。なおポリＳｉ膜２０をパターニングすること
により蓄積電極２０ａを形成する。またエツチングガス
はＣＣ１，１０２である（同図（ｅ１）、（Ｃ２））。
膜厚により不純物を含有したポリＳｉ膜２０を形成し、
その後不図示のレジスト膜をマスクにして、ポリ５ｉｌ
ｆｉ２０をＲＩＥ等の異方性エツチングによりパターニ
ングする。なおポリＳｉ膜２０をパターニングすること
により蓄積電極２０ａを形成する。またエツチングガス
はＣＣ１，１０２である（同図（ｅ１）、（Ｃ２））。
さらに、蓄積電極２０ａを熱処理して、ＳｉＯ□膜等の
誘電体膜２Ｉを形成する（同図（ｆ１）、（Ｃ２））。
誘電体膜２Ｉを形成する（同図（ｆ１）、（Ｃ２））。
なお、同図（ｆ１）、（Ｃ２）の形成工程後は、従来と
同様に不図示の対向電極２２として、不純物イオンを含
有したポリＳｉ膜を誘電体膜２１の全面に形成する。こ
れにより第１図（ａ）、（ｂ）に示すような第１のＤＲ
ＡＭセルを製造することができる。
同様に不図示の対向電極２２として、不純物イオンを含
有したポリＳｉ膜を誘電体膜２１の全面に形成する。こ
れにより第１図（ａ）、（ｂ）に示すような第１のＤＲ
ＡＭセルを製造することができる。
第６図は本発明の第３の実施例に係る第３のＤＲＡＭセ
ルの形成工程図である。
ルの形成工程図である。
なお、第３の実施例に係る形成工程図において、同図（
ａ１）、（ｂｌ）及び（Ｃ２）、（ｂ２）に係る形成工
程は、第５図に示す第１の実施例に係る形成工程図（ａ
ｌ）、（ｂ＋ ）及び（Ｃ２）、（ｂ２）の形成工程と
同様であるため説明を省略する。
ａ１）、（ｂｌ）及び（Ｃ２）、（ｂ２）に係る形成工
程は、第５図に示す第１の実施例に係る形成工程図（ａ
ｌ）、（ｂ＋ ）及び（Ｃ２）、（ｂ２）の形成工程と
同様であるため説明を省略する。
すなわち、ｍ続して開口部１６を設けたＳｉ基板１１の
全面に不純物を含有したポリＳｉ膜１７又はポリシリサ
イド膜と、５ｉ０２膜１８とを低圧ＣＶＤ法により形成
する（同図（ｃｌ）、（ｃｚ ） ）。
全面に不純物を含有したポリＳｉ膜１７又はポリシリサ
イド膜と、５ｉ０２膜１８とを低圧ＣＶＤ法により形成
する（同図（ｃｌ）、（ｃｚ ） ）。
次に、不図示のレジスト膜をマスクとして、ビット線Ｂ
Ｌ３となるポリＳｉ膜１７をＲＩＥ等の異方性エンチン
グによりパターニングする。このときポリＳｉ膜１７上
に５ｉｎ２膜１８を残す（同図（ｄｌ）、（ｄｚ））。
Ｌ３となるポリＳｉ膜１７をＲＩＥ等の異方性エンチン
グによりパターニングする。このときポリＳｉ膜１７上
に５ｉｎ２膜１８を残す（同図（ｄｌ）、（ｄｚ））。
さらにポリ５ｉ１９．１７をパターニングしたＳｉ基板
１１の全面に膜厚１０００人程度０不ｉＯ□膜２３をＣ
ＶＤ法等により形成する（同図（ｅｌ）、（Ｃ２））。
１１の全面に膜厚１０００人程度０不ｉＯ□膜２３をＣ
ＶＤ法等により形成する（同図（ｅｌ）、（Ｃ２））。
次いで、転送トランジスタＴ３部分にレジスト膜をマス
クにしてビット線ＢＬ、のコンタクトホール用の開口部
２４をＲＩＥ等の異方性エツチングにより形成する。な
お開口部２４は自己整合的に形成することができる（同
図（「ｌ）、（Ｃ２））。
クにしてビット線ＢＬ、のコンタクトホール用の開口部
２４をＲＩＥ等の異方性エツチングにより形成する。な
お開口部２４は自己整合的に形成することができる（同
図（「ｌ）、（Ｃ２））。
さらに、第１の実施例と同様に開口部２４を設けたＳｉ
基板１１の全面に所望の膜厚のポリＳｉ膜２５を減圧Ｃ
ＶＤ法等により形成する。その後不図示のレジスト膜を
マスクにしてポリＳｉ膜２５をＲＩＥ等の異方性エツチ
ングによりパターニングする。なおポリＳｉ膜２５をパ
ターニングすることにより蓄積電極２５ａを形成する（
同図（ｇｌ）、（ｇｚ））。
基板１１の全面に所望の膜厚のポリＳｉ膜２５を減圧Ｃ
ＶＤ法等により形成する。その後不図示のレジスト膜を
マスクにしてポリＳｉ膜２５をＲＩＥ等の異方性エツチ
ングによりパターニングする。なおポリＳｉ膜２５をパ
ターニングすることにより蓄積電極２５ａを形成する（
同図（ｇｌ）、（ｇｚ））。
その後の形成工程は、従来と同様に蓄積電極２５ａを熱
処理して、５ｉｎ２膜等の誘電体ＩＩ！！２６を形成し
、さらに対向電極２７として、不純物イオンを含有した
ポリＳｉ膜を誘電体Ｐｆｉ２６の全面に形成する。これ
により第３図に示すような第３のＤＲＡＭセルを製造す
ることができる。
処理して、５ｉｎ２膜等の誘電体ＩＩ！！２６を形成し
、さらに対向電極２７として、不純物イオンを含有した
ポリＳｉ膜を誘電体Ｐｆｉ２６の全面に形成する。これ
により第３図に示すような第３のＤＲＡＭセルを製造す
ることができる。
第７図は、本発明の第４の実施例に係る第４のＤＲＡＭ
セルの形成工程図である。なお、同図（ａ１） 〜（ｉ
２）は第４のＤＲＡＭセルのＡ−Ａ’矢視断面の形成に
係る工程図であり、同図（Ｃ２）〜（１２）はそのＢ−
８’矢視断面の形成工程図である。
セルの形成工程図である。なお、同図（ａ１） 〜（ｉ
２）は第４のＤＲＡＭセルのＡ−Ａ’矢視断面の形成に
係る工程図であり、同図（Ｃ２）〜（１２）はそのＢ−
８’矢視断面の形成工程図である。
図において、まず第１の実施例と同様に、Ｐ型エピタキ
シャル層等のＳｉ基板３１に選択ロコス法等により熱酸
化して、フィールド酸化ＩＩ！Ｊ３２を形成し、さらに
所望のＡ ｓ ”イオン等の不純物イオンをＳｉ基板３
１に注入する。
シャル層等のＳｉ基板３１に選択ロコス法等により熱酸
化して、フィールド酸化ＩＩ！Ｊ３２を形成し、さらに
所望のＡ ｓ ”イオン等の不純物イオンをＳｉ基板３
１に注入する。
その後熱処理をし、ｎ°不純物拡散層３３．３４を形成
する。なおｎ゛不純物拡散７１３３．３４は転送トラン
ジスタＴ４のソース、ドレインとなる。
する。なおｎ゛不純物拡散７１３３．３４は転送トラン
ジスタＴ４のソース、ドレインとなる。
さらに、不図示のＳｉＯ２膜（ゲート酸化膜）を介して
、ポリＳｉ膜等によりゲート電極ＷＬ、 、ＷＬ。
、ポリＳｉ膜等によりゲート電極ＷＬ、 、ＷＬ。
を形成する。なお、ゲート電極ＷＬ、 、ＷＬ、はＤＲ
ＡＭセルにおけるワード線となる（同図（ａ＋）、（ａ
ｚ ） ）。
ＡＭセルにおけるワード線となる（同図（ａ＋）、（ａ
ｚ ） ）。
次いで、ゲート電極ＷＬ、 、ＷＬ、を膜厚１０００人
程度０耐ｉＯ□膜又は５ｉ２Ｎ、膜等の絶縁ＩＰＪ３５
により絶縁し、不図示のレジスト膜をマスクにして絶縁
膜３５をＲＩＥ等の異方性エツチングにより開口し、開
口部３６を形成する。なお、開口部３６はビット線のコ
ンタクトホールとなる。また、異方性エツチングに使用
するエツチングガスはＣＦ。
程度０耐ｉＯ□膜又は５ｉ２Ｎ、膜等の絶縁ＩＰＪ３５
により絶縁し、不図示のレジスト膜をマスクにして絶縁
膜３５をＲＩＥ等の異方性エツチングにより開口し、開
口部３６を形成する。なお、開口部３６はビット線のコ
ンタクトホールとなる。また、異方性エツチングに使用
するエツチングガスはＣＦ。
１０□である（同図（ｂｌ）、（ｂｉ）。
さらに、開口部３６を設けたＳｉ基板３１の全面に１１
９１′７１０００人程度の不純物イオンを含有したポリ
Ｓｉ膜３７を減圧ＣＶＤ法等により形成し、不図示のレ
ジスト膜をマスクにしてＲＩＥ法等によりパターニング
する（同図（Ｃ４）、（ｃ−））。
９１′７１０００人程度の不純物イオンを含有したポリ
Ｓｉ膜３７を減圧ＣＶＤ法等により形成し、不図示のレ
ジスト膜をマスクにしてＲＩＥ法等によりパターニング
する（同図（Ｃ４）、（ｃ−））。
次に本実施例では、パターニングしたポリＳｉ膜３７上
の全面に膜厚１０００人程度０耐熱酸化性絶縁膜として
Ｓｉ＋Ｎａ膜３日を形成する（同図（ｄ１）、（ｄ２）
）。
の全面に膜厚１０００人程度０耐熱酸化性絶縁膜として
Ｓｉ＋Ｎａ膜３日を形成する（同図（ｄ１）、（ｄ２）
）。
次に、５ｉＪ４膜３日を形成したＳｉ基板３１の全面に
、膜Ｗ−１０００人程度のｓ鈍物、Ｉｌ！Ｊ３９と同１
Ｉｆｆｉ厚の不純物イオンを含有したポリＳｉ膜４０を
順次積層し、さらに同膜厚のＳｔＯ□ｖ４０と不純物イ
オンを含有したポリ５ｉＷＸ４２とを積層し、最上部に
５ｔｏｚｌｌ！Ｊ４３を形成する。なお、ＳｉＯ□膜と
不純物イオンを含有したポリ５ｉｌｐＪの二層を形成す
る工程は所望によりＮ回繰り返して行う（同図（ｅｌ）
、（ｅ２））。
、膜Ｗ−１０００人程度のｓ鈍物、Ｉｌ！Ｊ３９と同１
Ｉｆｆｉ厚の不純物イオンを含有したポリＳｉ膜４０を
順次積層し、さらに同膜厚のＳｔＯ□ｖ４０と不純物イ
オンを含有したポリ５ｉＷＸ４２とを積層し、最上部に
５ｔｏｚｌｌ！Ｊ４３を形成する。なお、ＳｉＯ□膜と
不純物イオンを含有したポリ５ｉｌｐＪの二層を形成す
る工程は所望によりＮ回繰り返して行う（同図（ｅｌ）
、（ｅ２））。
次いで、不図示のレジス＋−ａをマスクとして、選択的
にＮ＋１回積層した５ｉＯ１膜と、Ｎ面積層したポリＳ
ｉ膜と、Ｓｉ３Ｎ４膜３日と、絶縁膜３５とをＲＩＥ法
等の異方性エツチングにより除去して開口し、開口部４
４を形成する。なお、エツチングガスはＳｉ０ｇ膜、５
ｉＪｎ膜に対してＣＦ４１０□、ポリ５ｉｌｌｉに対し
てＣＣｌ４１０ｘを用いる（同図（ｆ１）、（ｆ２））
。
にＮ＋１回積層した５ｉＯ１膜と、Ｎ面積層したポリＳ
ｉ膜と、Ｓｉ３Ｎ４膜３日と、絶縁膜３５とをＲＩＥ法
等の異方性エツチングにより除去して開口し、開口部４
４を形成する。なお、エツチングガスはＳｉ０ｇ膜、５
ｉＪｎ膜に対してＣＦ４１０□、ポリ５ｉｌｌｉに対し
てＣＣｌ４１０ｘを用いる（同図（ｆ１）、（ｆ２））
。
さらに開口部４４を設けたＳｉｎｇ膜４３膜種３にＶ厚
１０００人程度の不鈍物を含有したポリＳｉ膜４５を減
圧ＣＶＤ法等により形成する（同図（ｇ＋ ）、（ｇｚ
） ）。
１０００人程度の不鈍物を含有したポリＳｉ膜４５を減
圧ＣＶＤ法等により形成する（同図（ｇ＋ ）、（ｇｚ
） ）。
その後、不図示のレジスト膜をマスクにしてボ’ＪＳｉ
膜４５．４２２４０と、Ｓｉｎｇ膜４３膜種３．３９と
をＲＩＥ法等の異方性エツチングによりパターニングす
る（同図（ｈ１）、（ｈＺ））。
膜４５．４２２４０と、Ｓｉｎｇ膜４３膜種３．３９と
をＲＩＥ法等の異方性エツチングによりパターニングす
る（同図（ｈ１）、（ｈＺ））。
次にＨＦ（フッ酸）等の等方性エツチングにより、パタ
ーニングしたＳｉＯ□膜４３．４１、とを全面除去し蓄
積電極４５ａを形成する。なお、ビット線ＢＬ４を形成
するポリＳｉ膜３７とゲート電極Ｗ Ｌ ｓ 、Ｗ Ｌ
６ トラｔｌＡｕｔ ル５ｉｓＮ４ｖ、３ Ｂ ハＨＦ
液に暴れても、エツチングされない。また蓄積電極４５
ａは断面樹枝構造となる（同図（１１）、（ｉ１））。
ーニングしたＳｉＯ□膜４３．４１、とを全面除去し蓄
積電極４５ａを形成する。なお、ビット線ＢＬ４を形成
するポリＳｉ膜３７とゲート電極Ｗ Ｌ ｓ 、Ｗ Ｌ
６ トラｔｌＡｕｔ ル５ｉｓＮ４ｖ、３ Ｂ ハＨＦ
液に暴れても、エツチングされない。また蓄積電極４５
ａは断面樹枝構造となる（同図（１１）、（ｉ１））。
また、ＳｉＯ□膜３９は省略しても構わない。
なお、同図（１１）、（１２）の形成工程後は従来と同
様に蓄積電極４５ａを熱処理して、ＳｉＯ２膜等の誘電
体１！Ｊ４６を形成し、その後対向電極４７として不純
物イオンを含有したポリＳｉ膜を全面に形成することに
より行う。
様に蓄積電極４５ａを熱処理して、ＳｉＯ２膜等の誘電
体１！Ｊ４６を形成し、その後対向電極４７として不純
物イオンを含有したポリＳｉ膜を全面に形成することに
より行う。
これにより第４図に示すような転送トランジスタＴ４と
蓄積容量Ｃ４を有する第４のＤＲＡＭセルを製造するこ
とができる。
蓄積容量Ｃ４を有する第４のＤＲＡＭセルを製造するこ
とができる。
このようにして、Ｍ積電極２０ａ、２５ａ及び４５ａは
先に形成したビット線ＢＬ、 、ＢＬ、、ＢＬ、及びＢ
Ｌ４を絶縁する絶縁膜１８．２３及び３８上に設けられ
ている。これにより蓄積電極２０ａ、２５ａ及び４５ａ
を立体的に形成してもビット綿Ｂ Ｌ＋ 、 Ｂ Ｌｔ
、Ｂ Ｌｚ及びＢＬ４のコンタクトホールのアスペク
ト比を小さくすることが可能となる。さらに、蓄積電極
２０ａ、２５ａを立体的積層構造、蓄積電極４５ａを断
面樹枝構造とすることにより、蓄積電極面積を増加する
ことができ、従って蓄積容量Ｃ＋ 、Ｃｚ 、Ｃｘ及び
Ｃ４を従来に比べて数倍増加させることが可能となる。
先に形成したビット線ＢＬ、 、ＢＬ、、ＢＬ、及びＢ
Ｌ４を絶縁する絶縁膜１８．２３及び３８上に設けられ
ている。これにより蓄積電極２０ａ、２５ａ及び４５ａ
を立体的に形成してもビット綿Ｂ Ｌ＋ 、 Ｂ Ｌｔ
、Ｂ Ｌｚ及びＢＬ４のコンタクトホールのアスペク
ト比を小さくすることが可能となる。さらに、蓄積電極
２０ａ、２５ａを立体的積層構造、蓄積電極４５ａを断
面樹枝構造とすることにより、蓄積電極面積を増加する
ことができ、従って蓄積容量Ｃ＋ 、Ｃｚ 、Ｃｘ及び
Ｃ４を従来に比べて数倍増加させることが可能となる。
また、本発明の第３製造方法によれば、先に形成したビ
ット線ＢＬ□の絶縁膜１８．２３をＲＩＥ等の異方性エ
ツチングにより自己整合的に開口する開口部２４により
電極コンタクトホールの位置合わせをすることが可能と
なる。さらに隣接するビット線ＢＬｚ１とＢＬｌや、Ｂ
Ｌ２２とＢＬｔ３同志の分離間隔を広くしているので絶
縁耐圧を向上させることが可能となる。
ット線ＢＬ□の絶縁膜１８．２３をＲＩＥ等の異方性エ
ツチングにより自己整合的に開口する開口部２４により
電極コンタクトホールの位置合わせをすることが可能と
なる。さらに隣接するビット線ＢＬｚ１とＢＬｌや、Ｂ
Ｌ２２とＢＬｔ３同志の分離間隔を広くしているので絶
縁耐圧を向上させることが可能となる。
また、本発明の第４の製造方法によれば、ＳｉＯ２膜３
９．４１．４３と不純物イオンを含有するポリＳｉ膜４
０．４２２４５とを二層にする工程を８回継続すること
と、該Ｎ＠継続したＳｉＯ□膜３９．４１．４３ ト該
ホ’） Ｓｒｎ＊ ４０．４２２４５とｔ−パターニン
グして、その後に８回継続したＳｉｎｇ膜３９．４１．
４３のみを等方性エンチングにより除去することにより
断面樹枝構造の蓄積電極４５ａを形成することが可能と
なる。
９．４１．４３と不純物イオンを含有するポリＳｉ膜４
０．４２２４５とを二層にする工程を８回継続すること
と、該Ｎ＠継続したＳｉＯ□膜３９．４１．４３ ト該
ホ’） Ｓｒｎ＊ ４０．４２２４５とｔ−パターニン
グして、その後に８回継続したＳｉｎｇ膜３９．４１．
４３のみを等方性エンチングにより除去することにより
断面樹枝構造の蓄積電極４５ａを形成することが可能と
なる。
以上説明したように本発明によれば、先に形成したビッ
ト線の絶縁をする絶縁膜上に立体積層構造のＭ ＪＩＩ
電極を形成することができる。これにより、蓄積容量を
従来に比べて２〜３倍程度増加させることが可能となる
。
ト線の絶縁をする絶縁膜上に立体積層構造のＭ ＪＩＩ
電極を形成することができる。これにより、蓄積容量を
従来に比べて２〜３倍程度増加させることが可能となる
。
また本発明によれば、蓄積容量を増加させることができ
るのでα線入射等によるソフトエラーを大幅に低減する
こと、及びビット線等の絶縁耐圧を良くすることができ
るので、ＤＲＡＭセルのメモリ特性の信頬度の向上を図
ることが可能となる。
るのでα線入射等によるソフトエラーを大幅に低減する
こと、及びビット線等の絶縁耐圧を良くすることができ
るので、ＤＲＡＭセルのメモリ特性の信頬度の向上を図
ることが可能となる。
従って高集積、超微細化するＤＲＡＭセル等の半導体記
憶装置を製造することが可能となる。
憶装置を製造することが可能となる。
第１図は本発明の第１の実施例に係る第１のＤＲＡＭセ
ルの構造図、 第２図は本発明の第２の実施例に係る第２のＤＲＡＭセ
ルの構造図、 第３図は本発明の第３の実施例に係る第３のＤＲＡＭセ
ルの構造図、 第４図は本発明の第４の実施例に係る第４のＤＲＡＭセ
ルの構造図、 第５図は本発明の第１の実施例に係る第１のＤＲＡＭセ
ルの形成工程図、 第６図は本発明の第３の実施例に係る第３のＤＲＡＭセ
ルの形成工程図、 第７図は本発明の第４の実施例に係る第４のＤＲＡＭセ
ルの形成工程図、 第８図は従来例に係るＤＲＡＭセルの説明図である。 （符号の説明） Ｔ、Ｔ＋ 〜Ｔ４・・・転送トランジスタ、Ｃ，Ｃ，〜
Ｃ４・・・蓄積容量、 １．１１．３１・・・Ｓｉ基板（半導体基板）、２２１
２２３２・・・フィールド酸化膜、３．１３．３３・・
・ドレイン（不純物拡散Ｊり、４．１４．３４・・・ソ
ース（不純物拡散層）、１５・・・５ｉＪ４膜又は５ｉ
（ｂ膜（絶縁膜）、６．２０ａ、２５ａ、４５ａ・・・
蓄積電極、７．２１，２６．４６・・・誘電体膜、８．
２２，２７．４７・・・対向電極、９・・・ｐｓｃ膜、 １０・・・ビット線のコンタクトホール、１Ｂ、２３，
３５，３９，４１．４３・・・Ｓ ｉ Ｏｚ ＊ （絶
Ｘｉ Ｆｔ ）、３８・・・５ｉＪａ膜（耐熱酸化性絶
縁膜）、１７．２０，２５，３７，４０，４２２４５・
・・ポリ５ｉｌｌ導電体膜）、 １９．２４・・・開口部（蓄積電極コンタクト部分）、
１６．３６・・・開口部（ソースコンタクト部分）、Ｗ
Ｌ、ＷＬ、〜Ｗ Ｌ ａ・・・ワード線（ゲート電極）
、ＢＬ、ＢＬ、〜ＢＬ１、ＢＬ２１〜ＢＬ２２・・・ビ
ット線。 ＄１Ｏｃｙ＋葛１の亥ヤクダ肱渾る舅７のＤＩ？Ａ／−
ｋＪＬｅＱ桿ｔｉｃ＄望９毛Ｉ７Ｉ嘱２のｆ全便・１１
１７手６葛２めＤｉ？Ａμくｌしの僕五回第２ 図（イ
の７１・） ＜ａ＋ ””ｆｔ” 萼３＜７）＊’Ｊ／Ｆ’ＬＣ４Ｂ％３１Ｑ
Ｄｌ？Ｍイａ＋ｍ？ａｌｒｆｆｉ第 ３ 図（釉ｆ） （Ｃ） 孝４’９目の拓３のず１セイクＩｔ＜ｊ系６訪３めＤ／
？ＡΔ負しめギ角っ五ｄろＩｇｓｒｔｏｎ （ｄｌ） （ｅｌ） ” 矛ｔυｆ４の第１め實燭例ＬＣｊ１５葛Ｉ（ｄ２） ｂ２） ｒｙ？Ａ／７１ｏｗ＋Ｆ４．ｆｒｊｘｔ＠２０ａｌ！ｆ
ｎｆＥ；擢 （ｆｌ） 〉ト・麺字二１３ｆｉ乙へ？６１ごり１＊イ夛・１して
イ璃６る４（ｆ２） ＶＪ７ＤＦ？Ａ）４こル久形爪夏矛１図図（すの３） （ｄｌ） 一８ギ叩の芽８のｔ権拶１１に＝ｊ未るメ３の４第６ （ｄａ Ｌ）ｌ？ＡＭぞル♂形以エギ自２ 図（イの２） （ｆｌ） ブト笥朝の芽３６）支−Ｆ＆例ｔてイ」しる垢３（ｆ２
） θ５ｌ）ＦＡ／’Ｉ匂しの着やρに丁才穎咥う図（イの
、３）
ルの構造図、 第２図は本発明の第２の実施例に係る第２のＤＲＡＭセ
ルの構造図、 第３図は本発明の第３の実施例に係る第３のＤＲＡＭセ
ルの構造図、 第４図は本発明の第４の実施例に係る第４のＤＲＡＭセ
ルの構造図、 第５図は本発明の第１の実施例に係る第１のＤＲＡＭセ
ルの形成工程図、 第６図は本発明の第３の実施例に係る第３のＤＲＡＭセ
ルの形成工程図、 第７図は本発明の第４の実施例に係る第４のＤＲＡＭセ
ルの形成工程図、 第８図は従来例に係るＤＲＡＭセルの説明図である。 （符号の説明） Ｔ、Ｔ＋ 〜Ｔ４・・・転送トランジスタ、Ｃ，Ｃ，〜
Ｃ４・・・蓄積容量、 １．１１．３１・・・Ｓｉ基板（半導体基板）、２２１
２２３２・・・フィールド酸化膜、３．１３．３３・・
・ドレイン（不純物拡散Ｊり、４．１４．３４・・・ソ
ース（不純物拡散層）、１５・・・５ｉＪ４膜又は５ｉ
（ｂ膜（絶縁膜）、６．２０ａ、２５ａ、４５ａ・・・
蓄積電極、７．２１，２６．４６・・・誘電体膜、８．
２２，２７．４７・・・対向電極、９・・・ｐｓｃ膜、 １０・・・ビット線のコンタクトホール、１Ｂ、２３，
３５，３９，４１．４３・・・Ｓ ｉ Ｏｚ ＊ （絶
Ｘｉ Ｆｔ ）、３８・・・５ｉＪａ膜（耐熱酸化性絶
縁膜）、１７．２０，２５，３７，４０，４２２４５・
・・ポリ５ｉｌｌ導電体膜）、 １９．２４・・・開口部（蓄積電極コンタクト部分）、
１６．３６・・・開口部（ソースコンタクト部分）、Ｗ
Ｌ、ＷＬ、〜Ｗ Ｌ ａ・・・ワード線（ゲート電極）
、ＢＬ、ＢＬ、〜ＢＬ１、ＢＬ２１〜ＢＬ２２・・・ビ
ット線。 ＄１Ｏｃｙ＋葛１の亥ヤクダ肱渾る舅７のＤＩ？Ａ／−
ｋＪＬｅＱ桿ｔｉｃ＄望９毛Ｉ７Ｉ嘱２のｆ全便・１１
１７手６葛２めＤｉ？Ａμくｌしの僕五回第２ 図（イ
の７１・） ＜ａ＋ ””ｆｔ” 萼３＜７）＊’Ｊ／Ｆ’ＬＣ４Ｂ％３１Ｑ
Ｄｌ？Ｍイａ＋ｍ？ａｌｒｆｆｉ第 ３ 図（釉ｆ） （Ｃ） 孝４’９目の拓３のず１セイクＩｔ＜ｊ系６訪３めＤ／
？ＡΔ負しめギ角っ五ｄろＩｇｓｒｔｏｎ （ｄｌ） （ｅｌ） ” 矛ｔυｆ４の第１め實燭例ＬＣｊ１５葛Ｉ（ｄ２） ｂ２） ｒｙ？Ａ／７１ｏｗ＋Ｆ４．ｆｒｊｘｔ＠２０ａｌ！ｆ
ｎｆＥ；擢 （ｆｌ） 〉ト・麺字二１３ｆｉ乙へ？６１ごり１＊イ夛・１して
イ璃６る４（ｆ２） ＶＪ７ＤＦ？Ａ）４こル久形爪夏矛１図図（すの３） （ｄｌ） 一８ギ叩の芽８のｔ権拶１１に＝ｊ未るメ３の４第６ （ｄａ Ｌ）ｌ？ＡＭぞル♂形以エギ自２ 図（イの２） （ｆｌ） ブト笥朝の芽３６）支−Ｆ＆例ｔてイ」しる垢３（ｆ２
） θ５ｌ）ＦＡ／’Ｉ匂しの着やρに丁才穎咥う図（イの
、３）
Claims (7)
- （１）半導体基板（１１又は３１）に、不純物拡散層（
１３、１４又は３３、３４）、ゲート電極（ＷＬ＿３、
、ＷＬ＿４又はＷＬ＿５、ＷＬ＿６）から成る転送トラ
ンジスタ（Ｔ＿１、Ｔ＿２、Ｔ＿３又はＴ＿４）と、ビ
ット線（ＢＬ＿１、ＢＬ＿２＿１〜ＢＬ＿２＿３、ＢＬ
＿３又はＢＬ＿４）と蓄積電極（２０ａ、２５ａ又は４
５ａ）、誘電体膜（２１、２６又は４６）及び対向電極
（２２、２７又は４７）からなる蓄積容量（Ｃ＿１、Ｃ
＿２、Ｃ＿３又はＣ＿４）とを有する半導体記憶装置に
おいて、 前記蓄積電極（２０ａ、２５ａ又は４５ａ）が先に形成
したビット線（ＢＬ＿１、ＢＬ＿２＿１〜ＢＬ＿２＿３
、ＢＬ＿３又はＢＬ＿４）を絶縁する絶縁膜（１８、２
３、３８）上に設けられていることを特徴とする半導体
記憶装置。 - （２）前記ビット線（ＢＬ＿２＿１〜ＢＬ＿２＿３）の
コンタクトホール（１６ａ、１６ｂ）の中心が隣接する
ビット線（ＢＬ＿２＿２、ＢＬ＿２＿３）に対して該ビ
ット線間隔（ＢＬ＿２＿１〜ＢＬ＿２＿２、ＢＬ＿２＿
２〜ＢＬ＿２＿３）の半分より大きく離隔している位置
に形成されていることを特徴とする特許請求の範囲第１
項に記載する半導体記憶装置。 - （３）前記蓄積電極（２５ａ）と不純物拡散層（１３、
１４）とが、絶縁膜（１５、１８）を自己整合的に開口
する開口部（２４）を介して接合されていることを特徴
とする特許請求の範囲第１項に記載する半導体記憶装置
。 - （４）前記蓄積電極（４５ａ）が断面樹枝構造を有して
いることを特徴とする特許請求の範囲第１項に記載する
半導体記憶装置。 - （５）半導体基板（１１）に、フィールド絶縁膜（１２
）と、不純物拡散層（１３、１４）と、ゲート電極（Ｗ
Ｌ＿３、ＷＬ＿４）とを形成する工程と、前記半導体基
板（１１）上に第１の絶縁膜（１５）を形成し、その後
該絶縁膜（１５）を選択的に除去して開口し、開口部（
１６）を形成する工程と、 前記開口部（１６）を設けた半導体基板（１１）上に第
１の導電体膜（１７）を形成し、その後該第１の導電体
膜（１７）をパターニングし、ビット線（ＢＬ＿１）を
形成する工程と、 前記ビット線（ＢＬ＿１）を設けた半導体基板（１１）
に第２の絶縁膜（１８）を形成し、その後該絶縁膜（１
８）と前記第１の絶縁膜とを選択的に除去して開口し、
開口部（１９）を形成する工程と、 前記開口部（１９）を設けた半導体基板（１１）に所望
の膜厚の第２の導電体膜（２０）を形成し、その後該第
２の導電体膜（２０）を選択的に除去して蓄積電極（２
０ａ）を形成する工程と、前記第２の導電体膜（２０）
の露出面に誘電体膜（２１）を形成する工程とを有する
ことを特徴とする半導体記憶装置の製造方法。 - （６）前記フィールド酸化膜（１２）と、不純物拡散層
（１３、１４）と、ゲート電極（ＷＬ＿３、ＷＬ＿４）
と、開口部（１６）を有する第１の絶縁膜（１５）とを
形成した半導体基板（１１）上に第１の導電体膜（１７
）と第２の絶縁膜（１８）とを順次積層する後工程が、 前記第２の絶縁膜（１８）と前記第１の導電体膜（１７
）とを選択的に除去してビット線（ＢＬ＿３）を形成す
る工程と、 前記ビット線（ＢＬ＿３）を形成した半導
体基板（１１）に第３の絶縁膜（２３）を形成する工程
と、 前記第３の絶縁膜（２３）を形成した半導体基板（１１
）を異方性エッチングして、開口部（２４）を自己整合
的に形成する工程とを有することを特徴とする特許請求
の範囲第５項に記載する半導体記憶装置の製造方法。 - （７）フィールド絶縁膜（３２）と、不純物拡散層（３
３、３４）と、ゲート電極（ＷＬ＿５、ＷＬ＿６）と開
口部（３６）を有する第１の絶縁膜（３５）とを形成し
た半導体基板（３１）上に第１の導電体膜（３７）を選
択的に形成し、ビット線（ＢＬ＿４）を形成する工程と
、 前記ビット線（ＢＬ＿４）を形成した半導体基板（３１
）の全面に第２の絶縁膜（３８）を形成する工程と、 前記第２の絶縁膜（３８）上の全面に第３の絶縁膜（３
９、４１）及び導電体膜（４０、４２）の二層を順次Ｎ
回積層（Ｎ＝０、１、２、…）し、その最上部に第３の
絶縁膜（４３）を形成する工程と、 前記第４の絶縁膜（４３）、Ｎ回積層した第３の絶縁膜
（３９、４１）及び第２の導電体膜（４０、４２）とを
選択的に除去して開口し、開口部（４４）を形成する工
程と、 前記開口部（４４）を設けた半導体基板（３１）上の全
面に第３の導電体膜（４５）を形成する工程と、 前記第２、３の導電体膜（４０、４２、４５）及び第４
の絶縁膜（４１、４３）とを選択的に除去して蓄積電極
（４５ａ）を形成する工程と、前記半導体基板（３１）
を等方性エッチングして、前記第３、４の絶縁膜（３９
、４１、４３）を除去する工程とを有することを特徴と
する半導体記憶装置の製造方法。
Priority Applications (11)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62296669A JP2772375B2 (ja) | 1987-11-25 | 1987-11-25 | 半導体記憶装置 |
| KR1019880015422A KR910009805B1 (ko) | 1987-11-25 | 1988-11-23 | 다이나믹 랜덤 액세스 메모리 장치와 그의 제조방법 |
| EP88311107A EP0318277B1 (en) | 1987-11-25 | 1988-11-24 | Dynamic random access memory device and method for producing the same |
| EP95102886A EP0661752B1 (en) | 1987-11-25 | 1988-11-24 | Dynamic random access memory device and method for producing the same |
| DE3856543T DE3856543T2 (de) | 1987-11-25 | 1988-11-24 | Dynamische Spreicheranordnung mit wahlfreiem Zugriff und Herstellungsverfahren dafür |
| DE3854421T DE3854421T2 (de) | 1987-11-25 | 1988-11-24 | Dynamische Speicheranordnung mit wahlfreiem Zugriff und Herstellungsverfahren dafür. |
| US07/462,290 US4953126A (en) | 1987-11-25 | 1989-12-29 | Dynamic random access memory device including a stack capacitor |
| US07/536,757 US5128273A (en) | 1987-11-25 | 1990-06-12 | Method of making a dynamic random access memory cell with stacked capacitor |
| US08/291,581 US5572053A (en) | 1987-11-25 | 1994-08-16 | Dynamic random access memory cell having a stacked capacitor |
| US08/716,782 US6046468A (en) | 1987-11-25 | 1996-09-24 | Dynamic random access memory device and method for producing the same |
| US09/385,964 US6114721A (en) | 1987-11-25 | 1999-08-30 | Dynamic random access memory device and method for producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62296669A JP2772375B2 (ja) | 1987-11-25 | 1987-11-25 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9288335A Division JP2935986B2 (ja) | 1997-10-21 | 1997-10-21 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01137666A true JPH01137666A (ja) | 1989-05-30 |
| JP2772375B2 JP2772375B2 (ja) | 1998-07-02 |
Family
ID=17836545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62296669A Expired - Lifetime JP2772375B2 (ja) | 1987-11-25 | 1987-11-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2772375B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01248556A (ja) * | 1988-03-29 | 1989-10-04 | Nec Corp | 半導体記憶装置 |
| JPH03116965A (ja) * | 1989-09-29 | 1991-05-17 | Mitsubishi Electric Corp | メモリセル構造 |
| US5705420A (en) * | 1990-03-08 | 1998-01-06 | Fujitsu Limited | Method of producing a fin-shaped capacitor |
| US6087212A (en) * | 1996-05-30 | 2000-07-11 | Nec Corporation | Method for forming a storage node in a semiconductor memory |
| US6617205B1 (en) | 1995-11-20 | 2003-09-09 | Hitachi, Ltd. | Semiconductor storage device and process for manufacturing the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57120295A (en) * | 1981-01-17 | 1982-07-27 | Mitsubishi Electric Corp | Semiconductor memory device |
-
1987
- 1987-11-25 JP JP62296669A patent/JP2772375B2/ja not_active Expired - Lifetime
Patent Citations (1)
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|---|---|---|---|---|
| JPS57120295A (en) * | 1981-01-17 | 1982-07-27 | Mitsubishi Electric Corp | Semiconductor memory device |
Cited By (10)
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|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2772375B2 (ja) | 1998-07-02 |
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