JPH0113224B2 - - Google Patents

Info

Publication number
JPH0113224B2
JPH0113224B2 JP8157682A JP8157682A JPH0113224B2 JP H0113224 B2 JPH0113224 B2 JP H0113224B2 JP 8157682 A JP8157682 A JP 8157682A JP 8157682 A JP8157682 A JP 8157682A JP H0113224 B2 JPH0113224 B2 JP H0113224B2
Authority
JP
Japan
Prior art keywords
wiring
film
layer
oxygen concentration
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP8157682A
Other languages
English (en)
Other versions
JPS58199523A (ja
Inventor
Shinichi Oofuji
Tetsuo Hosoya
Chisato Hashimoto
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
Priority to JP8157682A priority Critical patent/JPS58199523A/ja
Publication of JPS58199523A publication Critical patent/JPS58199523A/ja
Publication of JPH0113224B2 publication Critical patent/JPH0113224B2/ja
Granted legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【発明の詳細な説明】 本発明は、階段状またはテーパー状の側面形状
を有する電極・配線を備えて構成された半導体装
置の製造方法に関するものである。
従来、高密度化した半導体集積回路の電極・配
線の形成には、反応性ガスにより形成されたガ
ス・プラズマ中で材料をエツチングする方法が用
いられてきた。一例として、高隔点金属のMoを
材料に用いて配線を形成する場合を取り上げ、そ
れを用いた半導体集積回路(半導体装置)の製造
工程の一部を取り出して図面で説明する。
第1図a〜cは上記従来の半導体装置の配線の
製造工程説明図である。まず、同図aに示すよう
に、種々の工程を用いて半導体基板上に素子等を
形成(図は省略)した後、この上に配線を形成す
るために必要な層間絶縁用SiO2膜1の形成を完
了した時点より説明を開始するものとする。次
に、同図bに示すように、配線用のMo薄膜2を
スパツタ法または電子ビーム蒸着法で堆積させ
る。その上にレジストを塗布した後、特定のパタ
ーンを描いたマスクを用いて露光,現像等を行な
い、レジスト・パターン3を形成する。次に同図
cに示すように、例えばアノード結合方式の平行
平板電極型プラズマ・エツチング法を用いて
CCl4とO2の混合ガス・プラズマ中でMo薄膜2を
エツチングして、Mo配線4を形成する。その
後、プラズマ・アツシヤーを用いてレジスト・パ
ターン3を除去することによりMo配線のパター
ンが出き上る。
このようにして形成したMo配線4のパターン
の側面形状は、平行平板電極型プラズマ・エツチ
ング法の特徴により、下地の層間絶縁用SiO2
1の表面に対して、ほぼ垂直で直線状となる。な
おかつ、サイド・エツチングが少ないため、レジ
スト・パターンに対する寸法変化も小さい。これ
らの形状の特性は、高精度のパターニングを要す
る微細化した電極・配線の形成に有効である。し
かし、さらにこのMo配線の上に第2の層間絶縁
膜を形成し、その上にAl等からなる第2層目配
線を形成した場合には、Mo配線の側面で生ずる
急峻な段差形状が第2の層間絶縁膜表面にも反映
し、従つてこの段差部分で、第2層目配線も十分
な膜厚を保持できずに断線もしくはそれに至らず
とを膜厚が減少したことによる抵抗増大を生じ易
くなるという欠点を生ずる。
このような欠点を解決するためには、Mo配線
の側面をテーパー状にエツチングするのが最も効
果的である。
第2図a,bは上記テーパー・エツチ法の一例
を示した工程説明図である。まず、同図aに示す
ように、層間絶縁用SiO2膜1の上にMo薄膜2を
堆積させ、さらにその上にレジスト・パターン3
を形成する。次に同図bに示すように、イオン・
エツチング法によりMo薄膜2をエツチングし
て、テーパー状Mo配線5を形成する。このとき
レジスト・パターン3もエツチングされて、細つ
たレジスト・パターン6となる。このエツチング
法は、Mo薄膜のエツチングに伴つてレジスト・
パターン自身もエツチングされて細まることを利
用し、Mo配線のテーパー形状を得るものであ
る。
しかし、このような方法で形成したMo配線で
は、側面がテーパー状になるものの、エツチング
後の配線幅W2はエツチング前のレジスト・パタ
ーン幅W1に比較して狭くなるという欠点があ
る。この配線幅の減少量を精度よく制御するのは
困難である。従つて、このようなエツチング法は
高い加工精度を要する高密度配線の形成には不適
当である。
本発明は、これらの欠点を解決するためになさ
れたもので、含有する酸素の濃度の異なる同一金
属の少なくとも2つの層の積層した膜を用いて電
極・配線を形成し、その電極・配線の側面の加工
形状を制御するものである。
以下、本発明を実施例によつて詳細に説明す
る。第3図a〜dは本発明による半導体装置の配
線の製造工程説明図で、工程要所における半導体
装置の要部の断面形状を示している。同図aに示
すように、半導体基板上に層間絶縁用SiO2膜1
の形成を完了した時点より説明を開始するものと
する。次に、同図bに示すように、膜厚2600Å
で、含有する酸素の濃度が3atomic%の低酸素
Mo層7を形成する。この層の形成工程はスパツ
タ法を用いた。すなわち、スパツタ装置内を10-6
〜10-7Torrに真空排気した後、10-2〜10-3Torr
のAr雰囲気中でMoのスパツタを行なつた。な
お、スパツタ法の代りに真空蒸着法を用いてもよ
い。本発明では、この次の工程が従来工程と異な
る。すなわち、従来はこの低酸素濃度Mo層7の
みを電極・配線の形成用膜として用いていた。従
つて、このMo層の上に直接ホトレジスト等のマ
スク材料を塗布し、レジスト・パターンを形成し
た。しかし、本発明では、先の低酸素濃度Mo層
7を堆積させたのと同一のスパツタ装置内におい
て、さらに酸素ガスを分圧で1.6×10-4Torrとな
るように同装置内に導入して、連続してMo膜の
堆積を進め、含有する酸素の濃度が20atomic%
で厚さ700Åの高酸素濃度Mo層8を形成する。
この後は、従来の工程と同様に、第3図cに示
すように、レジスト・パターン3を形成する。そ
の後、第3図dに示すようにアノード結合方式の
平行平板電極型プラズマ・エツチング法を用い
て、CCl4とO2の混合ガス中で、CCl4ガスの流量
15scc/min,O2ガスの流量35scc/min,圧力
0.2Torrの条件下でグロー放電を形成し、これに
試料を曝して高酸素濃度Mo層8及び低酸素濃度
Mo層7を連続してエツチングする。そして、テ
ーパー状の側面形状を持つMo配線下層部9及び
Mo配線上層部10を形成する。
以上説明した実施例では、Mo配線を形成する
場合を例にとり、含有する酸素濃度の異なる同一
金属(Mo)の2層に積層した膜を用いている
が、本発明は電極・配線を形成する金属として
Moの代りにW,Cr等の高融点金属を用いること
もできる。また、含有する酸素濃度,各層の厚さ
を適宜選択することにより、段階状またはテーパ
ー状の電極・配線が形成でき、かつ形成された電
極・配線の側面の傾斜角を所望の値に制御するこ
とができる。
なお、積層する金属膜のうち、含有する酸素濃
度の高い又は低いというのは、隣接する2つの層
の酸素濃度の高・低比較による相対的なものであ
る。
再び前記実施例について説明を戻すが、このよ
うにして形成したMo配線では、第1の特徴とし
て、Mo配線上層部(比較的酸素濃度の高い第1
の層)10の側面がMo配線下層部(比較的酸素
濃度の低い第2の層)9の側面より、より内側に
形成された構造となることがあげられる。このよ
うな形状が形成される原因は、第4図に示すよう
に、CCl4とO2の混合ガスのプラズマに対して低
酸素濃度膜と高酸素濃度膜とで、単位時間にエツ
チングされる速度(エツチ・レート)が異なるこ
とにある。第4図は、本実施例のエツチング法を
用いた場合で混合ガスの全流量に対するO2ガス
の流量比をパラメータにしているが、いずれの場
合でも、Mo膜中の酸素濃度の上昇と共にエツ
チ・レートが増大することがわかる。このよう
な、Mo膜への酸素添加によりエツチ・レートが
増大する現象の原因としては、膜中の酸素により
Mo結晶粒径が小さくなつたこと、及び膜中酸素
がエツチングガス中のO2ガス成分の役割の一部
を担つて、実質的に全ガス流量に対するO2ガス
の流量比を高めることに相当しているなどが考え
られるが、明確にはわかつていない。
第2の特徴は、本実施例のように、高酸素濃度
Mo層の膜厚を低酸素濃度Mo層の膜厚に比べて
20〜30%と薄くしても、Mo配線下層部(酸素濃
度の低い第2の層)9の側面形状を第3図dに示
すように、十分な傾斜を持つたテーパー状にする
ことができることである。これにより、このMo
配線の上に形成する第2の層間絶縁膜や、さらに
その上に形成する第2層目配線のMo配線の側面
上での被覆形状はおおむねMo配線下層部の低酸
素濃度Mo層の側面形状のみを考慮すれば良いこ
とがわかる。
第3の特徴は、このテーパー状のMo配線下層
部9の側面と下地の層間絶縁用SiO2膜1の表面
とでなす角、すなわちテーパー角(傾斜角)を、
低酸素濃度Mo層及び高酸素濃度Mo層のそれぞ
れの含有酸素濃度及び膜厚から成る4つの形成条
件を適当に選択することにより制御できることで
ある。次に第5図及び第6図は、この間の制御性
を示す実施例である。第5図は、高酸素濃度Mo
層の含有酸素濃度とテーパー角との関係を示す。
ただし、高酸素濃度Mo層の膜厚を1650Åとし、
低酸素濃度Mo層の膜厚を1650Å,含有酸素濃度
を3atomic%とした。この図より、高酸素濃度
Mo層の含有酸素濃度を3atomic%から20atomic
%まで高めることにより、テーパー角を90度から
40度まで低減できることがわかる。第6図は、2
層Mo膜の全膜厚に対する高酸素濃度Mo層の厚
さの比を変えた時のテーパー角の変化を示す。た
だし、高酸素濃度Mo層の含有酸素濃度を
20atomic%に、低酸素濃度Mo層の含有酸素濃度
を3atomic%に、2層Mo膜の全膜厚を3300Åに、
それぞれ一定にした場合である。この図から2つ
の層の膜厚の比を変えることにより、テーパー角
を制御できることがわかる。
第4の特徴は、本実施例で用いたアノード結合
方式の平行平板電極形プラズマ・エツチング法の
ような比較的レジスト・パターン幅及び配線幅の
エツチング前後の変化の少ないエツチング法を採
用してもテーパー・エツチングを成し得ることで
ある。これにより、テーパー形状を有し、なおか
つ高い加工精度を実現できる。
第5の特徴は、本実施例に示したように
20atomic%程度の酸素をMoに加えても、比抵抗
は2.5×10-4Ω・cmと低いため、これらの高酸素濃
度層をそのまま電極・配線として用いることがで
きることである。また、Si半導体装置では、通
常、製造工程に1000℃程度の高温熱処理を含む
が、この処理により先の比抵抗は大幅に減少し、
1.4×10-5Ω・cmとバルクMoの3倍以内となる。
従つて、高酸素濃度層を電極・配線の一部に用い
ても全体の比抵抗への影響はほとんど無視でき
る。また、他のW,Cr等の金属においても、酸
素濃度を適当に選ぶことにより、熱処理後の比抵
抗を1×10-3Ω・cm以下と電極・配線として用う
るに支障のない程度に低く抑えることができる。
第6の特徴は、第3図の実施例のごとく下層を
低酸素濃度層とし、上層を高酸素濃度層として用
いた場合には、下層のテーパー形状を形成した後
に、上層を第2のエツチング工程により除去して
下層のみを電極・配線として用いることができる
ことである。前述のごとく高酸素濃度の上層は、
そのまま残して電極・配線として用いることがで
きるが、上層及び下層の側面の2つの層の境界面
近傍に生ずる側面傾斜角の不連続性を回避したい
場合や、さらには、上層の酸素濃度が高く他の配
線層とのオーミツク・コンタクトが熱処理時に劣
化する場合などでは、上層部のみを第2のエツチ
ング工程で除去する方が望ましい。この第2のエ
ツチング工程としては、第4図に示したごとく、
エツチングガス中の全ガス流量に占めるO2ガス
流量比を小さく取つた平行平板電極型プラズマ・
エツチング法を用いることにより、上層と下層の
含有酸素濃度差を利用して容易に上層のみを選択
的に除去することができる。
以上の実施例で示した諸特徴により、テーパー
角を40度程度から90度の範囲で制御できることは
明らかである。従つて、Mo配線の上に例えば
CVD法(化学的気相成長法)を用いて第2の層
間絶縁用SiO2膜を形成すると、そのMo配線側面
部を覆う形状も、Mo配線側面のテーパー形状を
反映してほぼ同じテーパー角を示す。さらにこの
SiO2膜の上に形成した第2の配線膜である例え
ばAl膜においても、Mo配線側面の上を、下地の
第2の層間絶縁用SiO2膜の表面形状を反映して、
テーパー角を持つて覆うことができる。これによ
り、従来と異なり、第2層目配線であるAl配線
の段差被覆を要する個所での断線確率の増大及び
断線に至らずとも抵抗増大等の現象は、著しく改
善される。
本実施例では、電極・配線用金属としてMo
を、エツチング法としてアノード結合方式の平行
平板電極形プラズマ・エツチング法を用いたが、
膜中へ酸素を添加することによりエツチ・レート
が高くなる金属と、プラズマ・エツチング法また
は酸化性エツチング液によるウエツト・エツチン
グ法等の組合せを用いれば、本発明による電極・
配線技術を使用することができる。平行平板電極
形プラズマ・エツチング法を用いる場合には、
Moの代わりにWまたはCrを用いても所望の効果
が得られる。この場合、金属としては、酸化物を
生成した時の融点が単体に比べて1000℃以下と著
しく低下するもの、または酸化物の揮発性が強い
もの等の条件を満たすことが材料選択の1つの目
安となる。また、本実施例では、配線膜として、
下層に低酸素濃度膜を、上層に高酸素濃度膜を用
いてテーパー形状を形成したが、逆に下層に高酸
素濃度膜を、上層に低酸素濃度膜を用いて膜形成
条件及びエツチング条件を最適化すれば、逆テー
パー状の側面形状も得ることができる。さらに、
電極・配線膜中の酸素濃度を3層以上に変化させ
る方法や、任意の連続的な酸素濃度分布を持たせ
る方法により電極・配線の望む所の側面形状を得
ることもできる。これ等の応用も全て本発明の範
囲に含まれることは明らかである。
以上説明したように、本発明によれば電極・配
線として単一金属の均一な組成の膜を用いる代り
に、含有する酸素濃度の異なる同一金属の2つの
層の積層した構造を有する膜を用いているので、
エツチングしてパターニングすることにより、比
較的酸素濃度の高い層の側面を比較的酸素濃度の
低い層の側面に対して、より内側に形成できる。
従つて、このようにして形成した配線のテーパー
状の側面形状は、さらにその配線の上に層間絶縁
膜をはさんで形成した第2層目の配線に対して、
下地表面の段差を越える部分で生ずる断線及び抵
抗増大を著しく緩和させる効果を有する。
【図面の簡単な説明】
第1図a〜c及び第2図a,bは配線の従来の
製造工程を説明するための半導体装置の要部拡大
断面図、第3図a〜dは本発明による配線の製造
工程を説明するための半導体装置の要部拡大断面
図、第4図はMo膜中の酸素濃度とエツチ・レー
トとの関係を示す特性図、第5図は高酸素濃度
Mo層の含有酸素濃度とテーパー角との関係を示
す特性図、第6図は2層Mo膜の全膜厚に対する
高酸素濃度Mo層の厚さの比とテーパー角との関
係を示す特性図である。 1……層間絶縁用SiO2膜、2……Mo薄膜、3
……レジスト・パターン、4……Mo配線、5…
…テーパー状Mo配線、6……細つたレジスト・
パターン、7……低酸素濃度Mo層、8……高酸
素濃度Mo層、9……Mo配線下層部、10……
Mo配線上層部。

Claims (1)

  1. 【特許請求の範囲】 1 電極・配線用にMo,W,Crから選んだ1種
    の金属を用いて、含有する酸素の濃度が異なる少
    なくとも2つの層を積層した膜を形成する工程
    と、該膜上にマスクパターンを形成する工程と、
    酸素ガスをエツチング用ガスの成分の一部として
    含むアノード結合式平行平板電極型プラズマエツ
    チング法を用いて上記膜の該マスクパターン間に
    露出した部分を食刻して電極・配線を形成する工
    程とを含み、階段状またはテーパー状の側面形状
    の電極・配線を形成することを特徴とする半導体
    装置の製造方法。 2 上記含有する酸素の濃度が異なる少なくとも
    2つの層を積層した膜を形成する工程において、
    各層の厚さ及び酸素の濃度の値を選択することに
    より、形成される電極・配線の側面の傾斜角を制
    御することを特徴とする特許請求の範囲第1項記
    載の半導体装置の製造方法。 3 上記食刻工程の後に、第2の食刻工程により
    上記少なくとも2つの層を積層した膜のうち最上
    部から少なくとも1つの層を除去することを特徴
    とする特許請求の範囲第1項記載の半導体装置の
    製造方法。
JP8157682A 1982-05-17 1982-05-17 半導体装置の製造方法 Granted JPS58199523A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP8157682A JPS58199523A (ja) 1982-05-17 1982-05-17 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8157682A JPS58199523A (ja) 1982-05-17 1982-05-17 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPS58199523A JPS58199523A (ja) 1983-11-19
JPH0113224B2 true JPH0113224B2 (ja) 1989-03-03

Family

ID=13750128

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8157682A Granted JPS58199523A (ja) 1982-05-17 1982-05-17 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPS58199523A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0628315B2 (ja) * 1984-12-24 1994-04-13 株式会社日立製作所 半導体装置

Also Published As

Publication number Publication date
JPS58199523A (ja) 1983-11-19

Similar Documents

Publication Publication Date Title
US5399527A (en) Method of forming multilayer aluminum wiring in semiconductor IC
US4337115A (en) Method of forming electrodes on the surface of a semiconductor substrate
US5464500A (en) Method for taper etching metal
JPH06140396A (ja) 半導体装置とその製法
US4870033A (en) Method of manufacturing a multilayer electrode containing silicide for a semiconductor device
GB1564762A (en) Semiconductor device with multi-layered metalizations
JPH0113224B2 (ja)
JPS5932126A (ja) 半導体装置の製造方法
JPS59161857A (ja) 半導体装置用配線および抵抗体
JP2948062B2 (ja) Cu配線形成方法
EP0191981B1 (en) Multilayer circuit
JPH0511432B2 (ja)
JPH08115979A (ja) 多層配線形成法
JPS5979585A (ja) ジヨセフソン接合素子とその製造方法
JPS58161344A (ja) 半導体装置の製造方法
JPS61144083A (ja) ジヨセフソン接合素子の形成方法
JPS5966125A (ja) 半導体装置の製造方法
JPS62290150A (ja) 半導体装置及びその製造方法
JPH0261142B2 (ja)
JPS6258676B2 (ja)
JPS63177559A (ja) 半導体素子の製造方法
JPS63289935A (ja) 半導体装置の製造方法
JPH0312787B2 (ja)
JPS62222657A (ja) 導体配線およびその形成方法
JPS639660B2 (ja)