JPS639660B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は、各配線層の上面を平坦化することが
できる多層配線の製造方法に関するものである。 近年LSIの高密度化、高速化、低電力化等の
LSI技術の進歩は極めて著るしい。LSIをより一
層高密度化させていくためには配線の多層化が重
要である。まずはじめに、従来の一般的な多層配
線の構造および製造方法について説明する。加工
寸法の微細化技術の面からみると、電子ビーム露
光法、Ｘ線露光法等の露光技術の急速な進歩によ
りサブミクロンのレジストパターンの形成が可能
になり、ドライエツチング技術の急速な進歩によ
り、サブミクロンのパターンの加工も可能になり
つつある。このように平面方向の寸法縮小は急速
に進歩しているものの、それに比べて試料表面に
垂直な方向をみると、多層配線を構成する絶縁膜
や導体膜の膜厚をあまり薄くすることはできな
い。その理由としては、(1)素子特性の面からみる
と、平面方向の寸法縮小による素子性能の向上を
いかすためには配線抵抗を大きくすることはでき
ないので膜厚を薄くできない。(2)絶縁膜等の膜厚
を薄くしていくと膜厚偏差の配線抵抗への影響が
大きくなつたり、ピンホールが多くなつたり、厚
い膜厚の特性がかわつてきて膜質が劣つてくるこ
とがある。以上に述べた理由によつて、LSIが高
密度化され、配線が多層化されるにしたがつて、
平面方向の寸法に比べて相対的に段差が増大する
方向にある。この段差のために、(1)上に形成する
膜の被覆形状が悪くなり、導体配線間の短絡や断
線がおこりやすくなる。(2)リソグラフイ技術自体
が試料表面の凹凸に本質的に弱いため凹凸の場所
によつてパターンの仕上り寸法が異なる。 これらをさせるためには、多層配線の上の層に
いくにしたがつて堆積する膜厚を大きくしたり、
レジスト膜厚を大きくしたり、パターン寸法を大
きくしていく必要がある。このことは多層配線の
配線層の数を増加させていくわりには、あまり高
密度化の効果があがらないことを意味する。又、
このような、一層配線のプロセスを単に数回くり
かえす方法では高々、導体配線層にして３〜４層
が限度である。 以上に述べた諸問題を解決するために、導体配
線の各層を平坦化することがこれまでにも試みら
れている。そのような平坦化技術の例としてAl
の陽極酸化法、リフトオフ法、樹脂塗布法があ
る。ただしいずれも後述する理由によつて一般的
には用いられていない。Alの陽極酸化はAlを全
面に付着した後、配線に不要な箇所のAlを陽極
酸化法によつてAl₂O₃に変化させて絶縁物にし、
表面を平坦化する方法である。多層化が可能でエ
レクトロマイグレーシヨンを防止できる等の利点
をもつ反面、陽極酸化を考慮して配線パターンを
工夫する必要があるために高密度化に制限がある
という欠点がある。 リフトオフ法は導体配線形成後に配線間を絶縁
物で埋め込むか、あるいは配線間の絶縁物を形成
した後に導体配線を埋め込む方法に適用されてい
る。いずれの方法も埋め込み材料の膜質、リフト
オフ法の容易性が重要である。リフトオフを容易
におこなうためには基板温度の上昇を100〜150℃
以下にして、まわり込みも少なくして埋め込み材
料を堆積す必要がある。この様な条件に対して従
来技術で最も適した薄膜堆積法としてはイオンビ
ームスパツタ法がある。しかしこの方法には以下
の様な欠点がある。第１に、形成した膜の密度が
小さく、基板との付着力、および耐酸性に劣り、
ピンホール密度を小さくできない。これは膜の組
成が化学量論比からずれやすいためである。堆積
膜の組成を化学量論比に保つためにガスを添加す
る方法が一般的に行われているが、スパツタ時に
ガスを添加するとスパツタされた原子や分子の方
向性がわるくなり段差側壁上への堆積膜厚が大き
くなつてリフトオフができなくなる。第２に、ス
パツタされた原子、分子は飛んでいく方向が連続
的に分布しているので、段差部分の側壁にも平坦
部分の膜厚の約半分の膜が形成される。この側壁
の膜は、リフトオフ後に残つてバリを形成する。
又、このバリを除くためにエツチングすると、パ
ターンの境界に溝ができたりする。 又、樹脂塗布法による平坦化では、下地の凹凸
によつて膜厚が異なる為、完全な平坦化は得られ
ない。従つて、スルーホール形成の条件やその上
に形成する堆積膜の被覆状態が場所によつて異な
る等の問題が生じる。 本発明は、前述の如き欠点を改善したものであ
り、その目的は、各配線層の上面を平坦化し、高
密度な配線層を多層化できるようにすることによ
り、LSIの高密度化、高速度化、高信頼化を図る
ことにある。以下実施例について詳細に説明す
る。 第１図は、第２図〜第９図に示す本発明方法の
一実施例により製造した多層配線の構造を示す断
面図であり、第１図〜第９図に於いて、１はシリ
コン基板、２は熱酸化膜或はCVD膜等の絶縁膜、
３ａ〜３ｄはAl，Mo，Ｗ等の導体層、４ａ〜４
ｇはSi₃N₄膜、SiO₂膜厚の絶縁膜、５ａ〜５ｃは
Al，Mo，Ｗ等の導体層、６は最終パシベーシヨ
ン膜、７ａ，７ｂはレジスト膜である。 先ず、第２図に示すように、シリコン基板１上
に熱酸化膜等の絶縁膜２を形成し、絶縁膜２上に
Al等の導体層３ａを付着させ、次に導体層３ａ
上にレジスト膜７ａによるレジストパターンを形
成し、これをマスクにして導体層３ａをエツチン
グする。このエツチングには、サイドエツチング
を生じさせることなく、微細加工できるリアクテ
イブイオンエツチング法を用い、エツチング後、
導体３ａの側面が、第３図に示すように、垂直に
なるようにする。 次に第４図に示すように、レジスト膜７ａを残
したまま、その上にECR形プラズマ堆積法で
Si₃N₄膜等の絶縁膜４ａを、導体層３ａと同じ厚
さ堆積させる。このECR形プラズマ堆積法は、
導電体、或は絶縁物の堆積膜を、試料表面に対し
て垂直な方向に、方向性を持たせて堆積すること
ができる。このECRプラズマ堆積法によつて垂
直段差を有する基板に少なくとも2μm程度の厚さ
の膜を堆積しても下地の垂直段差形状をほゞその
まゝ保ち、かつ、横巾の変化も極めて少ない。し
たがつて、イオンビームスパツタ法のように、レ
ジスト膜７ａの側壁（矢印ａで示す部分）に堆積
膜が形成されることはなく、又、室温で内部応力
の少ない堆積膜を堆積させることができるので、
シリコン基板１にそりやクラツクが生じない利点
がある。又、堆積膜の種類も窒化シリコン膜、酸
化シリコン膜、シリコン膜、モリブデンシリサイ
ド膜等、導体、半導体、絶縁物にいたるまで幅広
く形成可能で、屈折率、密度、ピンホールの特性
において良好な薄膜を形成することができる。 次に、アセント中、或は、加熱したＪ―100中
で超音波洗浄して、レジスト膜７ａを剥離し、絶
縁膜４ａをリフトオフする。これにより、第５図
に示すような、導体層３ａ、絶縁膜４ａから成る
上面が平坦な配線層が得られる。 次に第６図に示すように、導体層３ａ、絶縁膜
４ａから成る配線層上に絶縁膜４ｂを形成し、絶
縁膜４ｂ上にスルーホールを形成する部分を除
き、レジスト膜７ｂを形成する。 次に、レジスト膜７ｂをマスクとして、前述し
たリアクテイブイオンエツチング法により絶縁膜
４ｂをエツチングし、第７図に示す構造を得る。 次に、前述したECR形プラズマ堆積法により、
Al等の導体層５ａを、絶縁膜４ｂと同じ厚さ堆
積させ、第８図に示す構造を得る。 次に、レジスト膜７ｂ上に堆積させた導体層５
ａを前述したと同様の方法でリフトオフし、第９
図に示すように、上面が平坦な構造を得る。 以下、同様にして、導体層３ｂ〜３ｄ、５ｂ，
５ｃ、絶縁膜４ｃ〜４ｇを形成し、最後に最終パ
シベーシヨン膜６を形成し、第１図に示した多層
配線構造を得る。 このように、本実施例に於いては、レジスト膜
７ａ，７ｂをマスクとして導体層３ａ、絶縁膜４
ｂをエツチングし、ECR形プラズマ堆積法によ
り、絶縁膜４ａを導体層３ａと同じ厚さ堆積さ
せ、導体層５ａを絶縁膜４ｂと同じ厚さ堆積さ
せ、レジスト膜７ａ，７ｂを剥離することによ
り、レジスト膜７ａ，７ｂ上の絶縁膜４ａ、導体
層５ａをリフトオフする工程を繰返し行なうこと
により、多層配線構造を得るものであり、ECR
形プラズマ堆積法は、前述したように、室温で内
部応力の少ない堆積膜を形成できるものであるか
ら、シリコン基板１にそりやクラツクを生じさせ
ることがなく、従つて、各配線層の上面を平坦化
（絶縁膜と導体層との段差を、それらの膜厚の30
％以下にすることができる。）とすることができ
る。又、ECR形プラズマ堆積法は、方向性を持
たせて堆積膜を堆積させることができるので、レ
ジスト膜７ａ，７ｂの側壁に堆積膜が形成される
ことはなく、従つて、リフトオフを容易に行なう
ことができる。 そして、各配線層の上面を平坦化することがで
きるので、以下の効果がある。 縦方向の寸法を自由に設定することが可能であ
り、縦方向の寸法を大とし、配線抵抗の減少、浮
遊容量の減少を図ることができるので、LSIを高
速化できる。又、各配線層の上面が平坦である
為、従来段差領域で生じやすかつた断線、短絡等
がなくなり、従つて走留りの向上、長期信頼性の
向上が図れる。又、各層が平坦なため同一のパタ
ーンルールを各層に対して適用できるので高密度
化に有利であると同時に、配線の設計も容易にな
る。さらに同一の形成方法を単純にくりかえして
いくだけで容易に多層化できる。又、第１図の構
造では導電体としてモリブデンシリサイドやタン
グステンシリサイドのような高融点金属を用いて
その配線層の上にPSG膜あるいは低融点ガラス
層を堆積してガラスフローさせる工程を併用する
ことによつて平坦化の効果は一層大となる。 更に、ECR型プラズマ堆積法で堆積したシリ
コン酸化膜の最も大きな特徴は、基板を加熱せず
に室温で堆積するにもかゝわらず他の種々の堆積
法では見られない高い絶縁性を有することであ
る。この絶縁性は、種々の形成法によつて形成さ
れたシリコン酸化膜の中で最も大きな絶縁耐性を
示す熱酸化法によるシリコン酸化膜と同等であ
る。種々の形成法によつて形成されたシリコン酸
化膜の絶縁性の評価結果を表1.に示す。この評価
結果は、シリコン基板の上に厚さ140Åのシリコ
ン酸化膜を種々の形成法によつて形成し、その上
に100μm角の電極を形成してその絶縁破壊電界強
度を測定したものである。

【表】 表１において、PVD（Physical Vapor Depo
−sition）法は蒸着やスパツタ等の物理的な堆積
法を示し、CVD（Chemical Vapor Deposi−
tion）法はプラズマCVD法を含む化学的蒸着法
を示している。このように、ECRプラズマ堆積
法で堆積したシリコン酸化膜は低温で形成するに
もかゝわらず高い絶縁耐性を示す。 尚、上述の実施例に於いては、配線（導体層３
ａ〜３ｄ）間に絶縁物（絶縁膜４ａ，４ｃ，４
ｅ，４ｇ）を埋込み、又、スルホール内に導体
（導体層５ａ〜５ｃ）を埋込んだが、これらの順
序をそれぞれ逆にすることも勿論可能である。 第１０図〜第１３図は、本発明の他の実施例の
説明図であり、リフトオフを更に容易に行なうこ
とができるようにしたものである。第１０図〜第
１３図に於いて、８はSi堆積膜等によるスペー
サ、９はレジスト膜、１０は絶縁膜であり、他の
第１図と同一符号は同一部分を示している。 先ず、第１０図に示すように、シリコン基板１
上に絶縁膜２、導体層３ａを形成し、次に、導体
層３ａ上にECR形プラズマ堆積法によりSiを堆
積させてスペーサ８とし、次にスペーサ８上にレ
ジスト膜９にレジストパターンを形成させる。 次に、レジスト膜９をマスクとして、スペーサ
８、導体層３ａをリアクテイブイオンエツチング
法によりエツチングし、第１１図に示す構造を得
る。 次に、スペーサ８を等方性エツチングによりエ
ツチングし、第１２図に示す構造を得る。 次に、Si₃N₄膜、SiO₂膜等の絶縁膜１０をERC
形プラズマ堆積エツチング法で導体層３ａと同じ
厚さ堆積させ、第１３図に示す構造を得る。この
第１３図に示す構造は、第４図に示した構造に比
較して、製作方法は複雑になるものの、リフトオ
フする時に露出しているレジストの面積（第１３
図に於いて、矢印ａ，ｂで示す部分）が第４図に
比較して大であるので、リフトオフを容易に行な
うことができる。 又、第１４図〜第１７図は、本発明の更に他に
実施例の説明図であり、２つのレジスト膜１１
ａ，１１ｂを用い、リフトオフを容易に行なうこ
とができるようにしたものである。第１４図〜第
１７図に於いて、１１ａ，１１ｂはレジスト膜、
１２はSiO₂，Si₃N₄等の堆積層である。尚、レジ
スト膜１１ａ，１１ｂの膜厚はそれぞれ約２〜
3μm、0.5μmであり、堆積層１２の膜厚は約
0.2μmである。 先ず第１４図に示すように、シリコン基板１上
に絶縁膜２、導体層３ａ、レジスト膜１１ａ、堆
積層１２、レジスト膜１１ｂを形成し、次にレジ
スト膜１１ｂをマスクとして、堆積層１２をリア
クテイブイオンエツチング法によりエツチング
し、次に堆積層１２をマスクとして、レジスト膜
１１ａをO₂プラズマを用いたリアクテイブイオ
ンエツチング法によりエツチングし、第１５図に
示す構造を得る。 次に、堆積層１２とレジスト膜１１ａとをマス
クとし、導体層３ａをリアクテイブイオンエツチ
ング法によりエツチングし、第１６図に示す構造
を得る。 次に、Si₃N₄膜、SiO₂膜等の絶縁膜１３をERC
形プラズマ堆積法により、導体層３ａと同じ厚さ
堆積させ、第１７図に示す構造を得る。第１７図
に示す構造も、第１３図に示した構造と同様に、
第４図に示した構造と比較すると製作方法が複雑
になるが、リフトオフする時に露出しているレジ
スト膜１１ａの面積が大であるので、容易にリフ
トオフを行なうことができる。 第１８図は、本発明のその他の実施例の説明図
であり、平坦化をより一層図つたものである。同
図に於いて、１４はPSG、低融点ガラス等の堆
積層であり、他の第１図と同一符号は同一部分を
表わしている。 本実施例は、第５図に示した導体層３ａ、絶縁
膜４ａから成る配線層を形成した後、PSG、低
融点ガラス等を堆積させて堆積層１４を形成し、
次に熱処理によつて堆積層１４をガラスフローさ
せる工程を含んでいるものであり、このようにす
ることにより、導体層３ａと絶縁膜４ａとの境界
領域をより一層平坦化できる。 尚、実施例に於いては説明を省略したが、第１
図に示す多層配線構造においては、配線材料とし
てAl合金やポリSi等の種々の導電体を使用して
いるので、これらのコンタクト抵抗を下げるため
に熱処理が必要となる。第１図の構造を第１層目
から順次つみ重ねていく毎に熱処理を行なうこと
も可能であるが、その熱処理が原因でAlの粒塊
成長がおこり表面の凹凸が増大する場合がある。
この場合、第１図の多層配線構造を製作した後で
400〜450℃の熱処理をおこなうことによつてコン
タクト抵抗の良好な多層配線構造を製作できる。
このように多層配線構造を製作した後、熱処理を
行なつても第１図の構造では、導体の周囲に絶縁
膜が埋め込まれているので、導体材料の熱処理に
伴つておこる形状の変形を抑止できる。 以上説明したように、本発明は、第１の材料を
表面に有する半導体基板の表面にレジスト膜を形
成し、該レジスト膜をマスクとしてエツチングに
より前記第１の材料を除去し、次にERC形プラ
ズマ堆積法等の低温化学堆積反応により、第２の
材料を調整した厚さ堆積させ、次にレジスト膜を
除去することにより、各配線層を形成するもので
あるから、各配線層の上面を平坦化できる利点が
ある。又、各配線層の上面を平坦化できるので、
各配線層の厚さを自由に調整することができると
共に、レジスト膜によるレジストパターンを微細
化できる。従つて、各配線層の厚さを厚くし、配
線抵抗及び浮遊容量の低減化を図り、且つ平面方
向寸法を小さくできるので、LSIの高密度化、高
速度化を図れる利点がある。又、各配線層の上面
が平坦化できるので、断線、短絡等が生じること
がなくなり、従つて、信頼性、製造歩留りが向上
する利点もある。又、各配線層の上面を平坦化で
きるので、同一のパターンルールを適用できる利
点もある。

【図面の簡単な説明】

第１図は本発明方法により製造した多層配線の
構造を示す断面図、第２図〜第９図は本発明の一
実施例の説明図、第１０図〜第１３図は本発明の
他の実施例の説明図、第１４図〜第１７図は本発
明のその他の実施例の説明図、第１８図は本発明
のその他の実施例の説明図である。 １はシリコン基板、２，４ａ〜４ｇ，１０，１
３は絶縁膜、３ａ〜３ｄ，５ａ〜５ｃは導体層、
６は最終パシベーシヨン膜、７ａ，７ｂ，９，１
１ａ，１１ｂはレジスト膜、８はスペーサ、１
２，１４は堆積層である。

Claims (1)

【特許請求の範囲】
1. １ 第１の材料を表面に有する半導体基板上にレ
   ジストパターンを形成する工程と、該レジストパ
   ターンをマスクとしてエツチングにより前記第１
   の材料を除去する工程と、第２の材料を全面に所
   定の厚さにECRプラズマ堆積法により堆積する
   工程と、前記レジストパターンを除去し、該レジ
   ストパターン上の前記第２の材料の層を除去する
   工程とを繰返して多層配線を形成することを特徴
   とする多層配線の製造方法。