JPH01124265A - 浮遊ゲート型不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は浮遊ゲート電極を有し電気的に書込み及び消去
が可能の浮遊ゲート型不揮発性半導体記憶装置に関する
。

［従来の技術］ 従来、この種の浮遊ゲート型不揮発性半導体記憶装置に
ついては各種の構造が提案され、実用化されている。最
近では電気的に書込み及び消去が可能の不揮発性メモリ
（以下、ＥＥＰＲＯＭという）の開発が進められて実用
化されている。このＥＥＰＲＯＭとしては種々の構造が
考えられているが、−ｆｆｉ的であって信頼性が高いも
のとして、薄い絶縁膜中のファウラーノルドハイム（Ｆ
ｏｕｌｅｒＮｏｒｄｈｅｉｍ　）型トンネル電流を利用
して浮遊ゲート電極中に電荷を蓄積するタイプのメモリ
トランジスタがある（例えば、ＵＳＰ　４２０３１５ｇ
　’）　。

このタイプのメモリトランジスタにおいては、浮遊ゲー
ト電極に電子を注入し、又は浮遊ゲート電極から電子を
注出することにより、その閾値電圧を変化させ、これに
より情報を記憶させるのが一般的である。このため、こ
のようなメモリトランジスタは見かけ上エンハンスメン
ト型にもデプレション型にもなり得る。

第８図は、このような−モリトランジスタにより構成さ
れるメモリセルマトリクスを示す回路図である。セレク
トトランジスタＱｓｘとメモリトランジスタＱ２１とが
直列に接続されてメモリセルが構成され、同様にしてセ
レクトトランジスタＱＢ２１Ｑｓｓ、Ｑｓ４とメモリト
ランジスタＱ２２１　Ｑ２３１Ｑ２４とが夫々直列に接
続されている。各セレクトトランジスタとメモリトラン
ジスタとにより１個のメモリセルが構成されている。セ
レクトトランジスタＱｓｌ乃至ＱＳ４により選択的なプ
ログラミングが可能となり、また、このセレクトトラン
ジスタＱｓｒ乃至Ｑｓ４は選択していないメモリトラン
ジスタがデプレション型になった場合に発生するデジッ
トラインＹ、、Ｙ２の寄生電流を防止する。

このように、このタイプのメモリトランジスタにより実
際のメモリセルマトリクスを構成する場合には、セレク
トトランジスタとメモリトランジスタとを対にしてマト
リクスの配列単位を構成することが必要である。

第９図はこのようなメモリセルの構造を示す模式図であ
る。半導体基板２１の表面近傍の適宜領域にはメモリセ
ルのソース拡散層２２、メモリセルのドレイン拡散層２
３及びトンネル絶縁膜２５領域下のトンネル電極用の拡
散層２４が形成されている。基板２１上には、トンネル
絶縁膜２５及びゲート絶縁膜２６を介して浮遊ゲート環
８ｉ２７が形成されており、この浮遊ゲート電極２７上
にはゲート絶縁膜２８を介して制御ゲート電極２９が形
成されている。また、基板２１上にはゲート絶縁膜３４
を介してセレクトトランジスタのゲート電極３０も形成
されている。

データの書込み又は消去は浮遊ゲート電極２７へ電子を
注入するか又は浮遊ゲート電極２７から電子を放出する
ことにより行う、データの読出しは制御ゲート電極２９
及びセレクトトランジスタのゲート電極３０に所定の電
圧を印加して、ドレイン拡散層２３とソース拡散層２２
との間に電流が流れるか否かにより行われる。

第１０図は従来の他のタイプのメモリトランジスタの構
造を示す断面図である（特開昭５７−１４７２８２　）
　、第１０図に示すメモリトランジスタにおいては、第
９図に示すメモリトランジスタと異なり、半導体基板２
１上に薄いトンネル絶縁膜２５が形成されていない、第
１０図に示すように、半導体基板２１の表面のプログラ
ム領域４０には、バイアス電極３１が形成されており、
このバイアス電極３１と浮遊ゲート電極２７との間には
、ポリシリコン酸化膜３３内に埋込まれたプログラム（
ポリシリコン）電極３２が設けられている。また、浮遊
ゲート電極２７上には絶縁膜を介して制御ゲート電極２
９が形成されている。

一方、浮遊ゲート電極２７及び制御ゲート電極２９は読
出領域４１まで延出しており、この読出領域において紙
面に直交する方向に離隔するソース及びドレイン領域（
図示せず）が基板２１の表面に形成されている。このソ
ース及びトレイン領域及び浮遊ゲート電極２７によりＭ
ＯＳ感知トランジスタが構成されている。この感知トラ
ンジスタにおいては、浮遊ゲート電極２７の両側にて、
制御ゲート電極２９が前記ソース及びドレイン領域の近
傍まで延出されており、浮遊ゲート電極２７の電子が放
出されてデプレション型となりチャネルが形成される検
知領域と、制御ゲート電極２９に電圧を印加することに
よってチャネルが形成される選択領域とが直列に形成さ
れている。このため、制御ゲート電極２９に電圧を印加
することにより、読み出すべきメモリトランジスタが選
択される。

プログラム電極３２と浮遊ゲート電極２７との間の容量
は、浮遊ゲート電極２７と制御ゲート電極２９との間の
容量に比して十分小さい。従って、プログラム電極３２
と制御ゲート電極２９との間に高電圧を印加すると、プ
ログラム電極３２と浮遊ゲート電極２７との間の電界強
度が十分大きくなり、プログラム電極３２がらのトンネ
ル注入が発生し、ポリシリコン酸化膜３３をトンネル電
流が流れ、浮遊ゲート電極２７に電子が注入される。

一方、選択的な読出しは、この制御ゲート電極２つに選
択的に電圧を印加して感知トランジスタの選択領域にチ
ャネルを形成し、そのソース及びドレイン領域間に流れ
る電流の有無を検知することにより行う。このように、
このメモリトランジスタにおいても、制御ゲート電極２
９に電圧を印加することによってチャネルが形成きれる
選択領域を必要とし、各メモリセル毎にセレクトトラン
ジスタに相当するものが設けられている。

なお、この第１０図に示すメモリトランジスタにおいて
は、トンネル電流は比較的厚いポリシリコン酸化膜３３
中を流れる。従って、第９図に示す従来例のように、膜
厚と電気的特性とを正確に制御した極めて薄いトンネル
絶縁Ｍ２５を形成する必要がないので、大規模生産にお
いても信頼性の高い製品を製造することができるという
利点がある。

［発明が解決しようとする問題点］ しかしながら、従来の不揮発性半導体記憶装置において
は、いずれもメモリトランジスタ及びセレクトトランジ
スタという２つのトランジスタにより１つのメモリセル
を構成する必要があるので、必然的にセル面積が大きく
なり、小型化及び大容量化が困難であるという問題点が
ある。

本発明はかかる問題点に鑑みてなされたものであって、
セレクトトランジスタ、デジット線用電極孔及びソース
拡散層の数を減少させることができ、これによりメモリ
セルの実質的な面積を縮小することができて装置全体を
小型化することができる浮遊ゲート型不揮発性半導体記
憶装置を提供することを目的とする。

［問題点を解決するための手段］ 本発明に係る浮遊ゲート型不揮発性半導体記憶装置は、
複数のデジットラインのいずれか１つに接続されたセレ
クトトランジスタと、このセレクトトランジスタとソー
スラインとの間に直列接続された複数個の不揮発性半導
体記憶素子と、を有する半導体記憶素子群を複数群備え
、各半導体記憶素子は、第１導電型の半導体基板に形成
された第２導電型のソース及びドレイン領域と、前記半
導体基板に形成されたフィールド絶縁膜上に形成された
プログラム電極と、このプログラム電極の上方に第１の
ゲート絶縁膜を介して形成された部分と前記ソース及び
ドレイン領域が形成された半導体基板上に第２のゲート
絶縁膜を介して形成された部分とを有する浮遊ゲート電
極と、この浮遊ゲート電極の上方に第３のゲート絶縁膜
を介して形成された制御ゲート電極と、を有し、前記セ
レクトトランジスタはソース及びドレイン領域とゲート
電極とを有し、各半導体記憶素子群に属する半導体記憶
素子はそのプログラム電極を共通とするプログラムライ
ンに接続されており、前記直列接続された半導体記憶素
子の一側に配設された半導体記憶素子のドレイン領域は
前記セレクトトランジスタのソース領域に接続され、そ
の他側に配設された半導体記憶素子のソース領域は前記
ソースラインに接続されていることを特徴とする。

［作用］ 本発明においては、所定の不揮発性半導体記憶素子にデ
ータを与える場合には、プログラム電極及び制御ゲート
電極に所定のレベルの電圧を印加する。プログラム電極
と浮遊ゲート電極との間の容量及び浮遊ゲート電極と制
御ゲート電極との間の容量の組合せ並びにプログラム電
極及び制御ゲート電極に印加する電圧の組合せによって
プログラム電極と浮遊ゲート電極との間の電界強度は決
定される。この電界強度が十分大きくなるような組合せ
を設定し、その極性を変化させることによって電子を浮
遊ゲート電極に蓄積するか、又は、電子を浮遊ゲート電
極から放出することができる。

従って、各不揮発性半導体記憶素子のプログラム電極及
び制御ゲート電極に選択的に所定の電圧を印加すること
により、不揮発性半導体記憶素子に対して選択的にデー
タを与えることができる。

不揮発性半導体記憶素子から選択的にデータを読出す場
合には、選択する素子が属する不揮発性半導体記憶素子
群に接続されるデジットライン及びセレクトトランジス
タのゲート電極にハイレベルを印加し、ソースラインを
ローレベルにする。

そして、その素子群における選択しない不揮発性半導体
記憶素子の各制御ゲート電極には、その浮遊ゲート電極
に電子が注入されたときの閾値電圧よりも高い電圧を印
加する。これにより、選択しない不揮発性半導体記憶素
子は必ずオン状態となる。

選択する不揮発性半導体記憶素子の制御ゲート電極には
１．その浮遊ゲート電極に電子が注入されている場合の
閾値電圧と電子が注入されていない場合の閾値電圧との
間の中間の電圧を印加する。

これにより、選択する不揮発性半導体記憶素子は浮遊ゲ
ート電極に電子が注入されている場合にはオフ状態を継
続し、電子が注入されていない場合にはオンとなる。こ
のため、この素子はその与えられたデータに基きオン又
はオフ状態となる。このようにして、セレクトトランジ
スタがオンとなって選択されたデジットラインに接続さ
れた不揮発性半導体記憶素子のうち、全ての選択しない
不揮発性半導体記憶素子はオンとなっているので、デジ
ットラインに流れる電流を検知することにより選択する
不揮発性半導体記憶素子のオン又はオフを読み出すこと
ができ、この素子に与えられたデータを判断することが
できる。

［実施例］ 以下、添付の図面を参照して本発明の実施例について説
明する。第１図は本発明の第１の実施例に係る浮遊ゲー
ト型不揮発性半導体記憶装置のメモリセルマトリクスを
示す回路図である。読出し用デジットラインＹ１とソー
スラインＶ５との間にセレクトトランジスタＱｓ１及び
メモリトランジスタＱ１．Ｑ３　、Ｑ５　、Ｑ７が直列
に接続されており、また、セレクトトランジスタＱｓｓ
及びメモリトランジスタＱ１う、　Ｑ１３１　Ｑｔｔ＋
　Ｑ９もデジット、ラインＹ１とソースラインＶｓとの
間に直列に接続されている。読出し用デジットラ・イン
Ｙ２とソースラインＶｓとの間には、同様に、セレクト
トランジスタＱＳ２及びメモリトランジスタＱ２１Ｑ４
　、Ｑ６．Ｑａが直列に接続されており、また、セレク
トトランジスタＱ＄４及びメモリトランジスタＱ　１６
１　Ｑ　１４＋　Ｑ　１２１　Ｑ　ｔｏも直列に接続さ
れている。

セレクトトランジスタＱＳ１１Ｑ＄２のゲート電極はア
ドレスラインＺｌに接続されており、セレクトトランジ
スタＱ５３１　ＱＳ４のゲート電極はアドレスラインＺ
２に接続されている。アドレスラインＸｔｔにはメモリ
トランジスタＱｌ、Ｑ２の制御ゲート電極が接続され、
アドレスラインＸ１２にはメモリトランジスタＱ３．Ｑ
４の制御ゲート電極が接続されている。同様に、アドレ
スラインｘ０．。

Ｘ□４．　ｘ２８．　ｘ２．、　Ｘ２６．　ｘ２．には
夫々メモリトランジスタＱ５　、Ｑ６、メモリトランジ
スタＱ７１Ｑ８、メモリトランジスタＱ９　＋　Ｑｔｏ
、メモリトランジスタＱ目ＩＱ１２、メモリトランジス
タＱ１．。

Ｑ１４、及びメモリトランジスタＱ　１５１　Ｑ　１６
の制御ゲート電極が接続されている。

プログラムラインＰ１にはメモリトランジスタＱｌ　・
　Ｑ３　・　Ｑ５　・　Ｑフ　・　Ｑ９　・　Ｑ１１Ｊ
Ｑ１３１Ｑ！５のプログラム電極が接続されており、プ
ログラムラインＰ２にはメモリトランジスタＱ２゜Ｑ４
・　Ｑ６・　Ｑ８・　Ｑ１０・Ｑ１２・　Ｑ１４・　Ｑ
１６のプログラム電極が接続されている。

第２図は第１図に示すメモリセルマトリクスを構成する
半導体装置の各素子のパターンを示す平面図である。第
３図（ａ）、（ｂ）、（ｃ）は、夫々、第２図のＡ−Ａ
’線、Ｂ−Ｂ’線及びＣ−Ｃ′線による断面図である。

電極孔Ｙ１□Ｙ１ｂはデジットラインＹｌとセレクトト
ランジスタＱｓ１゜Ｑａ９のドレイン電極とを夫々接続
するための電極孔であり、電極孔Ｙ　２１Ｌ＋　Ｙ　２
ｂはデジットラインＹ２とセレクトトランジスタＱＳ２
１　ＱＳ４のドレイン電極とを夫々接続するための電極
孔である。

アドレスラインＺｌ　　（セレクトトランジスタのゲー
ト電極配線）とデジットラインＹｌとの重畳部分の基板
主表面がセレクトトランジスタＱｓ１のチャネルである
。同様に、セレクトトランジスタＱＳ２のチャネルはア
ドレスラインＺ１とデジットラインＹ２に接続される基
板主表面との重畳部分に形成され、セレクトトランジス
タＱＳ３１　Ｑ３４のチャネルは夫々アドレスラインＺ
２とデジットラインＹ１　、Ｙ２との重畳部分の基板主
表面に形成される。第２図のプログラム電極９ａ、９ｂ
は第１図のプログラムラインＰＩ、Ｐ２と対応する。

メモリトランジスタＱ！構成領域には浮遊ゲート電極２
ａが形成されており、この浮遊ゲート電極２ａとプログ
ラム電極９ａとの間にトンネル絶縁膜４ａが形成されて
いる。同様に、浮遊ゲート電極２ｂ乃至２ｄ及び２１乃
至２１とプログラム電極９ａとの間には、夫々トンネル
絶縁膜４ｂ乃至４ｄ及び４１乃至４１が形成されている
。また、浮遊ゲート電極２ｅ乃至２ｈ及び２ｍ乃至２ｐ
とプログラム電極９ｂとの間には夫々トンネル絶縁膜４
ｅ乃至４ｈ及び４ｍ乃至４ｐが形成されている。

第３図（ａ）、（ｂ）、（ｃ）に示すように、デジット
ラインＹｌ（第３図（Ｃ）には図示省略）形成領域に読
出領域１９が形成され、半導体基板１に形成されたフィ
ールド絶縁膜１３の配役領域にプログラム領域１８が形
成されている。読出領域１９における半導体基板１の表
面の適宜領域には拡散層１０、ソース拡散層１１及びド
レイン拡散層１２が形成されており、拡散層１０はメモ
リトランジスタＱｒ　、Ｑ３　、Ｑ５　、Ｑフ相互間及
びメモリトランジスタＱｉとセレクトトランジスタＱｓ
１との間を接続する。ソース拡散層１１はソースライン
Ｖｓに接続され、トレイン拡散層１２はデジットライン
Ｙ１に接続されている。読出領域１９の半導体基板１上
にはメモリトランジスタの第２のゲート絶縁膜７及びセ
レクトトランジスタのゲート絶縁膜１５が形成されてい
る。

フィールド絶縁膜１３上の一部領域にはデジットライン
Ｙ１と平行にプログラム電極９ａが形成されており、こ
のプログラム電極９ａ上には第１のゲート絶縁膜５が形
成されている。この第１のゲート絶縁膜５の一部領域は
厚さが約１００人と極めて薄いトンネル絶縁膜４ａ乃至
４ｄとなっている。このトンネル絶縁膜４ａ乃至４ｄを
含む第１のゲート絶縁Ｍ５、第２のゲート絶縁膜７及び
フィールド絶縁膜１３上の適宜領域には、プログラム領
域１８から読出領域１９まで延出する浮遊ゲート電極２
ａ乃至２ｄが形成されている。

浮遊ゲート電極２ａ乃至２ｄ上には第３のゲート絶縁膜
６が形成され、更に、第３のゲート絶縁膜６上には制御
ゲート電極３が形成されている。

また、セレクトトランジスタのゲート絶縁膜１５上には
セレクトトランジスタのゲート電極８が形成されている
。　制御ゲート電極３及びゲート電極８上並びに各メモ
リトランジスタ相互間には眉間絶縁膜１４が形成されて
いる。また、トレイン拡散層１２上の眉間絶縁膜１４に
はデジットライン電極孔Ｙ１．が開孔されており、これ
によりデジットラインＹ１と拡散層１２とが接続されて
いる。

なお、第３図（ａン、（ｂ）、（Ｃ）はセレクトトラン
ジスタＱｓ１及びメモリトランジスタＱｔ＋Ｑ３　、Ｑ
５　、Ｑ７について示しであるが、他のトランジスタも
同様の構成になっている。

次に、このように構成された不揮発性半導体記憶装置の
動作について第４図（ａ＞、（ｂ）。

（ｃ）の配線図を参照して説明する。第４図（ａ）、（
ｂ）、（ｃ）においては、説明を簡単にするために、セ
レクトトランジスタに直列接続されるメモリトランジス
タの数を２個にして図示しである。なお、便宜上、浮遊
ゲート電極に電子を蓄積することを消去、浮遊ゲート電
極から電子を放出させることを書込みとして説明する。

また、Ｈ”はハイレベルの電圧、“Ｌ　Ｉ＋はローレベ
ルの電圧、“Ｍ　１１はハイレベルとローレベルの中間
の電圧である。

第４図（ａ）はメモリトランジスタＱｌの１ビツトを選
択して書込む場合を示す。プログラムラインＰｌには所
定の高電圧の“Ｈ”を印加し、アドレスラインＸｌｌに
は、低電圧の“Ｌ″　（例えば、接地電位）を印加し、
アドレスラインＸ１□には“Ｈ”と“Ｌ”との間の所定
の中間電位“Ｍ”を印加する。そして、プログラムライ
ンＰ２には“Ｍ”又は“Ｌ”を印加する。下記第１表の
書込時欄はプログラムラインＰ２が“Ｌ”の場合のメモ
リトランジスタＱｔ　、Ｑ２　、Ｑ３　、Ｑ４の各トン
ネル絶縁膜に印加される電位差（プログラム電極と浮遊
ゲート電極との間の電位差）を示す。

第１表 第５図はこの電位差を求めるための模式図であり、プロ
グラム電極９、浮遊ゲート電極２及び制御ゲート電極３
相互間に存在する容量を示している。第１表はこの第５
図に示すように、各電極間に存在する各種の容量のうち
、プログラム電極９−浮遊ゲート電極２間の容量を０１
、浮遊ゲート電極２−制御ゲート電極３間の容量を０２
、その他の容量と容量Ｃ，，Ｃ２とを合、わせな全容量
をＣＴとして求めたものである。なお、第５図において
、プログラム電極９と浮遊ゲート電極２相互間の間隔は
ｄ、である。

第６図は横軸にプログラム電極９と浮遊ゲート電極２と
の間の電界強度Ｅをとり、縦軸に閾値電圧Ｖｔをとって
、電界強度による閾値電圧の変化を示したものである。

電界強度がＢからＡに変化すると、閾値電圧が低下し、
電界強度がＡのときに、その閾値電圧は書込み状態のＶ
ＷＴとなる。そして、電界強度がＤの場合には、その閾
値電圧は消去状態のＶＥＴである。

一方、電界強度がＢとＣとの間にある場合には、その閾
値電圧はＶＢ７又はＶＷＴの状態のまま変化しない。

いま、第１表における“Ｈ”、“Ｍ”の電圧値を適宜選
定して、メモリトランジスタＱｌのプログラム電極９と
浮遊ゲート電極２との間の電界強度−Ｃ２Ｈ／ＣＴｄｏ
をＡの値に、メモリトランジスタＱ３における電界強度
ｃ２　（Ｍ−Ｈ）／ＣＴａｏ及びメモリトランジスタＱ
４における電界強度Ｃ２Ｍ／ＣｔｄｏをＢとＣとの間の
値にする。そうすると、選択されたメモリトランジスタ
Ｑ１における電界強度は大きく、その浮遊ゲート電極か
ら電子が放出されて閾値電圧がＶ１ｙ７となり、書込み
が行われる。一方、非選択メモリトランジスタロ２乃至
Ｑ４の電界強度はＢとＣとの間にあるので、その浮遊ゲ
ート電極に対する電子の移動は起こらず、閾値電圧が変
化しないので、書込みはなされない。このように、選択
メモリトランジスタＱ１のみの書込みが可能である。

第４図（ｂ）はメモリトランジスタＱ１の１ビツトのみ
を選択して消去する場合を示す。第４図（ｂ）に示すよ
うに、アドレスラインＸ１、にＩＩ　ＨＩＩ、プログラ
ムラインＰ１．Ｐ２には夫々“Ｌ″。

“Ｍ　１１を印加する。そうすると、各メモリトランジ
スタＱ１乃至Ｑ４には、第１表の消去時欄に示す電位差
が与えられ、メモリトランジスタＱｌの浮遊ゲート電極
２とプログラム電極９との間の電界強度が最強となり、
この浮遊ゲート電極２に電子が蓄積（消去状態）される
、そして、他のメモリトランジスタＱ２乃至Ｑ４の電界
強度はＢとＣとの間にあるので、夫々の浮遊ゲート電極
は電子が蓄積されない、なお、アドレスラインＸ！２は
“Ｍ”又は“Ｌ　１１であればよいが、ここでは、“Ｌ
”として説明している。また、複数のビット（例えば、
メモリトランジスタＱ！、Ｑ２　）を消去する場合は、
第４図（ｂ）におけるプログラムラインＰ、、Ｐ２の双
方を“Ｌ”にすれば、同時に消去することができる。

第４図（ｃ）は読出し時の駆動方法を示す。メモリトラ
ンジスタＱ１を選択して読出す場合には、アドレスライ
ンＸ１１に読出し用低電圧ｖＬを、他のメモリトランジ
スタのアドレスラインに読出し用高電圧Ｖ、を印加する
。このＶＳ２は消去状態のメモリトランジスタの閾値電
圧ＶＡ？よりも高い値に設定され、またＶＬは消去状態
の閾値電圧ＶＥＴと書込み状態の閾値電圧Ｖｗ↑との差
を判別することができる値（閾値電圧ＶＥＴと閾値電圧
Ｖｗ↑との中間のレベル）に設定される。

この結果、メモリトランジスタＱ３．Ｑ４は消去状態で
あっても書込み状態であってもオン状態となる。一方、
メモリトランジスタＱｌの閾値電圧がＶＬよりも低けれ
ば（つまり、書込み状態であれば）、メモリトランジス
タＱｌはオン状態となり、セレクトトランジスタＱｓｌ
はオンであるので、読出し用デジットラインＹ１からメ
モリトランジスタＱｌ、Ｑ３を介してソースラインＶｓ
に電流が流れる。逆に、メモリトランジスタＱ１の閾値
電圧がＶＬよりも高ければ（つまり、消去状態であれば
）、メモリトランジスタＱ１はオフ状態であり、読出し
用デジットラインＹ１には電流が流れない。

このようにして、デジットラインＹ里の電流の有無を検
知することにより、情報の“１”　　ＩＩ　Ｑ　ＩＩを
判定することができる。他のメモリトランジスタを読出
す場合にも、同様にすればよい。このように、本実施例
においては、不揮発性、半導体記憶素子群に１つのセレ
クトトランジスタが接続されていれば、選択的なプログ
ラミング及び読出しができ、また、寄生電流を防止する
こともできる。

従って、セレクトトランジスタ１つに複数個のメモリト
ランジスタを接続することができ、セレクトトランジス
タ、デジットライン用電極孔及び拡散層の数が従来の不
揮発性半導体記憶装置に比して低減される。

第７図（ａ）、（ｂ）は本発明の第２の実施例に係る不
揮発性半導体記憶装置の構造を示す断面図である。本実
施例においても、そのパターン平面図は第２図と同様で
あり、第７図（ａ）、’（ｂ）は夫々第２図のＢ−Ｂ’
線及びｃ−ｃ’線による断面図である。第７図（ａ）、
（ｂ）において第３図（ｂ）、（ｃ）と同一物には同一
符号を付して説明を省略する。

第３図（ｂ）、（Ｃ）に示す実施例においては、プログ
ラム電極９ａ上にトンネル電流を流すための極めて薄い
トンネル絶縁膜４ａ乃至４ｄが形成されているが、この
第７図（ａ）、（ｂ）に示す第２の実施例においては、
このトンネル絶縁膜４ａ乃至４ｄを形成せず、プログラ
ム電極９ａの表面全体にアスペリティ１６を形成しであ
る。このアスペリティ１６はプログラム電極９ａの表面
を９００℃以下の温度で加熱して酸化させることにより
形成される。このような低温酸化により、プログラム電
極９ａの表面には厚さが数人から数十人のアスペリティ
１６が形成され、トンネル電流が流れやすくなる。

このように、第２の実施例においては、プログラム電極
９ａ上に極めて薄いトンネル絶縁膜４ａ乃至４ｄを形成
する必要はなく、プログラム電極９ａと浮遊ゲート電極
２ａ乃至２ｄとのオーバーラツプ部分全体にてトンネル
電流が流れる。従って、膜厚の厳密な制御を要する極め
て薄いトンネル絶縁膜４ａ乃至４ｄを形成する必要がな
いので、大規模生産においても信頼性の高い製品を製造
することができる。

［発明の効果］ 以上説明したように、本発明によれば、１個のセレクト
トランジスタに複数個の不揮発性半導体記憶素子が接続
されているから、セレクトトランジスタと不揮発性半導
体記憶素子とが一対となってメモリトランジスタが構成
される従来の不揮発性半導体記憶装置に比して、そのセ
ル面積を実効的に低減することができる。しかも、この
セル面積の低減は、各素子自体の縮小化は不要であるの
で、製造上の困難性はなく、容易に実現することができ
る。なお、１個のセレクトトランジスタに接続される不
揮発性半導体記憶素子の数を多くする程、この縮小効果
が大きくなることは勿論である。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係る浮遊ゲート型不揮
発性半導体記憶装置のメモリセルマトリクスを示す回路
図、第２図は同じくその浮遊ゲート型不揮発性半導体記
憶装置の各素子のパターンを示す平面図、第３図（ａ）
、（ｂ）及び（Ｃ）は夫々第２図のＡ−Ａ’線、Ｂ−Ｂ
’線及びＣ−Ｃ′線による断面図、第４図（ａ）、（ｂ
）、（Ｃ）は同じくその動作を説明するための回路図、
第５図は電界強度を説明するための模式図、第６図は閾
値電圧と電界強度との関係を示すグラフ図、第７図（ａ
）、（ｂ）は本発明の第２の実施例に係る浮遊ゲート型
不揮発性半導体記憶装置の構造を示す断面図であり、夫
々第２図のＢ−Ｂ’線及びｃ−ｃ’線による断面図、第
８図は従来の浮遊ゲート型不揮発性半導体記憶装置のメ
モリセルマトリクスを示す回路図、第９図は同じくその
構造を示す断面図、第１０図は従来の他の浮遊ゲート型
不揮発性半導体記憶装置の構造を示す断面図である。 １．２１；半導体基板、２，２ａ〜２Ｐ、２７；浮遊ゲ
ート電極、３．２９．制御ゲート電極、４ａ〜４ｐ、２
５；）ンネル絶縁膜、５；第１のゲート絶縁膜、６；第
３のゲート絶縁膜、７：第２のゲート絶縁膜、８．３０
；セレクトトランジスタのゲート電極、１０，２４；拡
散層、１１゜２２；ソース拡散層、１２．２３；ドレイ
ン拡散層、１３；フィールド絶縁膜、１４；層間絶縁膜
、１５；ゲート絶縁膜、１６；アスペリティ、３１；バ
イアス電極、９．９ａ、９ｂ、３２ニブログラム電極、
１８，４０；プログラム領域、１つ。

Claims (1)

【特許請求の範囲】
1. 　複数のデジットラインのいずれか１つに接続されたセ
   レクトトランジスタと、このセレクトトランジスタとソ
   ースラインとの間に直列接続された複数個の不揮発性半
   導体記憶素子と、を有する半導体記憶素子群を複数群備
   え、各半導体記憶素子は、第１導電型の半導体基板に形
   成された第２導電型のソース及びドレイン領域と、前記
   半導体基板に形成されたフィールド絶縁膜上に形成され
   たプログラム電極と、このプログラム電極の上方に第１
   のゲート絶縁膜を介して形成された部分と前記ソース及
   びドレイン領域が形成された半導体基板上に第２のゲー
   ト絶縁膜を介して形成された部分とを有する浮遊ゲート
   電極と、この浮遊ゲート電極の上方に第３のゲート絶縁
   膜を介して形成された制御ゲート電極と、を有し、前記
   セレクトトランジスタはソース及びドレイン領域とゲー
   ト電極とを有し、各半導体記憶素子群に属する半導体記
   憶素子はそのプログラム電極を共通とするプログラムラ
   インに接続されており、前記直列接続された半導体記憶
   素子の一側に配設された半導体記憶素子のドレイン領域
   は前記セレクトトランジスタのソース領域に接続され、
   その他側に配設された半導体記憶素子のソース領域は前
   記ソースラインに接続されていることを特徴とする浮遊
   ゲート型不揮発性半導体記憶装置。