JPH01120114A - 同期三角波発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デジタル処理回路と同期した三角波を発生す
る回路に関する。

〔従来の技術〕

従来は、この種装置はすべての回路要素がアナログ回路
であったので、演算増幅器等で作成していた。

〔発明が解決しようとする問題点〕

しかるに、従来例における三角波発生回路は、電源変動
、温度変化などによるドリフト等のため波形演算にしば
しば誤差が生じる不具合な点を持つものであり、しかも
近時、制御演算回路がデジタル化される傾向にあるとき
、このようなアナログ演算では他の主演算を行なうデジ
タル演算たとえばＣＰＵ　（中央処理装置）との同期を
とることが甚だ困難であるという欠点を有する。

ここにおいて本発明は、基本となる波形演算をデジタル
的に行なう同期三角波発生回路を提供することを、その
目的とする。

〔問題点を解決するための手段〕

本発明は、 デジタル回路の発生する基本タイミングを形成する方形
波の信号をその一方のエツジで１／２に分周し、 この出力で積分器の積分電圧スロープを制御し、三角波
電圧を発生させるとともに、 方形波の他方のエツジで微少パルスを作成してこの微少
パルスで積分器のコンデンサを放電し、三角波電圧のド
リフトを防止し、オン争デイレイ時間による不感帯を少
なくする 同期三角波発生口路である。

〔作　用〕

本発明は、ＣＰＵの割込みに用いる方形波（基本タイミ
ングＰＷあるいは信号Ｂ）に同期して、三角波出力電圧
Ｃを発生させるとともに、この回路の零調のタイミング
でＯＮ　　ＤＥＬＹ時間を相殺する。

〔実施例〕

本発明の一実施例の回路構成を表わすブロック図を第１
図に示す。

第２図は、その三角波電圧発生のための波形演算を説明
するタイムチャートである。

そして、本発明が適用されるＡＣサーボ回路の構成図を
第３図に表わす。

この第３図のＡＣサーボ回路について、先ず、述べてお
く。

３相（Ｕ、Ｖ、Ｗ相）ＰＷＭ　（パルＸ幅変調）回路の
トランジスタ・ブリッジの各ベースドライブ信号ＢＤＩ
〜ＢＤ６を出力する回路構成である。

Ｕ相電流指令１ＵＲＥＰとＵ相フィードバック電流■υ
ＦＢの偏差からＵ相電圧指令ＡＵを電流アンプＩＣＩで
導出し、三角波発生回路３０１との同期をコンパレータ
ＩＣ４で演算し、ＵｍＰＷＭ出力ＭＵをベースドライブ
信号ＢＤＩとし、さらにそれをインバータＩＣ７で位相
反転してベースドライブ信号ＢＤ２としている。

Ｖ相ＰＷＭ出力についても全く同様であり、Ｗ相ＰＷＭ
出力についてはＵ相、■相の両者からＷ相ＰＷＭ出力を
算出している。

ここに、３０２〜３２７は抵抗、ＩＣ２，ＩＣ２は電流
アンプ、ＩＣ５，ＩＣ６はコンパレータ、ＩＣ８はイン
バータ、ＩＣ９はオペアンプである。

そこで、本発明の回路構成ならびにその作用について、
−実施に基づき説明する。

基本タイミングＰＷが与えられると、アンプＡＭＰ１を
経て位相反転増幅し、フリップフロップ（Ｓｅｒｉｅｓ
　５４．／７４　Ｆｌｉｐ−Ｆｌｏｐｓ　）　１を介し
てシフトレジスタ（８−Ｂｌｔ　Ｐａｒａｌｌｅｌ−ｏ
ｕｔｓｅｒｌａｌ　ＳｈｌｆｔＲｅｇｌｓＬｅｒ）　２
のシリアルインプットｓｉに加わり、クロックＣＰによ
り演算され、基本タイミングＰＷは１／２に分周されか
つ３クロック遅らせて信号Ａとする。このタイミングが
第２図におけるＴ　　−Ｔ　　とＴ　〜Ｔ　ならびにＴ
３〜Ｔ４で示３　　５　　４　　　Ｂ される。

また、基本タイミングＰＷはシフトレジスタ３のシリア
ルインプットｓｉにも与えられ、そのＱ　出力と彎出力
の反転出力がナンドＮＡＮＤに入力し、６クロツク幅の
パルスＢを得る（Ｔｌ〜Ｔ２・Ｔ５〜Ｔｏ・−）。

ここに、信号Ａの３クロツクの遅れは三角波電圧ＣのＵ
Ｐ、ＤＯＷＮのスロープ時間を同一とするためである。

そして信号Ａは、アンプＡＭＰ３を経て、正の基準電圧
＋ｖＲＥｆ’あるいは負の基準電圧−ｖＲＥｆから演算
増幅器ＯＰＡＭＰへの入力電圧を切替える、切替スイッ
チ４を制御する。

しかしながら、信号Ａによる入力電圧だけだと演算増幅
器ＯＰＡＭＰの出力電圧の三角波はドリフトする。

よって、零となるタイミングで信号Ｂでアナログスイッ
チＳＷをＯＮすることにより、積分器を形成する積分コ
ンデンサＣ１を放電し、ドリフトを防止する。

また、この零になっている時間は、サーボ回路のトラン
ジスタブリッジにおける１つのアームの上、下のトラン
ジスタが同時にＯＮするのを防止する時間、つまりＯＮ
　　ＤＥＬＹによる不感帯を少な（する。

なお、ＡＭＰ４はアンプ、Ｒ１〜Ｒ３は抵抗であり、さ
きのＯＮ　　ＤＥＬＹに関しては、本出願人が先行出願
した特願昭６２−１３４６２１号にくわしく、その概要
を掲げれば、 ［ＤＣサーボシステムおよびＡＣサーボシステムの電圧
位相の１８０″ずれた二つの定常的な三角波電圧と電動
機を駆動させる電圧指令値を比較してＰＷＭパターン電
圧を発生する方式において、電動機に剛性が要求される
ときに、 二つの三角波電圧と電圧指令値を比較した二つの出力電
圧のうちの一方の電圧を、指定した量だけその電圧位相
をずらして、 停止時でも電動機に正負同量の電流を交互に流すように
した ことを特徴とするＰＷＭ電圧発生方式。」である。

さらに、信号Ｂは制御系全体を制御するＣＰＵ（図示し
ていない）に対する割込信号とすることで、ＰＷＭとＣ
ＰＵの処理の同期を確実に行なうことが可能である。

〔発明の効果〕

近年、電動機のサーボ駆動の分野においてもデジタル化
の傾向は大きくなっており、しかも最も高速応答を要求
される電流ループは当面アナログ制御が残るものであり
、電流アンプをアナログで作成したソフトウェアサーボ
では終段のＰＷＭをＣＰＵの演算周期と合わせる必要が
ある。

かくして本発明によれば、デジタル回路の処理に同期し
たＰＷＭ波形を得ることができ、かつＯＮ　　ＤＥＬＹ
の補正が可能となり、不感帯が小さくすることができる
。

また、デジタル制御とアナログ制御が混在するシステム
においても、それらの同期化を実現する一つの手段とな
る。

【図面の簡単な説明】

第１図は本発明の一実施例の回路構成を表わすブロック
図、第２図はその動作波形図、第３図は本発明が適用さ
れるＰＷＭ駆動回路図である。 １・・・フリップフロップ ２．３・・・シフトレジスタ ４・・・切換スイッチ ＯＰＡＭＰ・・・演算増幅器 ＡＭＰ１〜ＡＭＰ４・・・位相反転アンプＮＡＮＤ・・
・ナンド ＣＰ・・・クロック ＋ＶＲＥｒ・・・正の基準電圧 ””ｖＲＥｒ・・・負の基準電圧 ＳＷ・・・アナログスイッチ Ｃ・・・コンデンサ Ｒ１−Ｒ３・・・抵抗。 出願人代理人　　佐　　藤　　−雄 第３因

Claims (1)

1. 【特許請求の範囲】 １、デジタル回路の発生する基本タイミングを形成する
   方形波の信号をその一方のエッジで１／２に分周し、 この出力で積分器の積分電圧スロープを制御し、三角波
   電圧を発生させるとともに、 方形波の他方のエッジで微少パルスを作成してこの微少
   パルスで積分器のコンデンサを放電し、三角波電圧のド
   リフトを防止し、オン・ディレィ時間による不感帯を少
   なくする ことを特徴とする同期三角波発生回路。