JP7828487B2 - 表示基板及びその製造方法、表示装置 - Google Patents

Description

（関連出願の相互参照）
本願は、出願日が２０２０年１２月２１日であり、出願番号がＪＰ２０２０－５７１３６４であり、発明の名称が「表示基板及びその製造方法、表示装置」である出願の分割出願である。

本明細書は表示技術分野に関し、具体的に表示基板及びその製造方法、表示装置に関する。

有機発光ダイオード（ＯＬＥＤ、Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｅｖｉｃｅ）表示基板は従来の液晶表示（ＬＣＤ、Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）と異なる表示基板であり、自発的に発光でき、温度特性が高く、消費電力が少なく、応答が速く、湾曲可能で、極めて軽薄で、コストが低いという利点を有する。従って、既に新世代表示装置の重要な発展方向の１つになって、注目を集めている。

ＯＬＥＤ表示基板の高周波数駆動を実現するために、関連技術において二重データ線を有するＯＬＥＤ表示基板が提供され、つまり同一列の画素が２本のデータ線に接続される。ところが、関連技術におけるＯＬＥＤ表示基板は高周波数駆動を実現できるものの、分解能が一般的により低いため、市場における表示デバイスの高分解能への要件を満たすことが不可能である。

以下は本明細書における詳しく説明される主題の概説である。本概説は特許請求の範囲を制限するためのものではない。

表示基板であって、表示基板に平行する平面において、前記表示基板はベースに設置される複数本のグリッド線、複数本のデータ線、複数本の電源コード及び複数のサブ画素を備え、少なくとも１つのサブ画素は発光デバイスと、前記発光デバイスを駆動して発光させるように構成される駆動回路とを備え、前記駆動回路は複数のトランジスタ及び記憶コンデンサを備え、表示基板に垂直である平面において、前記表示基板はベースと、前記ベースに設置される複数の機能層とを備え、前記複数の機能層は順に設置される半導体層、第１導電層、第２導電層、第３導電層及び第４導電層を備え、前記複数の機能層の間に第１絶縁層、第２絶縁層、第３絶縁層及び第４絶縁層がそれぞれ設置され、グリッド線延在方向において、前記電源コードが少なくとも１つの機能層を介して互いに接続される。

例示的な実施形態では、前記データ線延在方向において、前記電源コードは順に接続されるサブ電源コードを複数備え、少なくとも１つのサブ電源コードが１つのサブ画素に設置され、少なくとも１つのサブ画素のサブ電源コードは順に接続される複数の電源部を備え、少なくとも１つの電源部と前記電源部に接続される電源部とが９０度を超えて１８０度未満の夾角をなす。

例示的な実施形態では、前記少なくとも１つの電源部及び前記電源部に接続される電源部のうち、１つの電源部が前記データ線に平行に設置される。

例示的な実施形態では、前記サブ電源コードは第１電源部、第２電源部及び第３電源部を備え、前記第２電源部は前記第１電源部及び第３電源部に接続されるように構成され、前記第１電源部及び第３電源部が前記データ線に平行に設置され、前記第２電源部と前記第１電源部とがなす夾角は９０度を超えて１８０度未満であり、前記第２電源部と前記第３電源部とがなす夾角は９０度を超えて１８０度未満である。

例示的な実施形態では、前記第１電源部が同じ列の前の行のサブ画素における第３電源部に接続され、前記第３電源部が同じ列の次の行のサブ画素における第１電源部に接続される。

例示的な実施形態では、前記第１電源部がデータ線延在方向に沿って延在する長さは前記第１電源部の平均幅より大きく、前記第２電源部が傾斜方向に沿って延在する長さは前記第２電源部の平均幅より大きく、前記第３電源部がデータ線延在方向に沿って延在する長さは前記第３電源部の平均幅より大きく、前記傾斜方向は前記第２電源部と前記第１電源部とが前記夾角をなす方向である。

例示的な実施形態では、前記第３電源部の平均幅が前記第１電源部の平均幅より小さい。

例示的な実施形態では、前記第１電源部の前記第３電源部寄りのグリッド線延在方向における片側のエッジと前記第３電源部の前記第１電源部寄りのグリッド線延在方向における片側のエッジとの距離は前記第３電源部の平均幅に相当する。

例示的な実施形態では、前記表示基板は更に第１接続部を備え、少なくとも１つのサブ画素における記憶コンデンサの第２電極とグリッド線延在方向における隣接するサブ画素における記憶コンデンサの第２電極とが前記第１接続部により互いに接続され、少なくとも１つのサブ画素において、前記第２電源部のベース上での直交投影と前記記憶コンデンサの第２電極のベース上での直交投影とが重複領域を有し、又は、前記第２電源部のベース上での直交投影と前記第１接続部のベース上での直交投影とが重複領域を有する。

例示的な実施形態では、前記第２電源部のベース上での直交投影と前記記憶コンデンサの第１電極のベース上での直交投影とが重複領域を有する。

例示的な実施形態では、前記第２電源部のベース上での直交投影と前記グリッド線のベース上での直交投影とが重複領域を有する。

例示的な実施形態では、前記複数のトランジスタは第２トランジスタを含み、前記第１電源部のベース上での直交投影と前記第２トランジスタのベース上での直交投影とが重複領域を有する。

例示的な実施形態では、前記表示基板は前記第４導電層上に設置される第５絶縁層と、前記第５絶縁層上に設置される第５導電層とを更に備え、前記第５絶縁層上に第５貫通孔が設置され、前記第５貫通孔は前記第５導電層を前記第４導電層に接続させるように構成され、前記第５貫通孔のベース上での直交投影と前記サブ電源コードのベース上での直交投影とが重複領域を有しない。

例示的な実施形態では、少なくとも１つのサブ画素において、前記第５貫通孔のベース上での直交投影と前記サブ電源コードにおける第１電源部の前記データ線延在方向におけるダミー延長線のベース上での直交投影とが重複領域を有する。

例示的な実施形態では、前記第１絶縁層、第２絶縁層及び第３絶縁層上に第８貫通孔が設置され、前記第８貫通孔は前記データ線によりデータ信号が前記半導体層に書き込まれるように構成され、前記第８貫通孔のベース上での直交投影と前記サブ電源コードにおける第１電源部及び第２電源部のベース上での直交投影とが重複領域を有しない。

例示的な実施形態では、少なくとも１つのサブ画素において、前記第８貫通孔のベース上での直交投影と前記サブ電源コードにおける第３電源部の前記データ線延在方向におけるダミー延長線のベース上での直交投影とが重複領域を有する。

例示的な実施形態では、前記電源コードは前記第３導電層又は前記第４導電層に設置され、前記電源コードと前記データ線とが同一層に設置される。

例示的な実施形態では、前記電源コードが前記第３導電層に設置され、前記データ線が前記第４導電層に設置され、又は、前記データ線が前記第３導電層に設置され、前記電源コードが前記第４導電層に設置される。

例示的な実施形態では、前記表示基板は更に第１接続部を備え、少なくとも１つのサブ画素における記憶コンデンサの第２電極とグリッド線延在方向における隣接するサブ画素における記憶コンデンサの第２電極とが前記第１接続部により互いに接続される。

例示的な実施形態では、２×４個のサブ画素を含む領域が少なくとも１つあり、１行の第１サブ画素における記憶コンデンサの第２電極と第２サブ画素における記憶コンデンサの第２電極とが前記第１接続部により互いに接続され、第２サブ画素における記憶コンデンサの第２電極が第３サブ画素における記憶コンデンサの第２電極に直接接続され、第３サブ画素における記憶コンデンサの第２電極と第４サブ画素における記憶コンデンサの第２電極とが前記第１接続部により互いに接続され、他の１行の第１サブ画素における記憶コンデンサの第２電極が第２サブ画素における記憶コンデンサの第２電極に直接接続され、第２サブ画素における記憶コンデンサの第２電極と第３サブ画素における記憶コンデンサの第２電極とが前記第１接続部により互いに接続され、第３サブ画素における記憶コンデンサの第２電極が第４サブ画素における記憶コンデンサの第２電極に直接接続される。

例示的な実施形態では、第１サブ画素における半導体層と第２サブ画素における半導体層とが間隔を置いて設置され、第２サブ画素における半導体層と第３サブ画素における半導体層とが間隔を置いて設置され、第３サブ画素における半導体層と第４サブ画素における半導体層とが間隔を置いて設置される。

例示的な実施形態では、前記第３導電層は第５トランジスタの第１極を備え、第１サブ画素における第５トランジスタの第１極と第２サブ画素における第５トランジスタの第１極とが間隔を置いて設置され、第２サブ画素における第５トランジスタの第１極と第３サブ画素における第５トランジスタの第１極とが間隔を置いて設置され、第３サブ画素における第５トランジスタの第１極と第４サブ画素における第５トランジスタの第１極とが間隔を置いて設置される。

例示的な実施形態では、２×４個のサブ画素を含む領域が少なくとも１つあり、１行の第１サブ画素における記憶コンデンサの第２電極と第２サブ画素における記憶コンデンサの第２電極とが前記第１接続部により互いに接続され、第２サブ画素における記憶コンデンサの第２電極と第３サブ画素における記憶コンデンサの第２電極とが切断されるように設置され、第３サブ画素における記憶コンデンサの第２電極と第４サブ画素における記憶コンデンサの第２電極とが前記第１接続部により互いに接続され、他の１行の第１サブ画素における記憶コンデンサの第２電極と第２サブ画素における記憶コンデンサの第２電極とが切断されるように設置され、第２サブ画素における記憶コンデンサの第２電極と第３サブ画素における記憶コンデンサの第２電極とが前記第１接続部により互いに接続され、第３サブ画素における記憶コンデンサの第２電極と第４サブ画素における記憶コンデンサの第２電極とが切断されるように設置される。

例示的な実施形態では、前記第３導電層は第５トランジスタの第１極及び第２接続部を備え、１行の第１サブ画素における第５トランジスタの第１極と第２サブ画素における第５トランジスタの第１極とが切断されるように設置され、第２サブ画素における第５トランジスタの第１極と第３サブ画素における第５トランジスタの第１極とが前記第２接続部により互いに接続され、第３サブ画素における第５トランジスタの第１極と第４サブ画素における第５トランジスタの第１極とが切断されるように設置され、他の１行の第１サブ画素における第５トランジスタの第１極と第２サブ画素における第５トランジスタの第１極とが前記第２接続部により互いに接続され、第２サブ画素における第５トランジスタの第１極と第３サブ画素における第５トランジスタの第１極とが切断されるように設置され、第３サブ画素における第５トランジスタの第１極と第４サブ画素における第５トランジスタの第１極とが前記第２接続部により互いに接続される。

例示的な実施形態では、グリッド線延在方向において、前記電源コードが前記記憶コンデンサの第２電極及び第５トランジスタの第１極により互いに接続される。

例示的な実施形態では、前記第４絶縁層上には前記第５トランジスタの第１極を露出させる第１貫通孔が設置され、前記第３絶縁層上には前記記憶コンデンサの第２電極を露出させる第２貫通孔が設置され、前記電源コードが前記第１貫通孔により前記第５トランジスタの第１極に接続され、前記第５トランジスタの第１極が前記第２貫通孔により前記記憶コンデンサの第２電極に接続される。

例示的な実施形態では、少なくとも１つのサブ画素において、前記第１貫通孔の数が１つであり、前記第２貫通孔の数が複数であり、複数の第２貫通孔が前記データ線延在方向に沿って設置され、前記電源コードのベース上での直交投影は前記第１貫通孔のベース上での直交投影を含み、前記第５トランジスタの第１極のベース上での直交投影は前記第２貫通孔のベース上での直交投影を含む。

例示的な実施形態では、前記半導体層は第３接続部を含み、１行の第１サブ画素における半導体層と第２サブ画素における半導体層とが切断されるように設置され、第２サブ画素における半導体層と第３サブ画素における半導体層とが前記第３接続部により互いに接続され、第３サブ画素における半導体層と第４サブ画素における半導体層とが切断されるように設置され、他の１行の第１サブ画素における半導体層と第２サブ画素における半導体層とが前記第３接続部により互いに接続され、第２サブ画素における半導体層と第３サブ画素における半導体層とが切断されるように設置され、第３サブ画素における半導体層と第４サブ画素における半導体層とが前記第３接続部により互いに接続される。

例示的な実施形態では、グリッド線延在方向において、前記電源コードが前記半導体層の第３接続部及び記憶コンデンサの第２電極により互いに接続される。

例示的な実施形態では、前記第３絶縁層上には前記記憶コンデンサの第２電極を露出させる第１１貫通孔が設置され、前記第１絶縁層、第２絶縁層及び第３絶縁層上には前記半導体層の第３接続部を露出させる第１２貫通孔が設置され、前記電源コードが前記第１１貫通孔により前記記憶コンデンサの第２電極に接続され、前記電源コードが前記第１２貫通孔により前記半導体層の第３接続部に接続される。

例示的な実施形態では、少なくとも１つのサブ画素において、前記第１１貫通孔の数が１つであり、前記第１２貫通孔の数が複数であり、複数の第１２貫通孔が前記データ線延在方向に沿って設置され、前記電源コードのベース上での直交投影は前記第１１貫通孔及び第１２貫通孔のベース上での直交投影を含む。

例示的な実施形態では、前記複数のトランジスタは第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタ及び第７トランジスタを含み、少なくとも１つのサブ画素において、前記半導体層は、少なくとも、第１トランジスタの位置する第１アクティブエリア、第２トランジスタの位置する第２アクティブエリア、第３トランジスタの位置する第３アクティブエリア、第４トランジスタの位置する第４アクティブエリア、第５トランジスタの位置する第５アクティブエリア、第６トランジスタの位置する第６アクティブエリア、及び第７トランジスタの位置する第７アクティブエリアを備え、前記第１アクティブエリア、第２アクティブエリア、第３アクティブエリア、第４アクティブエリア、第５アクティブエリア、第６アクティブエリア及び第７アクティブエリアが一体構造である。

例示的な実施形態では、前記第２アクティブエリアと第１アクティブエリアとのグリッド線延在方向における距離が前記第２アクティブエリアと第７アクティブエリアとのグリッド線延在方向における距離より小さい。

例示的な実施形態では、前記第７アクティブエリア及び第１アクティブエリアは、データ信号を書き込むデータ線から電源コードまでの方向に沿って順に設置される。

例示的な実施形態では、少なくとも１つのサブ画素はデータ線延在方向に沿って順に設置される第１領域、第２領域及び第３領域を備え、前記第１アクティブエリア及び第７アクティブエリアが前記第１領域の第２領域を離れる側に設置され、前記第２アクティブエリア及び第４アクティブエリアが前記第１領域の第２領域寄り側に設置され、前記第３アクティブエリアが前記第２領域内に設置され、前記第５アクティブエリア及び第６アクティブエリアが前記第３領域内に設置される。

例示的な実施形態では、前記第１トランジスタの第１極が初期信号線に接続され、第１トランジスタＴ１の第２極が前記記憶コンデンサの第１電極に接続され、前記第２トランジスタの第１極が記憶コンデンサの第１電極に接続され、前記第２トランジスタの第２極が第６トランジスタの第２極に接続され、前記第３トランジスタの第１極が第４トランジスタの第２極に接続され、前記第３トランジスタの第２極が第６トランジスタの第２極に接続され、前記第４トランジスタの第１極がデータ線に接続され、前記第５トランジスタの第１極が電源コードに接続され、前記第５トランジスタの第２極が第３トランジスタの第１極に接続され、前記第６トランジスタの第２極が発光デバイスの陽極に接続され、前記第７トランジスタの第１極が初期信号線に接続され、前記第７トランジスタの第２極が発光デバイスの陽極に接続され、前記第１アクティブエリアがそれぞれ第２アクティブエリア及び第７アクティブエリアに接続され、前記第２アクティブエリアがそれぞれ第３アクティブエリア及び第６アクティブエリアに接続され、前記第４アクティブエリアがそれぞれ第３アクティブエリア及び第５アクティブエリアに接続される。

例示的な実施形態では、グリッド線延在方向において、隣接するサブ画素の半導体層同士が対称関係を持つ。

例示的な実施形態では、２×２個のサブ画素を含む領域が少なくとも１つあり、１行の第１サブ画素における半導体層の形状が他の１行の第２サブ画素における半導体層の形状と同じであり、１行の第２サブ画素における半導体層の形状が他の１行の第１サブ画素における半導体層の形状と同じである。

例示的な実施形態では、前記半導体層は第３接続部を備え、少なくとも１つのサブ画素における半導体層が前記第３接続部によりグリッド線延在方向における隣接するサブ画素における半導体層に接続される。

例示的な実施形態では、前記第３接続部が第５トランジスタのアクティブエリアに接続される。

例示的な実施形態では、前記第３接続部のベース上での直交投影と前記電源コードのベース上での直交投影とが重複領域を有する。

例示的な実施形態では、前記第１絶縁層、第２絶縁層及び第３絶縁層上には前記第３接続部を露出させる第１２貫通孔が設置され、前記電源コードが前記第１２貫通孔により前記第３接続部に接続される。

例示的な実施形態では、２×４個のサブ画素を含む領域が少なくとも１つあり、１行の第１サブ画素における半導体層と第２サブ画素における半導体層とが切断されるように設置され、第２サブ画素における半導体層と第３サブ画素における半導体層とが前記第３接続部により互いに接続され、第３サブ画素における半導体層と第４サブ画素における半導体層とが切断されるように設置され、他の１行の第１サブ画素における半導体層と第２サブ画素における半導体層とが前記第３接続部により互いに接続され、第２サブ画素における半導体層と第３サブ画素における半導体層とが切断されるように設置され、第３サブ画素における半導体層と第４サブ画素における半導体層とが前記第３接続部により互いに接続される。

例示的な実施形態では、画素列が少なくとも１つあり、前記データ線延在方向において、前記データ線は順に接続されるサブデータ線を複数備え、サブ画素が少なくとも１つあり、前記サブ画素とグリッド線延在方向における隣接するサブ画素との間に２本のサブデータ線が設置される。

例示的な実施形態では、前記２本のサブデータ線が互いに平行する。

例示的な実施形態では、少なくとも１つのサブ画素において、前記第１絶縁層、第２絶縁層及び第３絶縁層上には半導体層を露出させる第８貫通孔が設置され、前記第４絶縁層上には第４トランジスタの第１極を露出させる第３貫通孔が設置され、前記データ線が前記第３貫通孔により第４トランジスタの第１極に接続され、前記第４トランジスタの第１極が前記第８貫通孔により半導体層に接続される。

例示的な実施形態では、グリッド線延在方向において、隣接するサブ画素の第８貫通孔同士が対称関係を持つ。

例示的な実施形態では、前記データ線が前記第３導体層に設置され、前記電源コードが前記第３導体層に設置される。

例示的な実施形態では、前記データ線が前記第４導体層に設置され、前記電源コードが前記第３導体層又は第４導体層に設置される。

例示的な実施形態では、少なくとも１列のサブ画素において、前記データ線は第１サブデータ線及び第２サブデータ線を備え、前記第１サブデータ線及び第２サブデータ線がそれぞれ該列のサブ画素の両側に位置する。

例示的な実施形態では、前記電源コードが前記第１サブデータ線と第２サブデータ線との間に位置する。

例示的な実施形態では、グリッド線延在方向において、隣接するサブ画素の画素構造同士が対称関係を持つ。

例示的な実施形態では、２×２個のサブ画素を含む領域が少なくとも１つあり、１行の第１サブ画素の画素構造が他の１行の第２サブ画素の画素構造と同じであり、１行の第２サブ画素の画素構造が他の１行の第１サブ画素の画素構造と同じである。

例示的な実施形態では、前記表示基板は更にリセット信号線、発光制御線及び初期信号線を備え、前記半導体層は少なくとも複数のトランジスタのアクティブエリアを備え、前記第１導体層は少なくともグリッド線、発光制御線、リセット信号線、記憶コンデンサの第１電極及び複数のトランジスタのゲート電極を備え、前記第２導体層は少なくとも初期信号線及び記憶コンデンサの第２電極を備え、前記第３導体層は少なくとも複数のトランジスタのソース・ドレイン電極を備え、前記第４導体層は少なくともデータ線及び電源コードを備える。

例示的な実施形態では、少なくとも１つのサブ画素はデータ線延在方向に沿って順に設置される第１領域、第２領域及び第３領域を備え、前記グリッド線、初期信号線及びリセット信号線が前記第１領域に位置し、前記記憶コンデンサの第１電極及び第２電極が前記第２領域に位置し、前記発光制御線が前記第３領域に位置する。

例示的な実施形態では、前記第２導体層は更にシールド電極を備え、少なくとも１つのサブ画素において、前記シールド電極のベース上での直交投影と前記電源コードのベース上での直交投影とが重複領域を有する。

例示的な実施形態では、前記電源コードが貫通孔により前記シールド電極に接続される。

例示的な実施形態では、データ線延在方向において、前記シールド電極がグリッド線とリセット信号線との間に設置される。

例示的な実施形態では、前記シールド電極はグリッド線延在方向に沿って延在する第１部と、データ線延在方向に沿って延在する第２部とを備え、前記第１部の第２部寄りの一端が前記第２部の第１部寄りの一端に接続される。

例示的な実施形態では、前記第１導体層はデータ線延在方向に沿って延在するゲートブロックを更に備え、前記ゲートブロックが前記グリッド線に接続され、データ線延在方向において、前記ゲートブロックと前記シールド電極の第２部とが正対領域を有する。

例示的な実施形態では、前記複数のトランジスタのソース・ドレイン電極は第２トランジスタの第１極を含み、前記第２絶縁層及び第３絶縁層上には前記記憶コンデンサの第１電極を露出させる第７貫通孔が設置され、前記第１絶縁層、第２絶縁層及び第３絶縁層上には第２トランジスタのアクティブエリアを露出させる第９貫通孔が設置され、前記第２トランジスタの第１極の一端が第７貫通孔により前記記憶コンデンサの第１電極に接続され、他端が第９貫通孔により第２トランジスタのアクティブエリアに接続される。

例示的な実施形態では、前記第２トランジスタの第１極のベース上での直交投影と前記グリッド線のベース上での直交投影とが重複領域を有し、前記第２トランジスタの第１極のベース上での直交投影と前記発光制御線、リセット信号線及び初期信号線のベース上での直交投影とが重複領域を有しない。

例示的な実施形態では、前記複数のトランジスタのソース・ドレイン電極は第１トランジスタの第１極を含み、前記第３絶縁層上には初期信号線を露出させる第６貫通孔が設置され、前記第１絶縁層、第２絶縁層及び第３絶縁層上には第１トランジスタのアクティブエリアを露出させる第１０貫通孔が設置され、前記第１トランジスタの第１極の一端が第６貫通孔により前記初期信号線に接続され、他端が第１０貫通孔により第１トランジスタのアクティブエリアに接続される。

例示的な実施形態では、前記第１トランジスタの第１極のベース上での直交投影と前記リセット信号線のベース上での直交投影とが重複領域を有し、前記第１トランジスタの第１極のベース上での直交投影と前記グリッド線及び発光制御線のベース上での直交投影とが重複領域を有しない。

例示的な実施形態では、前記表示基板は前記第４導電層上に設置される第５絶縁層と、前記第５絶縁層上に設置される第５導電層とを備え、前記第４導体層は更に接続電極を備え、前記複数のトランジスタのソース・ドレイン電極は第６トランジスタの第２極を含み、前記第４絶縁層には第６トランジスタの第２極を露出させる第４貫通孔が設置され、前記第５絶縁層上には接続電極を露出させる第５貫通孔が設置され、前記接続電極が第４貫通孔により第６トランジスタの第２極に接続され、前記第５導体層が第５貫通孔により前記接続電極に接続される。

例示的な実施形態では、前記接続電極のベース上での直交投影と第２トランジスタの第１極のベース上での直交投影とが重複領域を有する。

例示的な実施形態では、少なくとも１つのサブ画素は、少なくとも、第５トランジスタの第１極を前記電源コードに接続させるように構成され、第５トランジスタの第１極を露出させる第１貫通孔と、第２電極を第５トランジスタの第１極に接続させるように構成され、記憶コンデンサの第２電極を露出させる第２貫通孔と、第４トランジスタの第１極を前記データ線に接続させるように構成され、第４トランジスタの第１極を露出させる第３貫通孔と、第６トランジスタの第２極を接続電極に接続させるように構成され、第６トランジスタの第２極を露出させる第４貫通孔と、接続電極を第５導体層の陽極に接続させるように構成され、接続電極を露出させる第５貫通孔と、初期信号線を第１トランジスタの第１極に接続させるように構成され、初期信号線を露出させる第６貫通孔と、第１電極を第２トランジスタの第１極に接続させるように構成され、記憶コンデンサの第１電極を露出させる第７貫通孔と、第４トランジスタのアクティブエリアを第４トランジスタの第１極に接続させるように構成され、第４トランジスタのアクティブエリアを露出させる第８貫通孔と、第２トランジスタのアクティブエリアを第２トランジスタの第１極に接続させるように構成され、第２トランジスタのアクティブエリアを露出させる第９貫通孔と、第１トランジスタのアクティブエリアを第１トランジスタの第１極に接続させるように構成され、第１トランジスタのアクティブエリアを露出させる第１０貫通孔と、を備える。

例示的な実施形態では、少なくとも１つのサブ画素は、少なくとも、第２電極を電源コードに接続させるように構成され、記憶コンデンサの第２電極を露出させる第１１貫通孔と、第３接続部を電源コードに接続させるように構成され、第３接続部を露出させる第１２貫通孔と、を備える。

表示装置であって、上記表示基板を備える。

表示基板の製造方法であって、上記表示基板を製造するように構成され、表示基板に平行する平面において、前記表示基板はベースに設置されるグリッド線、データ線、電源コード及び複数のサブ画素を備え、少なくとも１つのサブ画素は発光デバイスと、前記発光デバイスを駆動して発光させるように構成される駆動回路とを備え、前記駆動回路は複数のトランジスタ及び記憶コンデンサを備え、前記製造方法は、
ベースを提供することと、
前記ベースに複数の機能層を形成し、前記複数の機能層が順に設置される半導体層、第１導電層、第２導電層、第３導電層及び第４導電層を備え、前記複数の機能層の間に第１絶縁層、第２絶縁層、第３絶縁層及び第４絶縁層がそれぞれ設置され、グリッド線延在方向において、前記電源コードが少なくとも１つの機能層を介して互いに接続されることと、を含む。

図面及び詳細な説明を読んで理解した後、他の態様が明らかになる。

図面は本開示の技術案を理解するためのものであり、明細書の一部となり、本開示の実施例と共に本開示の技術案を解釈することに用いられるが、本開示の技術案を制限するためのものではない。

図１は本開示に係る表示基板の構造模式図である。 図２は本開示に係る表示基板における１つのサブ画素の側面図である。 図３は本開示に係る表示基板における１つのサブ画素の平面図である。 図４Ａは本開示に係る駆動回路の等価回路図である。 図４Ｂは本開示に係る駆動回路の動作シーケンス図である。 図５は本開示に係る表示基板における複数のサブ画素の平面図である。 図６Ａは第１実施形態に対応するサブ画素の平面図である。 図６Ｂは第１実施形態に対応するサブ画素の他の平面図である。 図７Ａは第１実施形態に対応する第２金属層の平面図である。 図７Ｂは第１実施形態に対応する第３金属層の平面図である。 図８Ａは第２実施形態に対応するサブ画素の平面図である。 図８Ｂは第２実施形態に対応するサブ画素の他の平面図である。 図９Ａは第２実施形態に対応する第２金属層の平面図である。 図９Ｂは第２実施形態に対応する第３金属層の平面図である。 図１０は本開示に係る表示基板における複数のサブ画素の他の平面図である。 図１１は本開示に係る表示基板の製造方法のフローチャートである。 図１２は本開示に係る表示基板の製造模式図１である。 図１３は本開示に係る表示基板の製造模式図２である。 図１４Ａは本開示に係る表示基板の製造模式図３である。 図１４Ｂは本開示に係る表示基板の他の製造模式図３である。 図１５Ａは本開示に係る表示基板の製造模式図４である。 図１５Ｂは本開示に係る表示基板の他の製造模式図４である。 図１６Ａは本開示に係る表示基板の製造模式図５である。 図１６Ｂは本開示に係る表示基板の他の製造模式図５である。 図１７は本開示に係る他の表示基板における複数のサブ画素の平面図である。 図１８は本開示に係る他の表示基板における複数のサブ画素の断面図である。 図１９は本開示に係る他の表示基板におけるサブ画素の部分平面図である。 図２０は本開示に係る他の表示基板におけるサブ画素の他の部分平面図である。 図２１は本開示に係る他の表示基板におけるサブ画素の別の部分平面図である。 図２２は本開示に係る他の表示基板の製造方法のフローチャートである。 図２３は本開示に係る他の表示基板のアクティブエリアの製造模式図である。 図２４は本開示に係る他の表示基板の第１絶縁層及び第１金属層の製造模式図である。 図２５は本開示に係る他の表示基板の第２絶縁層及び第２金属層の製造模式図である。 図２６は本開示に係る他の表示基板の第３絶縁層の製造模式図である。

本開示は複数の実施例を説明したが、該説明は例示的なものであって、制限的なものではなく、そして当業者にとって明らかなのは、本開示に説明される実施例に含まれる範囲内には更に多くの実施例及び実現手段が含まれ得るということである。図面には多くの可能な特徴組み合わせを示し、そして具体的な実施形態において検討したが、開示された特徴を有する多くの他の組み合わせ方式も可能である。特に制限しない限り、いかなる実施例のいかなる特徴又は素子はいかなる他の実施例のいかなる他の特徴又は素子と組み合わせて使用されてもよいし、いかなる他の実施例のいかなる他の特徴又は素子を代替してもよい。

本開示は当業者に知られている特徴及び素子との組み合わせを含みそして想定している。本開示に開示された実施例、特徴及び素子はいかなる通常の特徴又は素子と組み合わせて特許請求の範囲により限定された独特な発明手段を形成してもよい。いかなる実施例のいかなる特徴又は素子は他の発明手段からの特徴又は素子と組み合わせて特許請求の範囲により限定された独特な発明手段を形成してもよい。従って、理解されるように、本開示に明示及び／又は検討されたいかなる特徴は独立して実現されてもよいし、いかなる適切な組み合わせで実現されてもよい。従って、添付の特許請求の範囲及びその等価置換により限定される以外は、実施例は限定されない。なお、添付の特許請求の範囲内に種々の修正や変更を行うことができる。

なお、代表的な実施例を説明するとき、明細書は方法及び／又は過程を特定のステップシーケンスとして示す可能性がある。ところが、該方法又は過程は本明細書に記載のステップの特定順序に依存することなく、前記特定順序のステップにも限らない。当業者であれば理解されるように、他のステップの順序も可能である。従って、明細書に説明されるステップの特定順序は特許請求の範囲を制限するものであると解釈されるべきではない。なお、該方法及び／又は過程に対する特許請求の範囲は説明される順序でそれらのステップを実行するとは限らず、当業者であれば容易に理解されるように、これらの順序は変化してもよいが、依然として本開示の趣旨及び範囲内に含まれる。

特に定義しない限り、本発明の実施例に使用される技術用語又は科学用語は当業者が理解する一般的な意味を有すべきである。本発明の実施例に使用される「第１」、「第２」及び類似の用語はいかなる順序、数又は重要性を示すことなく、異なる構成部分を区分するためのみのものである。「含む」及び類似の用語は列挙した素子又はオブジェクト及びその等価物を含むが、他の素子又はオブジェクトも排除しないことを意味する。「接続」及び類似の用語は物理又は機械的接続に限らず、直接又は間接にかかわらず電気的接続を含んでもよい。「上」、「下」、「左」、「右」等は相対位置関係のみを示すことに用いられ、説明されるオブジェクトの絶対位置が変更した後、該相対位置関係も対応して変更する可能性がある。

本明細書の「約」とは、限界を厳しく制限することなく、プロセス及び測定誤差範囲内の数値を許容することを意味する。本明細書の「相当」とは、一方の寸法と他方の寸法との比が０．８～１．２である状態を意味する。

本開示のいくつかの実施例は表示基板を提供し、表示基板に平行する平面において、前記表示基板はベースに設置されるグリッド線、データ線、電源コード及び複数のサブ画素を備え、少なくとも１つのサブ画素は発光デバイスと、前記発光デバイスを駆動して発光させるように構成される駆動回路とを備え、前記駆動回路は複数のトランジスタ及び記憶コンデンサを備え、表示基板に垂直である面において、前記表示基板はベースと、前記ベースに設置される複数の機能層とを備え、前記複数の機能層は順に設置される半導体層、第１導電層、第２導電層、第３導電層及び第４導電層を備え、前記複数の機能層の間に第１絶縁層、第２絶縁層、第３絶縁層及び第４絶縁層がそれぞれ設置され、グリッド線延在方向において、前記電源コードが少なくとも１つの機能層を介して互いに接続される。例示的な実施例では、表示基板は前記第４導電層上に設置される第５絶縁層と、前記第５絶縁層上に設置される第５導電層とを更に備える。

図１は本開示に係る表示基板の構造模式図であり、図２は本開示に係る表示基板における１つのサブ画素の側面図であり、図３は本開示に係る表示基板における１つのサブ画素の平面図であり、図１～図３に示すように、表示基板に平行する平面において、本開示に係る表示基板にはグリッド線Ｇ、データ線Ｄ、電源コードＶＤＤ、リセット信号線Ｒｅｓｅｔ、発光制御線ＥＭ、初期信号線Ｖｉｎｉｔ及び複数のサブ画素Ｐが設置され、各サブ画素は発光デバイスと、発光デバイスを駆動して発光させるように構成される駆動回路とを備え、駆動回路は複数のトランジスタ及び記憶コンデンサを備え、表示基板に垂直である面において、表示基板はベース１０と、ベース１０に設置される互いに絶縁された半導体層２０、第１金属層３０、第２金属層４０、第３金属層５０、第４金属層６０及び第５金属層７０とを備え、第１金属層３０が第１導電層、第２金属層４０が第２導電層、第３金属層５０が第３導電層、第４金属層６０が第４導電層、第５金属層７０が第５導電層とされる。例示的な実施例では、表示基板は表示領域（ＡＡ）と、表示領域の周囲に位置するフレーム領域とを備え、表示領域は複数の表示サブ画素を備え、フレーム領域は複数のダミー（Ｄｕｍｍｙ）サブ画素を備え、本明細書に記載のサブ画素は表示領域における表示サブ画素を指す。

例示的な実施例では、半導体層２０は複数のトランジスタのアクティブエリアを備えてもよく、第１金属層３０はグリッド線Ｇ、発光制御線ＥＭ、リセット信号線Ｒｅｓｅｔ、記憶コンデンサの第１電極Ｃ１及び複数のトランジスタのゲート電極を備えてもよく、第２金属層４０は初期信号線Ｖｉｎｉｔ及び記憶コンデンサの第２電極Ｃ２を備えてもよく、第３金属層５０は複数のトランジスタの第１極及び第２極を備えてもよく、第４金属層６０はデータ線Ｄ及び電源コードＶＤＤを備えてもよく、第５金属層７０は発光デバイスの陽極を備えてもよい。

例示的な実施例では、データ線の延在方向において、データ線は順に接続されるサブデータ線を複数備えてもよく、複数のサブデータ線が複数のサブ画素に対応する。サブ画素が少なくとも１つあり、サブ画素とグリッド線延在方向における隣接するサブ画素との間に２本のサブデータ線が設置される。例示的な実施例では、前記２本のサブデータ線が互いに平行する。

図１に示すように、例示的な実施例では、表示基板にはＭ行×Ｎ列のサブ画素、Ｎ列のデータ線Ｄ１～ＤＮ、Ｎ列の電源コードＶＤＤ１～ＶＤＤＮ、Ｍ行のグリッド線Ｇ１～ＧＭ、Ｍ－１行の発光制御線ＥＭ１～ＥＭＭ－１、リセット信号線Ｒｅｓｅｔ及び初期信号線Ｖｉｎｉｔが設置されてもよく、表示基板はデータ線にデータ信号を提供するように構成されるデータドライバと、グリッド線に走査信号を提供するように構成される走査ドライバと、発光制御線に発光制御信号を提供するように構成される発光ドライバと、データドライバ、走査ドライバ及び発光ドライバに駆動信号を提供するように構成されるシーケンスコントローラとを更に備えてもよい。

いくつかの可能な実現方式では、図１に示すように、第ｉ列のサブ画素における駆動回路が第ｉ列のデータ線に接続され、各列のデータ線は第１サブデータ線ＤＯ及び第２サブデータ線ＤＥを備え、第ｉ列のデータ線の第１サブデータ線ＤＯｉ及び前記第２サブデータ線ＤＥｉはそれぞれ第ｉ列のサブ画素の両側に位置し、１≦ｉ≦Ｎであり、Ｎがサブ画素の総列数である。

いくつかの可能な実現方式では、隣接する２列のサブ画素の間に２本のサブデータ線が設置され、つまり隣接する２列のサブ画素の間に本列のサブ画素の第１サブデータ線ＤＯ及び隣接列のサブ画素の第２サブデータ線ＤＥが設置され、又は、隣接する２列のサブ画素の間に本列のサブ画素の第２サブデータ線ＤＥ及び隣接列のサブ画素の第１サブデータ線ＤＯが設置される。

例えば、第ｉ列のデータ線の第１サブデータ線ＤＯｉが第ｉ列のサブ画素の第ｉ＋１列のサブ画素寄り側に位置し、第ｉ＋１列のデータ線の第１サブデータ線ＤＯｉ＋１が第ｉ＋１列のサブ画素の第ｉ列のサブ画素寄り側に位置し、又は、第ｉ列のデータ線の第２サブデータ線ＤＥｉが第ｉ列のサブ画素の第ｉ＋１列のサブ画素寄り側に位置し、第ｉ＋１列のデータ線の第２サブデータ線ＤＥｉ＋１が第ｉ＋１列のサブ画素の第ｉ列のサブ画素寄り側に位置する。

いくつかの可能な実現方式では、ベース１０は剛性基板又は可撓性基板であってもよい。剛性基板はガラス、金属箔シートのうちの１つ又は複数であってもよいが、それらに限らず、可撓性基板はポリエチレンテレフタレート、エチレンテレフタレート、ポリエーテルエーテルケトン、ポリスチレン、ポリカーボネート、ポリアリレート、芳香族ポリエステル、ポリイミド、ポリ塩化ビニル、ポリエチレン、紡織繊維のうちの１つ又は複数であってもよいが、それらに限らない。

いくつかの可能な実現方式では、半導体層２０の製造材料は多結晶シリコン又は金属酸化物であってもよく、本開示は制限しない。

いくつかの可能な実現方式では、第１金属層の製造材料は銀、アルミニウム又は銅等の金属材料であってもよく、本開示は制限しない

いくつかの可能な実現方式では、第２金属層の製造材料は銀、アルミニウム又は銅等の金属材料であってもよく、本開示は制限しない。

いくつかの可能な実現方式では、第３金属層の製造材料は銀、アルミニウム又は銅等の金属材料であってもよく、本開示は制限しない。

いくつかの可能な実現方式では、第４金属層の製造材料は銀、アルミニウム又は銅等の金属材料であってもよく、本開示は制限しない。

いくつかの可能な実現方式では、第５金属層の製造材料は銀、アルミニウム又は銅等の金属材料であってもよく、本開示は制限しない。

図４Ａは本開示に係る駆動回路の等価回路図であり、図４Ｂは本開示に係る駆動回路の動作シーケンス図であり、図４Ａ及び図４Ｂに示すように、図４Ａは第ｉ列のサブ画素及び第ｉ＋１列のサブ画素に備えられる駆動回路を例として説明するが、本開示に係る駆動回路は７Ｔ１Ｃ構造であってもよく、駆動回路は第１トランジスタＴ１～第７トランジスタＴ７及び記憶コンデンサＣを備えてもよく、記憶コンデンサＣは第１電極Ｃ１及び第２電極Ｃ２を備える。

例示的な実施形態では、具体的には、第１トランジスタＴ１のゲート電極がリセット信号線Ｒｅｓｅｔに接続され、第１トランジスタＴ１の第１極が初期信号線Ｖｉｎｉｔに接続され、第１トランジスタＴ１の第２極が記憶コンデンサＣの第１電極Ｃ１に接続され、第２トランジスタＴ２のゲート電極がグリッド線Ｇに接続され、第２トランジスタＴ２の第１極が記憶コンデンサＣの第１電極Ｃ１に接続され、第２トランジスタＴ２の第２極が第６トランジスタＴ６の第２極に接続され、第３トランジスタＴ３のゲート電極が記憶コンデンサＣの第１電極Ｃ１に接続され、第３トランジスタＴ３の第１極が第４トランジスタＴ４の第２極に接続され、第３トランジスタＴ３の第２極が第６トランジスタＴ６の第２極に接続され、第４トランジスタＴ４のゲート電極がグリッド線Ｇに接続され、第４トランジスタＴ４の第１極がデータ線Ｄに接続され、第５トランジスタＴ５のゲート電極が発光制御線ＥＭに接続され、第５トランジスタＴ５の第１極が電源コードＶＤＤに接続され、第５トランジスタＴ５の第２極が第３トランジスタＴ３の第１極に接続され、第６トランジスタＴ６のゲート電極が発光制御線ＥＭに接続され、第６トランジスタＴ６の第２極が発光デバイスの陽極に接続され、第７トランジスタＴ７のゲート電極がリセット信号線Ｒｅｓｅｔに接続され、第７トランジスタＴ７の第１極が初期信号線Ｖｉｎｉｔに接続され、第７トランジスタＴ７の第２極が発光デバイスの陽極に接続され、記憶コンデンサの第２電極Ｃ２が電源コードＶＤＤに接続され、発光デバイスＯＬＥＤの陰極が低レベル電源側ＶＳＳに接続される。

例示的な実施例では、第３トランジスタＴ３が駆動トランジスタであり、第３トランジスタＴ３以外の他のトランジスタがいずれもスイッチングトランジスタであり、第１トランジスタＴ１～第７トランジスタＴ７がいずれもＰ型トランジスタ又はＮ型トランジスタであってもよく、本開示は制限しない。

第１トランジスタＴ１～第７トランジスタＴ７がいずれもＰ型トランジスタである場合を例とし、駆動回路の動作過程は以下の第１～第３段階を含んでもよい。

第１段階Ｐ１すなわちリセット段階：
リセット信号線Ｒｅｓｅｔが有効レベルを提供し、第１トランジスタＴ１と第７トランジスタＴ７とがオンされ、初期信号線Ｖｉｎｉｔの提供する初期信号が第６トランジスタＴ６の第２極の信号及び第１電極Ｃ１の信号を初期化する。

第２段階Ｐ２すなわち書き込み段階：
グリッド線Ｇが有効レベルを提供し、第２トランジスタＴ２と第４トランジスタＴ４とがオンされ、第３トランジスタＴ３の第１極にデータ線Ｄの提供するデータ信号を書き込んで、そして第２トランジスタＴ２のゲート電極と第２極の信号の電位を同じにさせ、これにより第３トランジスタＴ３をオンする。

第３段階Ｐ３すなわち発光段階：
発光制御線ＥＭが有効レベルを提供し、第５トランジスタＴ５と第６トランジスタＴ６とがオンされ、電源コードＶＤＤが発光デバイスＯＬＥＤに駆動電流を提供し、これにより発光デバイスを駆動して発光させる。

いくつかの可能な実現方式では、図４Ａに示すように、本開示の発光デバイスはＯＬＥＤであってもよい。

本開示に係る表示基板にはグリッド線、データ線、電源コード、リセット信号線、発光制御線、初期信号線及び複数のサブ画素が設置され、各サブ画素は発光デバイスと、発光デバイスを駆動して発光させるように構成される駆動回路とを備え、駆動回路は複数のトランジスタ及び記憶コンデンサを備えてもよく、表示基板はベースと、順にベースに設置される互いに絶縁された半導体層、第１金属層、第２金属層、第３金属層、第４金属層及び第５金属層とを備えてもよく、半導体層は複数のトランジスタのアクティブエリアを備え、第１金属層はグリッド線、発光制御線、リセット信号線、記憶コンデンサの第１電極及び複数のトランジスタのゲート電極を備え、第２金属層は初期信号線及び記憶コンデンサの第２電極を備え、第３金属層は複数のトランジスタのソース・ドレイン電極を備え、第４金属層はデータ線及び電源コードを備え、第５金属層は発光デバイスの陽極を備え、第ｉ列のサブ画素が第ｉ列のデータ線に接続され、各列のデータ線は第１サブデータ線及び第２サブデータ線を備え、第ｉ列のデータ線の第１サブデータ線及び第２サブデータ線はそれぞれ第ｉ列のサブ画素の両側に位置し、１≦ｉ≦Ｎであり、Ｎがサブ画素の総列数である。

本開示では、金属層が５層設置され、データ線及び電源コードを複数のトランジスタのソース・ドレイン電極と異なる層に設置することにより、サブ画素とサブ画素とを接続するデータ線の占有体積を減少させることができ、これにより高周波数駆動のＯＬＥＤ表示基板の分解能を向上させる。

いくつかの可能な実現方式では、図３に示すように、本開示に係る表示基板における各サブ画素はデータ線延在方向に沿って順に設置される第１領域Ｒ１、第２領域Ｒ２及び第３領域Ｒ３に区画されてもよい。

記憶コンデンサが第２領域Ｒ２に位置し、第１領域Ｒ１と第３領域Ｒ３がそれぞれ第２領域Ｒ２の両側に位置し、サブ画素の駆動回路に接続される初期信号線Ｖｉｎｉｔ、グリッド線Ｇ及びリセット信号線Ｒｅｓｅｔが第１領域Ｒ１に位置し、サブ画素の駆動回路に接続される発光制御線ＥＭが第３領域Ｒ３に位置する。

同一列に位置する隣接するサブ画素の駆動回路が異なるサブデータ線に接続され、つまり、第ｉ行第ｊ列のサブ画素が第ｊ列のデータ線の第１サブデータ線ＤＯｊに接続される場合、第ｉ＋１行第ｊ列のサブ画素が第ｊ列のデータ線の第２サブデータ線Ｄｅｊに接続されるのであり、第ｉ行第ｊ列のサブ画素が第ｊ列のデータ線の第２サブデータ線ＤＥｊに接続される場合、第ｉ＋１行第ｊ列のサブ画素が第ｊ列のデータ線の第１サブデータ線ＤＯｊに接続されるのである。

いくつかの可能な実現方式では、図１及び図３から分かるように、第ｉ列のサブ画素の駆動回路は更に第ｉ列の電源コードに接続され、１≦ｉ≦Ｎである。第ｉ列の電源コードＶＤＤｉが第ｉ列のデータ線の第１サブデータ線ＤＯｉと第２サブデータ線ＤＥｉとの間に位置する。

図５は本開示に係る表示基板における複数のサブ画素の平面図であり、図５に示すように、同一行の隣接するサブ画素の画素構造は隣接するサブ画素間の２つのサブデータ線の中心線ＣＬに関して鏡像対称である。第ｉ行第ｊ列のサブ画素の画素構造は第ｉ行第ｊ＋２列のサブ画素の画素構造と同じであり、第ｉ行第ｊ＋１列のサブ画素の画素構造は第ｉ行第ｊ＋３列のサブ画素の画素構造と同じであり、第ｉ行第ｊ列のサブ画素の画素構造は第ｉ＋１行第ｊ＋１列のサブ画素の画素構造と同じであり、第ｉ行第ｊ＋１列のサブ画素の画素構造は第ｉ＋１行第ｊ列のサブ画素の画素構造と同じである。本明細書では、画素構造が同じであることは両者の全体の形状、各部分の接続関係及び信号の流れる方向が同じであることを含むが、それに限らない。

図５に示すように、隣接する２列の電源コードは隣接する２列の電源コード間の中心線に関して鏡像対称であり、つまり隣接するサブ画素の電源コード同士が対称関係を持つ。第ｉ行第ｊ列のサブ画素と第ｉ行第ｊ＋１列のサブ画素との間の２つのサブデータ線の中心線ＣＬと、第ｊ列の電源コードと第ｊ＋１列の電源コードとの間の中心線とが同じ中心線であってもよい。

いくつかの可能な実現方式では、図５に示すように、２行４列の８つのサブ画素（２×４個のサブ画素を含む領域）を例として、第ｉ列の電源コードはそれぞれＳ１～ＳＮである複数の互いに接続されるサブ電源コードを備え、複数のサブ電源コードが各列のサブ画素のうちのすべてのサブ画素に１対１に対応し、複数のサブ電源コードがそれぞれ該列の複数のサブ画素に設置される。

例示的な実施例では、第ｉ行第ｊ列のサブ画素に対応するサブ電源コードが第ｊ列のデータ線の第１サブデータ線及び第２サブデータ線の中心線に沿ってミラーリングされた後の形状は第ｉ＋１行第ｊ列のサブ画素に対応するサブ電源コードの形状と同じである。本明細書では、電源コード形状が同じであることは両者の全体の形状、各部分の接続関係及び信号の流れる方向が同じであることを含むが、それに限らない。

例示的な実施例では、各サブ電源コードは第２方向に沿って順に設置される第１電源部ＳＳ１、第２電源部ＳＳ２及び第３電源部ＳＳ３を備えてもよく、第２電源部ＳＳ２は第１電源部ＳＳ１及び第３電源部ＳＳ３に接続されるように構成され、第１電源部ＳＳ１と第３電源部ＳＳ３とがデータ線に平行に設置されてもよく、第２電源部ＳＳ２と第１電源部ＳＳ１とがなす夾角は９０度を超えて１８０度未満であり、折れ線状のサブ電源コードを形成し、第２方向がデータ線の延在方向である。

本明細書では、「平行」とは２本の直線により形成された角度が－１０°以上且つ１０°以下である状態を意味し、従って、該角度が－５°以上且つ５°以下である状態も含む。また、「垂直」とは２本の直線により形成された角度が８０°以上且つ１００°以下である状態を意味し、従って、８５°以上且つ９５°以下の角度の状態も含む。本明細書では、第１電源部がデータ線に平行することとは、第１電源部の本体部がデータ線の本体部に平行することを意味し、第１電源部のエッジがデータ線のエッジに平行するように限定することなく、第１電源部のエッジとデータ線のエッジとの間のプロセス誤差による非平行を許容する。第１電源部と第２電源部とが互いに接続される接続領域において、該接続領域は第１電源部に属してもよいし、第２電源部に属してもよい。

例示的な実施例では、第１電源部ＳＳ１、第２電源部ＳＳ２及び第３電源部ＳＳ３が一体構造であってもよい。

図５に示すように、第１電源部ＳＳ１が第２方向に沿って延在する長さは第１電源部ＳＳ１の平均幅より大きく、第２電源部ＳＳ２が傾斜方向に沿って延在する長さは第２電源部ＳＳ２の平均幅より大きく、第３電源部ＳＳ３が第２方向に沿って延在する長さは第３電源部ＳＳ３の平均幅より大きい。傾斜方向は第２電源部と第１電源部とが前記夾角をなす方向である。第３電源部ＳＳ３の平均幅が第１電源部ＳＳ１の平均幅より小さい理由は、１つは画素構造の配置のためであり、また１つは第３電源部ＳＳ３とデータ線との距離が比較的に短く、平均幅の比較的に小さい第３電源部ＳＳ３の場合、寄生容量を低減することができるためである。本開示では、第１電源部ＳＳ１及び第３電源部ＳＳ３の幅は第１電源部ＳＳ１及び第３電源部ＳＳ３の第１方向における寸法を指し、第２電源部ＳＳ２の幅は傾斜方向に垂直である方向における寸法を指し、平均幅は複数の位置の幅の平均値を指し、第１方向はグリッド線延在方向である。

例示的な実施例では、第１方向において、第１電源部ＳＳ１の中心線と第３電源部ＳＳ３の中心線との距離は第３電源部ＳＳ３の平均幅に相当する。

例示的な実施例では、第ｉ行第ｊ列のサブ画素に対応するサブ電源コードにおける第１電源部ＳＳ１が第ｉ－１行第ｊ列のサブ画素に対応するサブ電源コードにおける第３電源部ＳＳ３に接続され、第ｉ行第ｊ列のサブ画素に対応するサブ電源コードにおける第３電源部ＳＳ３が第ｉ＋１行第ｊ列のサブ画素に対応するサブ電源コードにおける第１電源部ＳＳ１に接続され、互いに接続される電源部が第２方向（データ線延在方向）に沿って順に設置される。

図５に示すように、本開示の電源コードは折れ線状であってもよい。

例示的な実施例では、図５に示すように、各サブ画素の動作過程は、リセット段階において、第１金属層に位置するリセット信号線Ｒｅｓｅｔと第２金属層に位置する初期信号線Ｖｉｎｉｔが信号を提供し、駆動回路を初期化することと、書き込み段階において、第１金属層内に位置するグリッド線Ｇと第４金属層内に位置するデータ線Ｄが信号を提供し、駆動回路にデータ線Ｄの提供するデータ信号を書き込むことと、発光段階において、第１金属層に位置する発光制御線ＥＭが信号を提供し、電源コードＶＤＤが電源信号を提供し、駆動回路が発光デバイスＯＬＥＤに駆動電流を提供して発光デバイスを駆動して発光させるようにすることと、を含む。

同一行の画素が同時に表示され、隣接行の画素が順に表示される。

いくつかの可能な実現方式では、図２に示すように、本開示に係る表示基板は更に第１絶縁層１１、第２絶縁層１２、第３絶縁層１３及び第４絶縁層１４を備えてもよい。

第１絶縁層１１が半導体層２０と第１金属層３０との間に設置され、第２絶縁層１２が第１金属層３０と第２金属層４０との間に設置され、第３絶縁層１３が第２金属層４０と第３金属層５０との間に設置され、第４絶縁層１４が第３金属層５０と第４金属層６０との間に設置される。

いくつかの可能な実現方式では、第１絶縁層１１、第２絶縁層１２、第３絶縁層１３及び第４絶縁層１４の材料は酸化ケイ素、窒化ケイ素又は酸化ケイ素及び窒化ケイ素の複合物であってもよく、本開示は制限しない。

例示的な実施例では、図４Ａに示すように、各サブ画素に対する複数のトランジスタは第１トランジスタ～第７トランジスタを含んでもよく、第５トランジスタの第１極がそれぞれ電源コードＶＤＤ及び記憶コンデンサの第２電極Ｃ２に接続される。

本開示では、各サブ画素について、各サブ画素における電源コードが第５トランジスタの第１極により記憶コンデンサの第２電極に接続される。

第２金属層に位置する隣接するサブ画素の記憶コンデンサの第２電極は電源信号線として多重化されてもよく、隣接するサブ画素の電源コードの提供する電源信号が同じであるように確保するように構成され、表示基板の表示不良を回避し、表示基板の表示効果を確保する。

例示的な実施例では、４つごとの連続したサブ画素が１つの画素を構成し、ｊ個目の画素において、第１方向に沿って、４つの連続したサブ画素が順に第ｉサブ画素、第ｉ＋１サブ画素、第ｉ＋２サブ画素及び第ｉ＋３サブ画素であり、ｉの値が順に４ｊ－３であり、ｊが正の整数である。

例示的な実施例では、複数のサブ画素の記憶コンデンサの第２電極が電源コードに接続される実施形態は複数あり、一実施形態として、図６Ａは第１実施形態に対応するサブ画素の平面図であり、図６Ｂは第１実施形態に対応するサブ画素の他の平面図であり、図６Ａに示すように、第４絶縁層には一部の第５トランジスタの第１極５１を露出させる第１貫通孔Ｖ１が設置され、電源コードが第１貫通孔Ｖ１により第５トランジスタの第１極５１に接続される。図６Ｂに示すように、第３絶縁層には一部の記憶コンデンサの第２電極Ｃ２を露出させる第２貫通孔Ｖ２が設置され、第５トランジスタの第１極５１が第２貫通孔Ｖ２により記憶コンデンサの第２電極Ｃ２に接続される。説明されるように、図３及び図５は第１実施形態を例として説明するものである。

サブ画素に接続される電源コードのベース上での直交投影は第１貫通孔Ｖ１のベース１０上での直交投影を含み、記憶コンデンサの第２電極のベース上での直交投影は第２貫通孔のベース上での直交投影を含む。本明細書では、「Ａの直交投影がＢの直交投影を含む」又は「Ｂの直交投影がＡの直交投影範囲内に位置する」とは、Ｂの直交投影の境界がＡの直交投影の境界範囲内に位置し、又はＡの直交投影の境界がＢの直交投影の境界と重なることを意味する。

いくつかの可能な実現方式では、第１貫通孔Ｖ１の数が１つであってもよい。

いくつかの可能な実現方式では、第２貫通孔Ｖ２の数が少なくとも１つであってもよく、第５トランジスタの第１極の幅が比較的に狭いため、第２貫通孔Ｖ２の数が複数である場合、複数の第２貫通孔がデータ線延在方向に沿って設置され、複数の第２貫通孔がデータ線延在方向に沿って設置されることについて、複数の貫通孔が設置されてもよく、貫通孔の数が多ければ多いほど、貫通孔により接続される部材の導電性が高く、図６Ａは１つの第１貫通孔Ｖ１を、図６Ｂは２つの第２貫通孔Ｖ２を例として説明するが、本開示は制限しない。

例示的な実施例では、図６Ａに示すように、第４絶縁層は更に第４トランジスタＴ４の第１極を露出させる第３貫通孔Ｖ３を備え、データ線が該第３貫通孔Ｖ３により第４トランジスタＴ４の第１極に接続され、第４絶縁層は更に第６トランジスタＴ６の第２極を露出させる第４貫通孔Ｖ４を備える。

例示的な実施例では、図６Ｂに示すように、第１絶縁層、第２絶縁層及び第３絶縁層は更に一部のアクティブエリアを露出させる貫通孔を備え、トランジスタのソース・ドレイン電極がこれらの貫通孔によりアクティブエリアに接続されるようにし、トランジスタのソース・ドレイン電極はトランジスタの第１極及びトランジスタの第２極を含む。

例示的な実施例では、第５トランジスタの第１極が更に第１絶縁層、第２絶縁層及び第３絶縁層上の貫通孔によりアクティブエリアに接続される。

例示的な実施例では、各画素は４つのサブ画素を備えてもよく、図７Ａは第１実施形態に対応する第２金属層の平面図であり、図７Ｂは第１実施形態に対応する第３金属層の平面図である。表示基板の構造をより明確に説明するために、図７Ａ及び図７Ｂは列方向に沿って配列される２つの画素を例として説明する。

図７Ａに示すように、同一行の隣接するサブ画素における記憶コンデンサの第２電極が直接接続され、図７Ｂに示すように、同一行の隣接するサブ画素の第５トランジスタの第１極５１が間隔を置いて設置される。

第１実施形態では、複数のサブ画素の第２金属層上に設置される記憶コンデンサの第２電極が互いに接続されることによって、隣接するサブ画素の電源コードの提供する電源信号を同じにすることができ、表示基板の表示不良を回避し、表示基板の表示効果を確保する。

例示的な実施例では、レイアウト配置を合理的に設計することにより、半導体層のみで複数のサブ画素の導電層の相互接続を実現してもよいし、第１金属層のみで複数のサブ画素の導電層の相互接続を実現してもよいし、第２金属層のみで複数のサブ画素の導電層の相互接続を実現してもよいし、第３金属層のみで複数のサブ画素の導電層の相互接続を実現してもよく、これにより、同一行のサブ画素の電源コードの機能層によるグリッド線延在方向における相互接続を実現し、ここで詳細な説明は省略する。

図７Ａに示すように、少なくとも１つのサブ画素は更に第１接続部Ｃ３を備え、第１接続部Ｃ３が第２電極Ｃ２の第１方向の片側に設置される。

例示的な実施例では、隣接する２行の画素のうち、１行の画素の第ｉサブ画素の第２電極Ｃ２と第ｉ＋１サブ画素の第２電極Ｃ２とが第１接続部Ｃ３により接続され、第ｉ＋１サブ画素の第２電極Ｃ２が第ｉ＋２サブ画素の第２電極Ｃ２に直接接続され、第ｉ＋２サブ画素の第２電極Ｃ２と第ｉ＋３サブ画素の第２電極Ｃ２とが第１接続部Ｃ３により接続される。他の行の画素の第ｉサブ画素の第２電極Ｃ２が第ｉ＋１サブ画素の第２電極Ｃ２に直接接続され、第ｉ＋１サブ画素の第２電極Ｃ２と第ｉ＋２サブ画素の第２電極Ｃ２とが第１接続部Ｃ３により接続され、第ｉ＋２サブ画素の第２電極Ｃ２が第ｉ＋３サブ画素の第２電極Ｃ２に直接接続される。

他の実施形態として、図８Ａは第２実施形態に対応するサブ画素の平面図であり、図８Ｂは第２実施形態に対応するサブ画素の他の平面図である。図８Ａに示すように、第４絶縁層には一部の第５トランジスタＴ５の第１極５１を露出させる第１貫通孔Ｖ１が設置され、電源コードが第１貫通孔Ｖ１により第５トランジスタＴ５の第１極５１に接続される。図８Ｂに示すように、第３絶縁層には一部の記憶コンデンサの第２電極Ｃ２を露出させる第２貫通孔Ｖ２が設置され、第５トランジスタＴ５の第１極５１が第２貫通孔Ｖ２により記憶コンデンサの第２電極Ｃ２に接続される。図８Ｂにおいて、破線枠内の領域は第５トランジスタＴ５のソースエリアである。

図８Ａ及び図８Ｂに示すように、第１実施形態に比べて、第２実施形態の提供する各サブ画素の記憶コンデンサの第２電極の占有した面積が異なり、そして各サブ画素の第５トランジスタＴ５の第１極５１の形状も異なる。

例示的な実施例では、図８Ａに示すように、第４絶縁層は更に第４トランジスタＴ４の第１極を露出させる第３貫通孔Ｖ３を備え、データ線が該第３貫通孔Ｖ３により第４トランジスタＴ４の第１極に接続され、第４絶縁層は更に第６トランジスタＴ６の第２極を露出させる第４貫通孔Ｖ４を備える。

図３及び図８Ｂに示すように、第１絶縁層、第２絶縁層及び第３絶縁層は更に一部のアクティブエリアを露出させる貫通孔を備えてもよく、トランジスタのソース・ドレイン電極がこれらの貫通孔によりアクティブエリアに接続されるようにする。第５トランジスタの第１極が更に第１絶縁層、第２絶縁層及び第３絶縁層上の貫通孔によりアクティブエリアに接続されてもよい。

サブ画素における電源コードのベース上での直交投影は第１貫通孔Ｖ１のベース１０上での直交投影を含み、記憶コンデンサの第２電極のベース上での直交投影は第２貫通孔のベース上での直交投影を含む。

いくつかの可能な実現方式では、第１貫通孔Ｖ１の数が１つであってもよい。

いくつかの可能な実現方式では、第２貫通孔Ｖ２の数が少なくとも１つであり、第５トランジスタの第１極の幅が比較的に狭いため、複数の第２貫通孔がデータ線延在方向に沿って設置されることで、設置される貫通孔の数を確保することができ、貫通孔の数が多ければ多いほど、貫通孔により接続される部材の導電性が高く、図８Ａは１つの第１貫通孔Ｖ１を、図８Ｂは２つの第２貫通孔Ｖ２を例として説明するものであり、本開示はこれについて何の制限もしない。

図９Ａは第２実施形態に対応する第２金属層の平面図であり、図９Ｂは第２実施形態に対応する第３金属層の平面図であり、図１０は本開示に係る表示基板における複数のサブ画素の他の平面図である。表示基板の構造をより明確に説明するために、図９Ａ及び図９Ｂは列方向に沿って配列される２つの画素を例として説明し、図１０は発光デバイスの陽極以外の他の膜層を含み、図１０に含まれる複数のサブ画素は第２実施形態に対応するサブ画素である。

図９Ａ及び図９Ｂに示すように、隣接する２行の画素のうちの１行の各画素において、第ｉサブ画素の記憶コンデンサの第２電極と第ｉ＋１サブ画素の記憶コンデンサの第２電極とが第１接続部Ｃ３により接続され、第ｉ＋１サブ画素の記憶コンデンサの第２電極と第ｉ＋２サブ画素の記憶コンデンサの第２電極とが間隔を置いて設置され、第ｉ＋２サブ画素の記憶コンデンサの第２電極と第ｉ＋３サブ画素の記憶コンデンサの第２電極とが第１接続部Ｃ３により接続され、隣接する２行の画素のうちの他の行の各画素において、第ｉサブ画素の記憶コンデンサの第２電極と第ｉ＋１サブ画素の記憶コンデンサの第２電極とが間隔を置いて設置され、第ｉ＋１サブ画素の記憶コンデンサの第２電極と第ｉ＋２サブ画素の記憶コンデンサの第２電極とが第１接続部Ｃ３により接続され、第ｉ＋２サブ画素の記憶コンデンサの第２電極と第ｉ＋３サブ画素の記憶コンデンサの第２電極とが間隔を置いて設置される。

図８Ａに示すように、少なくとも１つのサブ画素における記憶コンデンサの第２電極Ｃ２が矩形状であってもよく、第１接続部Ｃ３がストリップ状であってもよく、第１接続部Ｃ３が第２電極Ｃ２の第１方向の片側に設置される。

例示的な実施例では、隣接する２行の画素のうち、１行の画素の第ｉサブ画素の第２電極Ｃ２と第ｉ＋１サブ画素の第２電極Ｃ２とが第１接続部Ｃ３により互いに接続され、第ｉ＋１サブ画素の第２電極Ｃ２と第ｉ＋２サブ画素の第２電極Ｃ２とが間隔を置いて設置され、第ｉ＋２サブ画素の第２電極Ｃ２と第ｉ＋３サブ画素の第２電極Ｃ２とが第１接続部Ｃ３により互いに接続される。他の行の画素の第ｉサブ画素の第２電極Ｃ２と第ｉ＋１サブ画素の第２電極Ｃ２とが間隔を置いて設置され、第ｉ＋１サブ画素の第２電極Ｃ２と第ｉ＋２サブ画素の第２電極Ｃ２とが第１接続部Ｃ３により互いに接続され、第ｉ＋２サブ画素の第２電極Ｃ２と第ｉ＋３サブ画素の第２電極Ｃ２とが間隔を置いて設置される。

説明されるように、図９Ａは第１行の画素の第ｉサブ画素の記憶コンデンサの第２電極と第ｉ＋１サブ画素の記憶コンデンサの第２電極とが第１接続部Ｃ３により直接接続され、第２行の画素の第ｉ＋２サブ画素の記憶コンデンサの第２電極と第ｉ＋３サブ画素の記憶コンデンサの第２電極とが第１接続部Ｃ３により直接接続される場合を例として説明したものである。

いくつかの可能な実現方式では、図１０に示すように、各サブ画素では、第５トランジスタの第１極のベース上での直交投影と、接続されるデータ線のベース上での直交投影とが重複領域を有する。

例示的な実施例では、図９Ａ、図９Ｂ及び図１０に示すように、ｊ個目の画素は第２接続部５６を備えてもよい。第ｉサブ画素の記憶コンデンサの第２電極Ｃ２が第ｉ＋１サブ画素の記憶コンデンサの第２電極Ｃ２に接続される場合、第ｉ＋１サブ画素における第５トランジスタＴ５の第１極５１と第ｉ＋２サブ画素における第５トランジスタＴ５の第１極５１とが第２接続部５６により接続される。第２金属層内に位置する第ｉサブ画素における記憶コンデンサの第２電極Ｃ２が第３金属層内に位置する第ｉ＋１サブ画素における第５トランジスタＴ５の第１極５１、第２接続部５６及び第ｉ＋２サブ画素における第５トランジスタＴ５の第１極５１により第２金属層内に位置する第ｉ＋３サブ画素における記憶コンデンサの第２電極Ｃ２に接続される。

例示的な実施例では、ｊ個目の画素について、第ｉ＋１サブ画素の記憶コンデンサの第２電極Ｃ２が第ｉ＋２サブ画素の記憶コンデンサの第２電極Ｃ２に接続される場合、第ｉサブ画素における第５トランジスタＴ５の第１極５１と第ｉ＋１サブ画素における第５トランジスタＴ５の第１極５１とが第２接続部５６により接続され、第ｉ＋２サブ画素における第５トランジスタＴ５の第１極５１と第ｉ＋３サブ画素における第５トランジスタＴ５の第１極５１とが第２接続部５６により接続される。第２金属層に位置する第ｉサブ画素の記憶コンデンサの第２電極Ｃ２が第３金属層内に位置する第ｉサブ画素における第５トランジスタＴ５の第１極５１、第２接続部５６及び第ｉ＋１サブ画素における第５トランジスタＴ５の第１極５１により第２金属層に位置する第ｉ＋１サブ画素の記憶コンデンサの第２電極Ｃ２に接続され、第２金属層に位置する第ｉ＋２サブ画素の記憶コンデンサの第２電極Ｃ２が第３金属層内に位置する第ｉ＋２サブ画素における第５トランジスタＴ５の第１極５１、第２接続部５６及び第ｉ＋３サブ画素における第５トランジスタＴ５の第１極５１により第２金属層に位置する第ｉ＋３サブ画素の記憶コンデンサの第２電極Ｃ２に接続される。

第２実施形態では、本開示は第２金属層及び第３金属層により横方向（第１方向）におけるブリッジ接続を完成し、電源接続線の機能を実現し、各サブ画素に提供する電源信号を同じにし、表示基板の表示効果を確保する。

説明されるように、第３金属層の抵抗率が第２金属層の抵抗率より小さいため、第１実施形態に係る表示基板に比べて、第２実施形態に係る表示基板は動的クロストークを更に低減することができる。

いくつかの可能な実現方式では、図２に示すように、本開示に係る表示基板は、更に、第４金属層６０と第５金属層７０との間に設置される第５絶縁層１５及び平坦層１６と、第５金属層７０のベース１０を離れる側に設置される発光デバイスの有機発光層及び陰極（図示せず）とを備えてもよい。第５絶縁層１５が平坦層１６のベース１０寄り側に設置され、陰極が有機発光層のベース１０を離れる側に設置される。

図３に示すように、本開示に係る第４金属層は更に接続電極６１を備えてもよく、接続電極６１がそれぞれ第５金属層及び第６トランジスタの第２極に接続される。第５絶縁層及び平坦層には接続電極を露出させる第５貫通孔Ｖ５が設置され、第５金属層が接続電極６１を露出させる第５貫通孔Ｖ５により接続電極６１に接続され、第４絶縁層には第６トランジスタの第２極を露出させる第４貫通孔Ｖ４が設置され、接続電極６１が第６トランジスタの第２極を露出させる第４貫通孔Ｖ４により第６トランジスタの第２極に接続される。

本開示の例示的な実施例はデータ線及び電源コードを複数のトランジスタの第１極及び第２極と異なる層に設置することにより、サブ画素とサブ画素とを接続するデータ線の占有面積を減少させることができ、これにより高周波数駆動のＯＬＥＤ表示基板の分解能を向上させる。

同じ発明思想に基づき、上記実施例に係る表示基板を製造するために、本開示は更に表示基板の製造方法を提供する。例示的な実施例では、表示基板に平行する平面において、前記表示基板はベースに設置されるグリッド線、データ線、電源コード及び複数のサブ画素を備え、少なくとも１つのサブ画素は発光デバイスと、前記発光デバイスを駆動して発光させるように構成される駆動回路とを備え、前記駆動回路は複数のトランジスタ及び記憶コンデンサを備え、前記製造方法は、
ベースを提供することと、
前記ベースに複数の機能層を形成し、前記複数の機能層が順に設置される半導体層、第１導電層、第２導電層、第３導電層及び第４導電層を含み、前記複数の機能層の間に第１絶縁層、第２絶縁層、第３絶縁層及び第４絶縁層がそれぞれ設置され、グリッド線延在方向において、前記電源コードが少なくとも１つの機能層を介して互いに接続されることと、を含んでもよい。

図１１は本開示に係る表示基板の製造方法のフローチャートであり、図１１に示すように、本開示に係る表示基板の製造方法は、
ベースを提供するステップＢ１と、
ベースに順に互いに絶縁された半導体層、第１金属層、第２金属層、第３金属層、第４金属層及び第５金属層を形成するステップＢ２と、を含んでもよい。

例示的な実施例では、半導体層は複数のトランジスタのアクティブエリアを備えてもよく、第１金属層はグリッド線、発光制御線、リセット信号線、記憶コンデンサの第１電極及び複数のトランジスタのゲート電極を備えてもよく、第２金属層は初期信号線及び記憶コンデンサの第２電極を備えてもよく、第３金属層は複数のトランジスタのソース・ドレイン電極を備えてもよく、第４金属層はデータ線及び電源コードを備えてもよく、第５金属層は発光デバイスの陽極を備えてもよい。第ｉ列のサブ画素の駆動回路が第ｉ列のデータ線に接続され、各列のデータ線は第１サブデータ線及び第２サブデータ線を備え、第ｉ列のデータ線の第１サブデータ線及び第２サブデータ線がそれぞれ第ｉ列のサブ画素の両側に位置し、隣接する２列のサブ画素の間のすべてのサブデータ線が第１サブデータ線又は第２サブデータ線に過ぎない。

１≦ｉ≦Ｎであり、Ｎがサブ画素の総列数である。

本開示に係る表示基板の製造方法で製造される表示基板については、その実現原理及び実現効果が類似するため、ここで詳細な説明は省略する。

いくつかの可能な実現方式では、ステップ２００は、ベースに順に半導体層及び第１絶縁層を形成することと、第１絶縁層上に順に第１金属層及び第２絶縁層を形成することと、第２絶縁層上に順に第２金属層及び第３絶縁層を形成することと、第３絶縁層上に順に第３金属層及び第４絶縁層を形成することと、第４絶縁層に順に第４金属層、第５絶縁層及び平坦層を形成することと、平坦層上に順に第５金属層、発光デバイスの有機発光層及び発光デバイスの陰極を形成することと、を含んでもよい。

図１２は本開示に係る表示基板の製造模式図１であり、図１３は本開示に係る表示基板の製造模式図２であり、図１４Ａは本開示に係る表示基板の製造模式図３であり、図１４Ｂは本開示に係る表示基板の他の製造模式図３であり、図１５Ａは本開示に係る表示基板の製造模式図４であり、図１５Ｂは本開示に係る表示基板の他の製造模式図４であり、図１６Ａは本開示に係る表示基板の製造模式図５であり、図１６Ｂは本開示に係る表示基板の他の製造模式図５である。

本開示で言われる「パターニングプロセス」は膜層の堆積、フォトレジストのコーティング、マスクの露出、現像、エッチング、フォトレジストの剥離等の処理を含む。堆積はスパッタリング、蒸着及び化学気相蒸着のうちのいずれか１つ又は複数を用いてもよく、コーティングはスプレー、スピンコート及びインクジェット印刷のうちのいずれか１つ又は複数を用いてもよく、エッチングはドライエッチング及び湿式エッチングのうちのいずれか１つ又は複数を用いてもよく、本開示は制限しない。「薄膜」はある材料をベースにおいて堆積又は他のプロセスにより製造した１層の薄膜を指す。製造過程全体に亘って該「薄膜」がパターニングプロセスを必要としない場合、該「薄膜」は更に「層」と称されてもよい。製造過程全体に亘って該「薄膜」がパターニングプロセスを必要とする場合、パターニングプロセスを行う前に「薄膜」と称されるが、パターニングプロセスを行った後に「層」と称される。パターニングプロセスを行った後の「層」には少なくとも１つの「パターン」が含まれる。

図１２～図１６Ｂに示すように、本開示に係る表示基板の製造過程は以下の操作を含んでもよい。

ステップ１００、ベース１０を提供し、ベース１０に半導体薄膜を堆積し、パターニングプロセスを用いて半導体薄膜を処理して半導体層２０を形成し、図１２に示されるとおりである。

例示的な実施例では、各サブ画素の半導体層２０は第１トランジスタＴ１の位置する第１アクティブエリア１０１、第２トランジスタＴ２の位置する第２アクティブエリア１０２、第３トランジスタＴ３の位置する第３アクティブエリア１０３、第４トランジスタＴ４の位置する第４アクティブエリア１０４、第５トランジスタＴ５の位置する第５アクティブエリア１０５、第６トランジスタＴ６の位置する第６アクティブエリア１０６、及び第７トランジスタＴ７の位置する第７アクティブエリア１０７を備えてもよく、第１アクティブエリア１０１～第７アクティブエリア１０７は互いに接続される一体構造である。

例示的な実施例では、第１アクティブエリア１０１と第７アクティブエリア１０７とが第１領域Ｒ１の第２領域Ｒ２を離れる側に設置され、第２アクティブエリア１０２と第４アクティブエリア１０４とが第１領域Ｒ１の第２領域Ｒ２寄り側に設置され、第３アクティブエリア１０３が第２領域Ｒ２に設置され、第５アクティブエリア１０５と第６アクティブエリア１０６とが第３領域Ｒ３に設置される。

例示的な実施例では、第１アクティブエリア１０１がそれぞれ第２アクティブエリア１０２及び第７アクティブエリア１０７に接続され、第２アクティブエリア１０２がそれぞれ第３アクティブエリア１０３及び第６アクティブエリア１０６に接続され、第４アクティブエリア１０４がそれぞれ第３アクティブエリア１０３及び第５アクティブエリア１０５に接続される。

例示的な実施例では、第１アクティブエリア１０１が「ｎ」字形を呈し、第７アクティブエリア１０７が「Ｌ」字形を呈し、第７アクティブエリア１０７が第１アクティブエリア１０１のサブ画素中心線を離れる側に位置し、サブ画素中心線は第１方向においてサブ画素を等分し、第２方向に沿って延在する直線である。第２アクティブエリア１０２は「７」字形を呈し、サブ画素中心線の片側に位置し、第４アクティブエリア１０４は「１」字形を呈し、サブ画素中心線の他側に位置する。第３アクティブエリア１０３は「几」字形を呈し、「几」字形はサブ画素中心線に関して鏡像対称であってもよい。第５アクティブエリア１０５が「Ｌ」字形を呈し、第６アクティブエリア１０６の形状と第５アクティブエリア１５の形状とがサブ画素中心線に関して鏡像対称である。本明細書では、トランジスタのアクティブエリアがある形状を呈することとは、該トランジスタのグリッド電極近傍のアクティブエリアの形状を指し、該トランジスタのアクティブエリアのチャネルエリア、ソース・ドレインエリア及び他のトランジスタのソース・ドレインエリアに接続されるために使用されるアクティブエリア部分の延在領域を含むが、それらに限らない。

例示的な実施例では、各トランジスタのアクティブエリアは第１エリア、第２エリア、及び第１エリアと第２エリアとの間に位置するチャネルエリアを含む。例示的な実施例では、第１アクティブエリア１０１の第１エリアが同時に第７アクティブエリア１０７の第１エリアとされ、第１アクティブエリア１０１の第２エリアが同時に第２アクティブエリア１０２の第１エリアとされる。第２アクティブエリア１０２の第２エリア、第３アクティブエリア１０３の第２エリア及び第６アクティブエリア１０６の第１エリアが互いに接続され、第３アクティブエリア１０３の第１エリア、第４アクティブエリア１０４の第２エリア及び第５アクティブエリア１０５の第２エリアが互いに接続される。第４アクティブエリア１４の第１エリアが第３アクティブエリア１０３を離れる側に設置され、第５アクティブエリア１０５の第１エリアが第３アクティブエリア１０３を離れる他側に設置される。第６アクティブエリア１０６の第２エリアが同時に第７アクティブエリア１０７の第２エリアとされる。

例示的な実施例では、第２アクティブエリア１０２と第１アクティブエリア１０１との第１方向における距離が第２アクティブエリア１０２と第７アクティブエリア１０７との第１方向における距離より小さい。第２アクティブエリア１０２と第３アクティブエリア１０３との第１方向における距離が第２アクティブエリア１０２と第４アクティブエリア１０４との第１方向における距離より小さく、第２アクティブエリア１０２と第３アクティブエリア１０３との第１方向における距離が第２アクティブエリア１０２と第５アクティブエリア１０５との第１方向における距離より小さく、第２アクティブエリア１０２と第１アクティブエリア１０１との第１方向における距離が第２アクティブエリア１０２と第３アクティブエリア１０３との第１方向における距離に相当する。

例示的な実施例では、データ信号を書き込むデータ線から電源コードへの方向に沿って、第７アクティブエリア１０７及び第１アクティブエリア１０１が順に設置される。

例示的な実施例では、第ｉ行第ｊ列のサブ画素の半導体層２０の形状が第ｉ＋１行１第ｊ＋１列のサブ画素の半導体層２０の形状と同じであり、第ｉ行第ｊ＋１列のサブ画素の半導体層２０の形状が第ｉ＋１行第ｊ列のサブ画素の半導体層２０の形状と同じである。第１方向において、隣接するサブ画素の間の中心線については、隣接するサブ画素の半導体層２０が該中心線に関して鏡像対称であり、つまり、第１方向において、隣接するサブ画素の半導体層同士が対称関係を持つ。本明細書では、半導体層の形状が同じであることはそれらの全体の形状、各部分の接続関係及び信号の流れる方向が同じであることを含むが、それらに限らない。

例示的な実施例では、第１実施形態におけるアクティブエリアの製造模式図は第２実施形態におけるアクティブエリアの製造模式図と同じである。

本開示の例示的な実施例の半導体層は配置が合理的で、構造が簡潔であり、表示基板の表示効果を確保することができる。

ステップ２００、半導体層２０上に順に第１絶縁薄膜及び第１金属薄膜を堆積し、パターニングプロセスを用いて第１金属薄膜を処理して、半導体層２０を覆う第１絶縁層と、第１絶縁層上に設置される第１金属層３０とを形成し、図１３に示されるとおりである。

例示的な実施例では、第１金属層３０はグリッド線Ｇ、リセット信号線Ｒｅｓｅｔ、発光制御線ＥＭ及び記憶コンデンサの第１電極Ｃ１を備えてもよい。

例示的な実施例では、グリッド線Ｇ、リセット信号線Ｒｅｓｅｔ及び発光制御線ＥＭが第１方向に沿って延在し、グリッド線Ｇ及びリセット信号線Ｒｅｓｅｔが第１領域Ｒ１に設置され、発光制御線ＥＭが第３領域Ｒ３に設置される。記憶コンデンサの第１電極Ｃ１は矩形状であってもよく、矩形状の角部に面取りを行ってもよく、第１電極Ｃ１は第２領域Ｒ２に設置され、グリッド線Ｇと発光制御線ＥＭとの間に位置し、第１電極Ｃ１のベース上での直交投影と第３アクティブエリアのベース上での直交投影とが重複領域を有する。例示的な実施例では、第１極板Ｃ１が同時に第３トランジスタのゲート電極とされる。

例示的な実施例では、第１領域Ｒ１のリセット信号線Ｒｅｓｅｔが等幅で設置されなくてもよく、リセット信号線Ｒｅｓｅｔの幅がリセット信号線Ｒｅｓｅｔの第２方向における寸法である。リセット信号線Ｒｅｓｅｔは半導体層２０と重なる領域と、半導体層２０と重ならない領域とを含んでもよく、半導体層２０と重なる領域のリセット信号線Ｒｅｓｅｔの幅が半導体層２０と重ならない領域のリセット信号線Ｒｅｓｅｔの幅より大きくてもよい。

例示的な実施例では、第１領域Ｒ１のグリッド線Ｇが等幅で設置されなくてもよく、グリッド線Ｇの幅がグリッド線Ｇの第２方向における寸法である。グリッド線Ｇの半導体層２０と重なる領域及び半導体層２０と重ならない領域について、半導体層２０と重なる領域のグリッド線Ｇの幅は半導体層２０と重ならない領域のグリッド線Ｇの幅より大きくてもよい。

例示的な実施例では、第３領域Ｒ３の発光制御線ＥＭが等幅で設置されなくてもよく、発光制御線ＥＭの幅が発光制御線ＥＭの第２方向における寸法である。発光制御線ＥＭは半導体層２０と重なる領域と、半導体層２０と重ならない領域とを含み、半導体層２０と重なる領域の発光制御線ＥＭの幅が半導体層２０と重ならない領域の発光制御線ＥＭの幅より大きくてもよい。

例示的な実施例では、第ｉ行のグリッド線Ｇは第１グリッド線部分を含んでもよく、第１グリッド線部分が第１方向に沿って第ｊ列のサブ画素から第ｊ＋１列のサブ画素まで延在し、第１グリッド線部分の第１端が第ｉ行第ｊ列のサブ画素に位置する接続ストリップによりグリッド線Ｇに接続され、第１グリッド線部分の第２端が第ｉ行第ｊ＋１列のサブ画素に位置する接続ストリップによりグリッド線Ｇに接続され、第ｉ行第ｊ列のサブ画素及び第ｉ行第ｊ＋１列のサブ画素内にダブルグリッド構造が同時に形成される。第ｉ＋１行のグリッド線Ｇは第２グリッド線部分を含んでもよく、第２グリッド線部分が第１方向に沿って第ｊ＋１列のサブ画素から第ｊ＋２列のサブ画素まで延在し、第２グリッド線部分の第１端が第ｉ＋１行第ｊ＋１列のサブ画素に位置する接続ストリップによりグリッド線Ｇに接続され、第２グリッド線部分の第２端が第ｉ＋１行第ｊ＋２列のサブ画素に位置する接続ストリップによりグリッド線Ｇに接続され、第ｉ＋１行第ｊ＋１列のサブ画素及び第ｉ＋１行第ｊ＋２列のサブ画素内にダブルグリッド構造が同時に形成される。こうして、第ｊ列のサブ画素及び第ｊ＋１列のサブ画素内にダブルグリッド構造の第２トランジスタＴ２が同時に形成され、第ｊ列のサブ画素の第２トランジスタＴ２と第ｊ＋１列のサブ画素の第２トランジスタＴ２とがダブルグリッドエリア１１０を形成する。

例示的な実施例では、第１電極Ｃ１が第３アクティブエリアと重なる領域は第３ゲート電極（ダブルグリッド構造）、グリッド線Ｇが第２アクティブエリアと重なる領域は第２ゲート電極（ダブルグリッド構造）、リセット信号線Ｒｅｓｅｔが第１アクティブエリアと重なる領域は第１ゲート電極（ダブルグリッド構造）、グリッド線Ｇが第４アクティブエリアと重なる領域は第４ゲート電極、リセット信号線Ｒｅｓｅｔが第７アクティブエリアと重なる領域は第７ゲート電極、発光制御線ＥＭが第５アクティブエリアと重なる領域は第５ゲート電極、発光制御線ＥＭが第６アクティブエリアと重なる領域は第６ゲート電極とされる。

例示的な実施例では、第１トランジスタＴ１、第２トランジスタＴ２及び第３トランジスタＴ３がいずれもダブルグリッドトランジスタであるため、ダブルグリッドの第２トランジスタＴ２と他のダブルグリッドトランジスタ（第１トランジスタＴ１及び第３トランジスタＴ３）との第１方向における距離が第２トランジスタＴ２とシングルグリッドの第４トランジスタＴ４、第５トランジスタＴ５及び第７トランジスタＴ７との第１方向における距離より小さい。

例示的な実施例では、第１金属層３０のパターンを形成した後、第１金属層３０を遮断として利用して、半導体層を導体化処理してもよく、第１金属層３０に遮られる領域の半導体層が第１トランジスタＴ１～第７トランジスタＴ７のチャネル領域を形成し、第１金属層３０に遮られない領域の半導体層が導体化され、つまり第１トランジスタＴ１～第７トランジスタＴ７の第１エリア及び第２エリアが導体化される。

例示的な実施例では、第１実施形態における第１金属層の製造模式図は第２実施形態における第１金属層の製造模式図と同じである。

本開示の例示的な実施例の第１金属層は配置が合理的で、構造が簡潔であり、表示基板の表示効果を確保することができる。

ステップ３００、第１金属層３０上に順に第２絶縁薄膜及び第２金属薄膜を堆積し、パターニングプロセスを用いて第２金属薄膜を処理して、第１金属層３０を覆う第２絶縁層と、第２絶縁層上に設置される第２金属層４０とを形成し、第２金属層４０は少なくとも初期信号線Ｖｉｎｉｔ及び記憶コンデンサの第２電極Ｃ２を備える。その後、第２金属層４０上に第３絶縁薄膜を堆積し、パターニングプロセスを用いて第３絶縁薄膜を処理して、第２金属層４０を覆う第３絶縁層を形成し、第３絶縁層上に複数の貫通孔が設置され、図１４Ａ及び図１４Ｂに示されるとおりである。

例示的な実施例では、第３絶縁層上の複数の貫通孔は、少なくとも、第２電極Ｃ２を露出させる第２貫通孔Ｖ２、初期信号線Ｖｉｎｉｔを露出させる第６貫通孔Ｖ６、第１電極Ｃ１を露出させる第７貫通孔Ｖ７、第４アクティブエリアを露出させる第８貫通孔Ｖ８、第２アクティブエリアを露出させる第９貫通孔Ｖ９、第１アクティブエリアを露出させる第１０貫通孔Ｖ１０、及び半導体層内の他のアクティブエリアを露出させる複数の貫通孔を含む。第２電極Ｃ２を露出させる第２貫通孔Ｖ２及び初期信号線Ｖｉｎｉｔを露出させる第６貫通孔Ｖ６内の第３絶縁層がエッチングされ、第１電極Ｃ１を露出させる第７貫通孔Ｖ７内の第２絶縁層及び第３絶縁層がエッチングされ、第４アクティブエリアを露出させる第８貫通孔Ｖ８、第２アクティブエリアを露出させる第９貫通孔Ｖ９、第１アクティブエリアを露出させる第１０貫通孔Ｖ１０、及び半導体層内の他のアクティブエリアを露出させる貫通孔内の第１絶縁層、第２絶縁層及び第３絶縁層がエッチングされる。

例示的な実施例では、第２貫通孔Ｖ２は第２電極Ｃ２を後続に形成される第５トランジスタＴ５の第１極に接続させるように構成され、第６貫通孔Ｖ６は初期信号線Ｖｉｎｉｔを後続に形成される第１トランジスタＴ１の第１極に接続させるように構成され、第７貫通孔Ｖ７は第１電極Ｃ１を後続に形成される第２トランジスタＴ２の第１極に接続させるように構成され、第８貫通孔Ｖ８は第４トランジスタＴ４のアクティブ層を後続に形成される第４トランジスタＴ４の第１極に接続させるように構成され、第９貫通孔Ｖ９は第２トランジスタＴ２のアクティブ層を後続に形成される第２トランジスタＴ２の第１極に接続させるように構成され、第１０貫通孔Ｖ１０は第１トランジスタＴ１のアクティブ層を後続に形成される第１トランジスタＴ１の第１極に接続させるように構成される。後続に形成される第４トランジスタＴ４の第１極が後続に形成されるデータ線Ｄに接続されるため、第８貫通孔Ｖ８はデータ書き込み穴である。

例示的な実施例では、データ書き込み穴と第２トランジスタＴ２との第１方向における距離はデータ書き込み穴と第１トランジスタＴ１との第１方向における距離より大きいし、データ書き込み穴と第７トランジスタＴ７との第１方向における距離よりも大きい。データ書き込み穴と第３トランジスタＴ３との第２方向における距離はデータ書き込み穴と第５トランジスタＴ５との第２方向における距離より小さいし、データ書き込み穴と第６トランジスタＴ６との第２方向における距離よりも小さい。

例示的な実施例では、第２貫通孔Ｖ２の数が２つであってもよく、２つの第２貫通孔が第２方向に沿って順に設置される。第５第１極の幅が比較的に狭いため、２つの第２貫通孔Ｖ２を設置することにより、第２電極と第５第１極との接続信頼性を向上させることができる。

例示的な実施例では、初期信号線Ｖｉｎｉｔは第１方向に沿って延在し、第１領域Ｒ１に設置され、リセット信号線Ｒｅｓｅｔの第２領域Ｒ２を離れる側に位置する。各サブ画素における記憶コンデンサの第２電極Ｃ２は輪郭が矩形状であってもよく、第２領域Ｒ２に設置され、グリッド線Ｇと発光制御線ＥＭとの間に位置する。

例示的な実施例では、第２電極Ｃ２の輪郭は矩形状であってもよく、矩形状の角部に面取りを行ってもよく、第２電極Ｃ２のベース上での直交投影と第１電極Ｃ１のベース上での直交投影とが重複領域を有する。第２電極Ｃ２の中央に開口１１１が設置され、開口１１１は矩形であってもよく、第２電極Ｃ２を環状構造に形成させる。開口１１１から第１電極Ｃ１を覆う第２絶縁層が露出し、第１電極Ｃ１のベース上での直交投影は開口１１１のベース上での直交投影を含む。例示的な実施例では、開口１１１のベース上での直交投影は第１電極Ｃ１を露出させる第７貫通孔Ｖ７のベース上での直交投影を含む。

第２電極Ｃ２の第１領域Ｒ１寄りのエッジのベース上での直交投影が、第１領域Ｒ１と第２領域Ｒ２との境界線のベース上での直交投影と重なり、第２電極Ｃ２の第３領域Ｒ３寄りのエッジのベース上での直交投影が、第２領域Ｒ２と第３領域Ｒ３との境界線のベース上での直交投影と重なり、つまり第２電極Ｃ２の第２長さが第２領域Ｒ２の第２長さに等しく、第２長さは第２方向における寸法を指す。

第１実施形態では、１行の隣接するサブ画素の第２電極Ｃ２が互いに接続される一体構造である。該構造によって、隣接するサブ画素の第２電極Ｃ２が電源信号線として多重化されることを可能にし、隣接するサブ画素の電源コードの提供する電源信号が同じであるように確保することができ、表示基板の表示不良を回避し、表示基板の表示効果を確保する。

第２実施形態では、第ｉ行第ｊ列のサブ画素の第２電極Ｃ２と第ｉ行第ｊ＋１列のサブ画素の第２電極Ｃ２とが第１接続部により互いに接続される一体構造であり、第ｉ行第ｊ＋１列のサブ画素の第２電極Ｃ２と第ｉ行第ｊ＋２列のサブ画素の第２電極Ｃ２とが切断されるように設置され、第ｉ行第ｊ＋２列のサブ画素の第２電極Ｃ２と第ｉ行第ｊ＋３列のサブ画素の第２電極Ｃ２とが第１接続部により互いに接続される一体構造である。第ｉ＋１行第ｊ列のサブ画素の第２電極Ｃ２と第ｉ＋１行第ｊ＋１列のサブ画素の第２電極Ｃ２とが切断されるように設置され、第ｉ＋１行第ｊ＋１列のサブ画素の第２電極Ｃ２と第ｉ＋１行第ｊ＋２列のサブ画素の第２電極Ｃ２とが第１接続部により互いに接続される一体構造であり、第ｉ＋１行第ｊ＋２列のサブ画素の第２電極Ｃ２と第ｉ＋１行第ｊ＋３列のサブ画素の第２電極Ｃ２とが切断されるように設置される。該構造によって、隣接するサブ画素の第２電極Ｃ２が電源信号線として多重化されることを可能にし、隣接するサブ画素の電源コードの提供する電源信号が同じであるように確保することができ、表示基板の表示不良を回避し、表示基板の表示効果を確保する。

図１４Ａは第１実施形態の製造模式図であり、図１４Ｂは第２実施形態の製造模式図である。

本開示の例示的な実施例の第２金属層及び貫通孔は配置が合理的で、構造が簡潔であり、表示基板の表示効果を確保することができる。

ステップ４００、第３絶縁層上に第３金属薄膜を堆積し、パターニングプロセスによって第３金属薄膜を処理して、第３金属層５０を形成し、第３金属層５０は少なくとも第５トランジスタＴ５の第１極５１、第６トランジスタＴ６の第２極５２、第４トランジスタＴ４の第１極５３、第１トランジスタＴ１の第１極５４及び第２トランジスタＴ２の第１極５５を備える。第５トランジスタＴ５の第１極５１が第２貫通孔Ｖ２により第２電極Ｃ２に接続され、第６トランジスタＴ６の第２極５２が貫通孔により第６トランジスタのアクティブ層に接続され、第４トランジスタＴ４の第１極５３が第８貫通孔Ｖ８により第４トランジスタＴ４のアクティブ層に接続され、第１トランジスタＴ１の第１極５４は一端が第６貫通孔Ｖ６により初期信号線Ｖｉｎｉｔに接続され、他端が第１０貫通孔Ｖ１０により第１トランジスタＴ１のアクティブ層に接続され、第２トランジスタＴ２の第１極５５は一端が第７貫通孔Ｖ７により第１電極Ｃ１に接続され、他端が第９貫通孔Ｖ９により第２トランジスタＴ２のアクティブ層に接続される。その後、第３金属層５０上に第４絶縁薄膜を堆積し、パターニングプロセスによって第４絶縁薄膜を処理して第３金属層５０を覆う第４絶縁層を形成し、第４絶縁層上に複数の貫通孔が設置され、図１５Ａ及び図１５Ｂに示されるとおりである。

例示的な実施例では、第４絶縁層上の複数の貫通孔は、少なくとも、第５トランジスタＴ５の第１極５１を露出させる第１貫通孔Ｖ１、第６トランジスタＴ６の第２極５２を露出させる第４貫通孔Ｖ４、及び第４トランジスタＴ４の第１極５３を露出させる第３貫通孔Ｖ３を含む。第５トランジスタＴ５の第１極５１を露出させる第１貫通孔Ｖ１は第５トランジスタＴ５の第１極５１を後続に形成される電源コードＶＤＤに接続させるように構成され、第６トランジスタＴ６の第２極５２を露出させる第４貫通孔Ｖ４は第６トランジスタＴ６の第２極５２を後続に形成される接続電極に接続させるように構成され、第４トランジスタＴ４の第１極５３を露出させる第３貫通孔Ｖ３は第４トランジスタＴ４の第１極５３を後続に形成されるデータ線Ｄに接続させるように構成される。

例示的な実施例では、第１貫通孔Ｖ１のベース上での直交投影とグリッド線Ｇのベース上での直交投影とが重複領域を有する。

例示的な実施例では、第１貫通孔Ｖ１のベース上での直交投影と第２電極Ｃ２のベース上での直交投影とが重複領域を有する。

例示的な実施例では、第３貫通孔Ｖ３のベース上での直交投影とグリッド線Ｇのベース上での直交投影とが重複領域を有する。

例示的な実施例では、第４貫通孔Ｖ４のベース上での直交投影と発光制御線ＥＭのベース上での直交投影とが重複領域を有する。

第１実施形態では、同一行の隣接するサブ画素の第５トランジスタＴ５の第１極５１が間隔を置いて設置される。

第２実施形態では、第ｉ行第ｊ＋１列のサブ画素における第５トランジスタＴ５の第１極５１と第ｉ行第ｊ＋２列のサブ画素における第５トランジスタＴ５の第１極５１とが第２接続部により接続され、第ｉ＋１行第ｊ列のサブ画素における第５トランジスタＴ５の第１極５１と第ｉ行第ｊ＋１列のサブ画素における第５トランジスタＴ５の第１極５１とが第２接続部により接続され、第ｉ＋１行第ｊ＋２列のサブ画素における第５トランジスタＴ５の第１極５１と第ｉ行第ｊ＋３列のサブ画素における第５トランジスタＴ５の第１極５１とが第２接続部により接続される。

図１５Ａは第１実施形態の製造模式図であり、図１５Ｂは第２実施形態の製造模式図である。

本開示の例示的な実施例の第３金属層及び貫通孔は配置が合理的で、構造が簡潔であり、表示基板の表示効果を確保することができる。

ステップ５００、第４絶縁層上に第４金属薄膜を堆積し、パターニングプロセスによって第４金属薄膜を処理して、第１サブデータ線ＤＯ、第２サブデータ線ＤＥ、電源コードＶＤＤ及び接続電極６１を備える第４金属層６０を形成し、第１サブデータ線ＤＯと第２サブデータ線ＤＥがそれぞれその位置するサブ画素における第４トランジスタＴ４の第１極５３を露出させる第３貫通孔Ｖ３により第４トランジスタＴ４の第１極５３に接続され、電源コードＶＤＤが第５トランジスタＴ５の第１極５１を露出させる第１貫通孔Ｖ１により第５トランジスタＴ５の第１極５１に接続され、接続電極６１が第６トランジスタＴ６の第２極５２を露出させる第４貫通孔Ｖ４により第６トランジスタＴ６の第２極５２に接続される。その後、第４金属層６０上に第５絶縁薄膜を堆積し、第５絶縁薄膜上に平坦薄膜をコーティングし、パターニングプロセスによって平坦薄膜及び第５絶縁薄膜を処理して、第４金属層６０を覆う第５絶縁層と、第５絶縁層上に設置される平坦層とを形成し、平坦層上に複数の貫通孔が設置され、図１６Ａ及び図１６Ｂに示されるとおりである。

例示的な実施例では、第１サブデータ線ＤＯ、第２サブデータ線ＤＥ及び電源コードＶＤＤが第２方向に沿って延在し、第１サブデータ線ＤＯがサブ画素の片側に位置し、第２サブデータ線ＤＥがサブ画素の他側に位置し、電源コードＶＤＤが第１サブデータ線ＤＯと第２サブデータ線ＤＥとの間に位置する。

例示的な実施例では、第１サブデータ線ＤＯ及び第２サブデータ線ＤＥが等幅の直線であってもよく、第１サブデータ線ＤＯ及び第２サブデータ線ＤＥの幅が第１サブデータ線ＤＯ及び第２サブデータ線ＤＥの第１方向における寸法である。

例示的な実施例では、同一列の隣接するサブ画素の第４トランジスタの第１極が異なるサブデータ線に接続される。例えば、第ｉ行第ｊ列のサブ画素が第ｊ列のデータ線の第１サブデータ線に接続され、第ｉ＋１行第ｊ列のサブ画素が第ｊ列のデータ線の第２サブデータ線に接続される。又は、第ｉ行第ｊ列のサブ画素が第ｊ列のデータ線の第２サブデータ線に接続され、第ｉ＋１行第ｊ列のサブ画素が第ｊ列のデータ線の第１サブデータ線に接続される。

例示的な実施例では、少なくとも１つのサブ画素において、第１サブデータ線ＤＯがその位置するサブ画素における第３貫通孔Ｖ３により第４トランジスタＴ４の第１極５３に接続され、第４トランジスタＴ４の第１極５３が第８貫通孔Ｖ８により第４アクティブエリアに接続され、第８貫通孔Ｖ８がデータ書き込み穴であり、第１サブデータ線ＤＯが該サブ画素におけるデータ信号を書き込むデータ線である。少なくとも１つのサブ画素において、第２サブデータ線ＤＥがその位置するサブ画素における第３貫通孔Ｖ３により第４トランジスタＴ４の第１極５３に接続され、第４トランジスタＴ４の第１極５３が第８貫通孔Ｖ８により第４アクティブエリアに接続され、第８貫通孔Ｖ８がデータ書き込み穴であり、第２サブデータ線ＤＥが該サブ画素におけるデータ信号を書き込むデータ線である。

例示的な実施例では、各サブ画素の電源コードＶＤＤが第１貫通孔Ｖ１により第５トランジスタＴ５の第１極５１に接続されるが、第５トランジスタＴ５の第１極５１が記憶コンデンサの第２電極Ｃ２に接続されるため、隣接するサブ画素の記憶コンデンサの第２電極Ｃ２が互いに接続され、従って、電源コードＶＤＤと第２電極Ｃ２との接続を実現するだけでなく、第２電極Ｃ２の電源接続線の機能も実現し、各サブ画素に提供される電源信号を同じにし、表示基板の表示効果を確保する。

例示的な実施例では、各サブ画素の電源コードＶＤＤが折れ線であってもよい。第２方向に沿って、各サブ画素の電源コードＶＤＤは順に接続される第１電源部、第２電源部及び第３電源部を備えてもよい。第ｉ行第ｊ列のサブ画素に対応する電源コードにおいて、第１電源部の第１端は第ｉ－１行第ｊ列のサブ画素における第３電源部の第２端に接続され、第１電源部の第２端は第２方向に沿って延在し、第２電源部の第１端に接続され、第２電源部の第２端は傾斜方向に沿って延在し、第３電源部の第１端に接続され、傾斜方向と第２方向とが夾角を有し、夾角が０度を超えて９０度未満であってもよく、第３電源部の第２端は第２方向に沿って延在し、第ｉ＋１行第ｊ列のサブ画素における第１電源部の第１端に接続される。

例示的な実施例では、第１電源部は等幅の直線、第２電源部は等幅の斜線、第３電源部は等幅の直線であってもよい。第１電源部と第２電源部が第１サブデータ線（又は第２サブデータ線）に平行し、第２電源部と第１電源部とがなす夾角は９０度を超えて１８０度未満であってもよく、第２電源部と第３電源部とがなす夾角は９０度を超えて１８０度未満であってもよい。

例示的な実施例では、第１電源部が第１方向に沿って延在する長さは第１電源部の平均幅より大きく、第２電源部が傾斜方向に沿って延在する長さは第２電源部の平均幅より大きく、第３電源部が第１方向に沿って延在する長さは第３電源部の平均幅より大きく、傾斜方向は第２電源部と第１電源部とが夾角をなす方向である。

例示的な実施例では、第３電源部の平均幅は第１電源部の平均幅より小さくてもよく、第３電源部の平均幅は第２電源部の平均幅より小さくてもよい。電源コードＶＤＤが幅が変化する折れ線に設置されることで、画素構造の配置に役立つだけでなく、電源コードＶＤＤ及びデータ線の寄生容量を低減することもできる。第３電源部とデータ線との距離が比較的に短いため、第３電源部の平均幅を減少することにより、第３電源部及びデータ線の寄生容量を低減することができる。

例示的な実施例では、第１電源部の平均幅は第２電源部の平均幅以上であってもよいし、第２電源部の平均幅より小さくてもよい。

例示的な実施例では、第２電源部の延在方向における長さが第１電極Ｃ１の第２長さに相当し、第１電極Ｃ１の第２長さが第１電極Ｃ１の第２方向における寸法である。第１電源部の延在方向における長さが第２電極Ｃ２の第２長さに相当し、第３電源部の延在方向における長さが第２電極Ｃ２の第２長さに相当し、第２電極Ｃ２の第２長さが第２電極Ｃ２の第２方向における寸法である。

図３、図１６Ａ及び図１６Ｂに示すように、例示的な実施例では、第１電源部のベース上での直交投影と第２トランジスタＴ２の第１極５５及び第９貫通孔Ｖ９のベース上での直交投影とが重複領域を有し、従って、第１電源部のベース上での直交投影と第２トランジスタＴ２のベース上での直交投影とが重複領域を有する。第２電源部のベース上での直交投影と第１貫通孔Ｖ１のベース上での直交投影とが重複領域を有し、第３電源部のベース上での直交投影と第５トランジスタＴ５の第１極５１のベース上での直交投影とが重複領域を有し、従って、第２電源部及び第３電源部のベース上での直交投影がいずれも第５トランジスタＴ５の第１極５１と重複領域を有する。

例示的な実施例では、第１貫通孔Ｖ１のベース上での直交投影と第１電源部の第２方向の延長線のベース上での直交投影とが重複領域を有し、第１貫通孔Ｖ１のベース上での直交投影と第３電源部の第２方向の延長線のベース上での直交投影とが重複領域を有し、従って、第１方向において、第１電源部と第３電源部との第１方向における距離が第１貫通孔Ｖ１の第１長さ又は第３電源部の平均幅より小さく、つまり第１電源部の第３電源部寄り側のエッジと第３電源部の第１電源部寄り側のエッジとの距離が第１貫通孔Ｖ１の第１長さ又は第３電源部の幅より小さく、第１貫通孔Ｖ１の第１長さが第１貫通孔Ｖ１の第１方向における寸法を指す。従って、傾斜方向に沿って延在する第２電源部について、第２電源部が電源コードＶＤＤを折り曲げるということであると理解されてもよい。第１方向において、折り曲げ程度が第１貫通孔Ｖ１の第１長さに相当し、又は第３電源部の幅に相当し、第２方向において、折り曲げ程度が第１電極Ｃ１の第２長さに相当する。本明細書では、２つの電源部のエッジは２つの電源部の輪郭全体のエッジを指す。

例示的な実施例では、第２電源部のベース上での直交投影と第２電極のベース上での直交投影とが重複領域を有する。

例示的な実施例では、第２電源部のベース上での直交投影と第１接続部のベース上での直交投影とが重複領域を有する。

例示的な実施例では、第２電源部のベース上での直交投影と第１電極Ｃ１のベース上での直交投影とが重複領域を有する。

例示的な実施例では、第２電源部のベース上での直交投影とグリッド線Ｇのベース上での直交投影とが重複領域を有し、つまり第２電源部のベース上での直交投影と第２トランジスタＴ２のゲート電極及び第４トランジスタＴ４のゲート電極のベース上での直交投影とが重複領域を有する。

例示的な実施例では、接続電極６１は第２方向に沿って延在するストリップ状であり、接続電極６１の延在方向が第３電源部の延在方向に平行し、接続電極６１の第２方向における長さが第３電源部の第２方向の長さに相当する。

例示的な実施例では、接続電極６１のベース上での直交投影と第２電極Ｃ２のベース上での直交投影とが重複領域を有する。

例示的な実施例では、接続電極６１のベース上での直交投影と第２電極Ｃ２の中央の開口１１１のベース上での直交投影とが重複領域を有する。

例示的な実施例では、接続電極６１のベース上での直交投影と第２第１極５５のベース上での直交投影とが重複領域を有する。

例示的な実施例では、接続電極６１の延在方向が第１電源部の延在方向と重なり、つまり接続電極６１のベース上での直交投影と第１電源部の第２方向のダミー延長線のベース上での直交投影とが重複領域を有する。

例示的な実施例では、第８貫通孔Ｖ８（すなわちデータ書き込み穴）が第３電源部の第２方向のダミー延長線に位置し、つまり第８貫通孔Ｖ８のベース上での直交投影と第３電源部の第２方向のダミー延長線のベース上での直交投影とが重複領域を有する。

例示的な実施例では、各サブ画素の電源コードＶＤＤが第１貫通孔Ｖ１により第５トランジスタＴ５の第１極５１に接続され、そして第５トランジスタＴ５の第１極５１が第２貫通孔Ｖ２により記憶コンデンサの第２電極Ｃ２に接続されるため、これにより電源コードＶＤＤを記憶コンデンサの第２電極Ｃ２に接続させ、従って、第１貫通孔Ｖ１が電源書き込み穴と称される。

例示的な実施例では、電源書き込み穴のベース上での直交投影が第２電源部のベース上での直交投影範囲内に位置する。電源書き込み穴と第４トランジスタＴ４との第１方向における距離が電源書き込み穴と第２トランジスタＴ２との第１方向における距離に相当する。電源書き込み穴と第２トランジスタＴ２との第２方向における距離は電源書き込み穴と第１トランジスタＴ１との第２方向における距離より小さいし、電源書き込み穴と第７トランジスタＴ７との第２方向における距離よりも小さく、電源書き込み穴と第３トランジスタＴ３との第２方向における距離は電源書き込み穴と第５トランジスタＴ５との第２方向における距離より小さいし、電源書き込み穴と第６トランジスタＴ６との第２方向における距離よりも小さい。

例示的な実施例では、第５絶縁層及び平坦層上の複数の貫通孔は、少なくとも、接続電極６１を後続に形成される第５金属層（陽極）に接続させるように構成され、接続電極６１を露出させる第５貫通孔Ｖ５を含む。接続電極６１と第６トランジスタＴ６の第２極５２とが接続されるため、第６トランジスタＴ６の第２極５２と第５金属層との接続が実現され、駆動回路は発光デバイスを駆動して発光させることができる。

例示的な実施例では、接続電極６１が第４貫通孔Ｖ４により第６トランジスタＴ６の第２極５２に接続され、第４貫通孔Ｖ４が接続電極６１の第２電源部を離れる一端に位置する。接続電極６１が第５貫通孔Ｖ５により後続に形成される陽極に接続され、第５貫通孔Ｖ５が接続電極６１の第２電源部寄りの一端に位置し、第５貫通孔Ｖ５のベース上での直交投影と記憶コンデンサの第２電極Ｃ２のベース上での直交投影とが重複領域を有する。

例示的な実施例では、第５貫通孔Ｖ５が第１電源部の第２方向のダミー延長線に位置し、つまり第５貫通孔Ｖ５のベース上での直交投影と第１電源部の第２方向のダミー延長線のベース上での直交投影とが重複領域を有する。

図１６Ａは第１実施形態の製造模式図であり、図１６Ｂは第２実施形態の製造模式図である。

本開示の例示的な実施例の第４金属層及び貫通孔は配置が合理的で、構造が簡潔であり、表示基板の表示効果を確保することができる。

ステップ６００、平坦層上に第５金属薄膜を堆積し、パターニングプロセスによって第５金属薄膜を処理して第５金属層７０を形成し、第５金属層７０は少なくとも陽極を備え、陽極が接続電極６１を露出させる第５貫通孔により接続電極６１に接続される。陽極が接続電極６１に接続され、接続電極６１が第６トランジスタＴ６の第２極５２に接続されるため、第６トランジスタＴ６の第２極５２と陽極との接続が実現され、第６トランジスタは発光デバイスを駆動して発光させることができる。その後、第５金属層上に画素定義薄膜をコーティングし、パターニングプロセスによって画素定義薄膜を処理して、画素定義層を形成し、各サブ画素の画素定義層に画素開口が設置され、画素開口から陽極が露出する。その後、蒸着プロセスを用いて有機発光層を形成し、有機発光層上に陰極を形成する。

本開示に開示される構造及びその製造過程は例示的な説明に過ぎず、例示的な実施形態では、実際の必要に応じて対応構造を変更したり、パターニングプロセスを追加又は省略したりすることができる。例えば、電源コードＶＤＤ及び一部のトランジスタの第１極又は第２極が第３金属層５０上に位置してもよく、データ線Ｄ及び一部のトランジスタの第１極又は第２極が第４金属層６０上に位置してもよい。更に、例えば、データ線Ｄ及び一部のトランジスタの第１極又は第２極が第３金属層５０上に位置してもよく、電源コードＶＤＤ及び一部のトランジスタの第１極又は第２極が第４金属層６０上に位置してもよい。更に、例えば、電源コードＶＤＤとデータ線Ｄが第３金属層５０上に位置してもよく、第１トランジスタ～第７トランジスタの第１極及び第２極が第４金属層６０上に位置してもよく、本開示は制限しない。

図１７は本開示に係る他の表示基板における複数のサブ画素の平面図であり、図１８は本開示に係る他の表示基板における複数のサブ画素の断面図であり、図１７は８つのサブ画素（上位４列上位２行のサブ画素）を例として模式的に説明する。図１、図１７及び図１８に示すように、本開示に係る表示基板はベース１０と、ベース１０に設置される複数のサブ画素Ｐと、複数列の電源コードＶＤＤと、電源コードＶＤＤと同じ層に設置されるデータ線Ｄとを備え、各サブ画素Ｐは駆動回路を備え、駆動回路は複数のトランジスタ及び記憶コンデンサを備えてもよく、記憶コンデンサは互いに対向して設置される第１電極Ｃ１及び第２電極Ｃ２を備え、トランジスタのアクティブエリア２１が記憶コンデンサの第２電極Ｃ２のベース１０寄り側に位置し、電源コードＶＤＤが記憶コンデンサの第２電極Ｃ２のベース１０を離れる側に位置する。

例示的な実施例では、少なくとも１つのサブ画素において、電源コードＶＤＤがそれぞれ記憶コンデンサの第２電極Ｃ２及び半導体層の第３接続部に接続され、各サブ画素の記憶コンデンサの第２電極Ｃ２が同一行の１つの隣接するサブ画素の記憶コンデンサの第２電極Ｃ２に接続され、各サブ画素の半導体層と同一行の他の隣接するサブ画素の半導体層とが第３接続部により互いに接続される。

いくつかの可能な実現方式では、図１７に示すように、第ｉ列のサブ画素の駆動回路は第ｉ列のデータ線及び第ｉ列の電源コードに接続され、１≦ｉ≦Ｎである。各列のデータ線は第１サブデータ線及び第２サブデータ線を備え、第ｉ列のデータ線Ｄｉの第１サブデータ線ＤＯｉ及び第２サブデータ線ＤＥｉがそれぞれ第ｉ列のサブ画素の両側に位置し、第ｉ列の電源コードＶＤＤｉが第ｉ列のデータ線Ｄｉの第１サブデータ線ＤＯｉと第２サブデータ線ＤＥｉとの間に位置する。

いくつかの可能な実現方式では、同一列の隣接するサブ画素が異なるサブデータ線に接続され、つまり、第ｉ行第ｊ列のサブ画素が第ｊ列のデータ線の第１サブデータ線ＤＯｊに接続される場合、第ｉ＋１行第ｊ列のサブ画素が第ｊ列のデータ線の第２サブデータ線ＤＥｊに接続され、第ｉ行第ｊ列のサブ画素が第ｊ列のデータ線の第２サブデータ線ＤＥｊに接続される場合、第ｉ＋１行第ｊ列のサブ画素が第ｊ列のデータ線の第１サブデータ線ＤＯｊに接続される。

いくつかの可能な実現方式では、隣接するデータ線の第１サブデータ線及び第２サブデータ線の配列方式が逆であり、つまり、第ｉ列のデータ線Ｄｉの第１サブデータ線ＤＯｉが第ｉ列のサブ画素の第１側に位置し、第ｉ列のデータ線Ｄｉの第２サブデータ線ＤＥｉが第ｉ列のサブ画素の第２側に位置する場合、第ｉ＋１列のデータ線Ｄｉ＋１の第２サブデータ線ＤＥｉ＋１が第ｉ＋１列のサブ画素の第１側に位置し、第ｉ＋１列のデータ線Ｄｉ＋１の第１サブデータ線ＤＯｉ＋１が第ｉ＋１列のサブ画素の第２側に位置し、又は、第ｉ列のデータ線Ｄｉの第１サブデータ線ＤＯｉが第ｉ列のサブ画素の第２側に位置し、第ｉ列のデータ線Ｄｉの第２サブデータ線ＤＥｉが第ｉ列のサブ画素の第１側に位置する場合、第ｉ＋１列のデータ線Ｄｉ＋１の第２サブデータ線ＤＥｉ＋１が第ｉ＋１列のサブ画素の第２側に位置し、第ｉ＋１列のデータ線Ｄｉ＋１の第１サブデータ線ＤＯｉ＋１が第ｉ＋１列のサブ画素の第１側に位置する。

図１７及び図１８に示すように、例示的な実施例では、表示基板は、順にベース１０に設置される第１絶縁層１１、第２絶縁層１２、第３絶縁層１３、グリッド線Ｇ、リセット信号線Ｒｅｓｅｔ、発光制御信号線ＥＭ及び初期信号線Ｖｉｎｉｔを備えてもよい。グリッド線Ｇ、リセット信号線Ｒｅｓｅｔ、発光制御信号線ＥＭ、記憶コンデンサの第１電極Ｃ１及びトランジスタのゲート電極が同一層に設置され、記憶コンデンサの第２電極Ｃ２と初期信号線Ｖｉｎｉｔとが同一層に設置され、データ線Ｄ、電源ＶＤＤ線及びトランジスタのソース・ドレイン電極が同一層に設置され、トランジスタのソース・ドレイン電極はトランジスタの第１極及び第２極を含む。

例示的な実施例では、第１絶縁層１１がトランジスタのアクティブエリア２１とトランジスタのゲート電極との間に設置され、第２絶縁層１２がトランジスタのゲート電極と記憶コンデンサの第２電極Ｃ２との間に設置され、第３絶縁層１３が記憶コンデンサの第２電極Ｃ２とデータ線との間に設置される。

例示的な実施例では、トランジスタのゲート電極、トランジスタのソース・ドレイン電極、データ線Ｄ及び電源コードＶＤＤの製造材料はいずれも金属であり、例えば銀、アルミニウム又は銅等の金属材料であってもよく、本開示は制限しない。

例示的な実施例では、アクティブエリア２１の製造材料は多結晶シリコンであり、本開示は制限しない。

本開示は互いに接続される記憶コンデンサの第２電極と、互いに接続される半導体層とによって、同一行のすべてのサブ画素における電源コードの提供する電源信号が同じであるように確保し、表示基板の表示不良を回避し、表示基板の表示効果を確保する。

本開示は記憶コンデンサの第２電極及び半導体層を電源接続線として多重化することによって電源コードにおける電源信号を伝送し、トランジスタのアクティブエリアとデータ線との距離が記憶コンデンサの第２電極とデータ線との距離より長いため、本開示の技術案は一部の電源コードとデータ線との距離を増加し、データ線の負荷を低減し、これにより表示基板の消費電力を低減し、そしてデータ信号の書き込み時間を短縮する。

例示的な実施例では、同一列の隣接するサブ画素のアクティブエリアが第３接続部により互いに接続される。

例示的な実施例では、第ｉ行第ｊ列のサブ画素の画素構造は第ｉ＋１行第ｊ＋１列のサブ画素の画素構造と同じである。

例示的な実施例では、隣接する電源コード同士が対称関係を有し、第ｉ列の電源コードＶＤＤｉと第ｉ＋１列の電源コードＶＤＤｉ＋１とがデータ線延在方向に沿って対称的に設置される。

例示的な実施例では、電源コードＶＤＤが折れ線状である。

例示的な実施例では、表示基板における各画素は４つのサブ画素を備えてもよく、画素は第１画素と第２画素を含んでもよい。第１画素において、第ｉサブ画素における記憶コンデンサの第２電極と第ｉ＋１サブ画素における記憶コンデンサの第２電極とが第１接続部により互いに接続され、第ｉサブ画素におけるトランジスタのアクティブエリアと第ｉ＋１サブ画素におけるトランジスタのアクティブエリアとが切断されるように設置され、第２サブ画素におけるトランジスタのアクティブエリアと第３サブ画素におけるトランジスタのアクティブエリアとが第３接続部により互いに接続され、第２サブ画素における記憶コンデンサの第２電極と第３サブ画素における記憶コンデンサの第２電極とが切断されるように設置される。第２画素において、第２サブ画素における記憶コンデンサの第２電極と第３サブ画素における記憶コンデンサの第２電極とが第１接続部により互いに接続され、第２サブ画素におけるトランジスタのアクティブエリアと第３サブ画素におけるトランジスタのアクティブエリアとが切断されるように設置され、第ｉサブ画素におけるトランジスタのアクティブエリアと第ｉ＋１サブ画素におけるトランジスタのアクティブエリアとが第３接続部により互いに接続され、第ｉサブ画素における記憶コンデンサの第２電極と第ｉ＋１サブ画素における記憶コンデンサの第２電極とが切断されるように設置される。ｉは４より小さい奇数である。

図１７は列方向に沿って設置される２つの画素を例として説明するものであり、上方の画素は第１画素であり、下方の画素は第２画素であり、本開示はこれについて何の制限もしない。隣接するサブ画素の画素構造が対称であるため、表示基板における第１画素が隣接する第２画素の間に設置され、第２画素が隣接する第１画素の間に設置される。

図１９は本開示に係る他の表示基板におけるサブ画素の部分平面図であり、電源コード、データ線及びトランジスタのソース・ドレイン電極が含まれない。図２０は本開示に係る他の表示基板におけるサブ画素の他の部分平面図であり、記憶コンデンサの第２電極の位置する膜層及びデータ線の位置する膜層のみを含む。図２１は本開示に係る他の表示基板におけるサブ画素の別の部分平面図であり、トランジスタのアクティブエリア及びデータ線の位置する膜層のみを含む。図１９に示すように、表示基板の第３絶縁層上に第１１貫通孔Ｖ１１が設置される。

例示的な実施例では、図１９及び図２１に示すように、各サブ画素において、記憶コンデンサの第２電極Ｃ２のベース上での直交投影は第１１貫通孔Ｖ１１のベース上での直交投影を含み、電源コードが第１１貫通孔Ｖ１１により記憶コンデンサの第２電極Ｃ２に接続される。

例示的な実施例では、第１１貫通孔Ｖ１１の数が少なくとも１つである。具体的に、第１１貫通孔Ｖ１１の数が多ければ多いほど、電源コードと記憶コンデンサの第２電極との導電性が良い。

例示的な実施例では、図１９に示すように、表示基板の第１絶縁層、第２絶縁層及び第３絶縁層内に第１２貫通孔Ｖ１２が設置される。

例示的な実施例では、図１９及び図２１に示すように、各サブ画素において、第１２貫通孔Ｖ１２のベース上での直交投影と第３接続部２２のベース上での直交投影とが重複領域を有し、電源コードが第１２貫通孔Ｖ１２によりトランジスタの第３接続部２２に接続される。

例示的な実施例では、第１２貫通孔Ｖ１２の数が少なくとも１つであり、貫通孔の数が多ければ多いほど、貫通孔により接続される部材の導電性が良い。

図１９～図２１は２つの第１１貫通孔Ｖ１１及び１つの第１２貫通孔Ｖ１２を例として説明したが、本開示は制限しない。

例示的な実施例では、レイアウト配置を合理的に設計することにより、半導体層のみで複数のサブ画素の導電層の相互接続を実現してもよいし、第１金属層のみで複数のサブ画素の導電層の相互接続を実現してもよいし、第２金属層のみで複数のサブ画素の導電層の相互接続を実現してもよいし、第３金属層のみで複数のサブ画素の導電層の相互接続を実現してもよく、これにより、同一行のサブ画素の電源コードが駆動回路によりグリッド線延在方向において相互接続されることを実現し、ここで詳細な説明は省略する。

本開示は更に上記実施例に係る他の表示基板を製造するための他の表示基板の製造方法を提供し、図２２は本開示に係る他の表示基板の製造方法のフローチャートであり、図２２に示すように、本開示に係る他の表示基板の製造方法は、
ベースを提供するステップＢ１１と、
ベースに複数のサブ画素、複数列の電源コード及び電源コードと同じ層に設置されるデータ線を形成するステップＢ１２と、を含む。

例示的な実施例では、各サブ画素は駆動回路を備えてもよく、駆動回路は複数のトランジスタ及び記憶コンデンサを備えてもよく、記憶コンデンサは互いに対向して設置される第１電極及び第２電極を備えてもよく、トランジスタのアクティブエリアが記憶コンデンサの第２電極のベース寄り側に位置し、電源コードが記憶コンデンサの第２電極のベースを離れる側に位置する。

例示的な実施例では、各サブ画素において、電源コードがそれぞれ記憶コンデンサの第２電極及び半導体層の第３接続部に接続され、各サブ画素の記憶コンデンサの第２電極と同一行の１つの隣接するサブ画素の記憶コンデンサの第２電極とが第１接続部により接続され、各サブ画素のトランジスタのアクティブエリアと同一行の他の１つの隣接するサブ画素のトランジスタのアクティブエリアとが第３接続部により接続される。

本開示に係る他の表示基板の製造方法は上記実施例に係る他の表示基板を製造することに用いられ、その実現原理及び実現効果が類似するため、ここで詳細な説明は省略する。

データ線延在方向に沿って設置される２つの画素を形成する場合を例とし、各画素は４つのサブ画素を備える。図２３は本開示に係る他の表示基板のアクティブエリアの製造模式図であり、図２４は本開示に係る他の表示基板の第１絶縁層及び第１金属層の製造模式図であり、図２５は本開示に係る他の表示基板の第２絶縁層及び第２金属層の製造模式図であり、図２６は本開示に係る他の表示基板の第３絶縁層の製造模式図であり、図２３～図２６に示すように、表示基板の製造方法は以下のステップ１００１～ステップ１００５を含んでもよい。

ステップ１００１、ベースを提供し、ベースに半導体層を形成し、図２３に示されるとおりである。

例示的な実施例では、各サブ画素の半導体層は第１アクティブエリア～第７１アクティブエリアを備えてもよく、第１アクティブエリア～第７アクティブエリアが互いに接続される一体構造である。例示的な実施例では、第１アクティブエリア～第７アクティブエリアの位置は上記実施例と類似するため、ここで詳細な説明は省略する。

例示的な実施例では、第１方向において、隣接するサブ画素の間の中心線については、隣接するサブ画素の半導体層が該中心線に関して鏡像対称である。第ｉ行第ｊ列のサブ画素の半導体層の形状は第ｉ＋１行第ｊ＋１列のサブ画素の半導体層の形状と同じであり、第ｉ行第ｊ＋１列のサブ画素の半導体層の形状は第ｉ＋１行第ｊ列のサブ画素の半導体層の形状と同じである。

例示的な実施例では、各サブ画素の半導体層と同一行の他の１つの隣接するサブ画素の半導体層とが第３接続部により接続され、各サブ画素の半導体層と同一列の隣接するサブ画素の半導体層とが互いに接続される。

例示的な実施例では、少なくとも１つのサブ画素の半導体層は更に第３接続部２２を備える。第ｉ行のサブ画素において、第ｊ列のサブ画素の半導体層と第ｊ＋１列のサブ画素の半導体層とが切断されるように設置され、第ｊ＋１列のサブ画素の半導体層と第ｊ＋２列のサブ画素の半導体層とが第３接続部２２により互いに接続され、第ｊ＋２列のサブ画素の半導体層と第ｊ＋３列のサブ画素の半導体層とが切断されるように設置される。第ｉ＋１行のサブ画素において、第ｊ列のサブ画素の半導体層と第ｊ＋１列のサブ画素の半導体層とが第３接続部２２により互いに接続され、第ｊ＋１列のサブ画素の半導体層と第ｊ＋２列のサブ画素の半導体層とが切断されるように設置され、第ｊ＋２列のサブ画素の半導体層と第ｊ＋３列のサブ画素の半導体層とが第３接続部２２により互いに接続される。

例示的な実施例では、第３接続部２２の第１端が本サブ画素における第５トランジスタのアクティブエリア１０５に接続され、第３接続部２２の第２端が隣接するサブ画素における第５トランジスタのアクティブエリア１０５に接続される。

例示的な実施例では、第３接続部２２のベース上での直交投影と後続に形成されるデータ線及び電源コードのベース上での直交投影とが重複領域を有する。

例示的な実施例では、隣接するサブ画素の半導体層が互いに接続されるように設置されることにより、半導体層の第３接続部２２を電源接続線として多重化して電源コードにおける電源信号を伝送することができる。

本開示の例示的な実施例の半導体層は配置が合理的で、構造が簡潔であり、表示基板の表示効果を確保することができる。

ステップ１００２、半導体層上に第１絶縁層を形成し、第１絶縁層上に第１金属層を形成し、図２４に示されるとおりである。

例示的な実施例では、第１金属層はグリッド線Ｇ、リセット信号線Ｒｅｓｅｔ、発光制御信号線ＥＭ及び記憶コンデンサの第１電極Ｃ１を備えてもよい。

例示的な実施例では、グリッド線Ｇ、リセット信号線Ｒｅｓｅｔ及び発光制御線ＥＭは第１方向に沿って延在し、グリッド線Ｇがリセット信号線Ｒｅｓｅｔと発光制御線ＥＭとの間に設置される。記憶コンデンサの第１電極Ｃ１は矩形状であってもよく、矩形状の角部に面取りを行ってもよく、グリッド線Ｇと発光制御線ＥＭとの間に設置され、第１電極Ｃ１のベース上での直交投影と第３アクティブエリアのベース上での直交投影とが重複領域を有する。例示的な実施例では、第１極板Ｃ１が同時に第３トランジスタのゲート電極とされる。

例示的な実施例では、グリッド線Ｇ、リセット信号線Ｒｅｓｅｔ及び発光制御線ＥＭは等幅で設置されなくてもよい。グリッド線Ｇにはリセット信号線Ｒｅｓｅｔの一側へ突起するゲートブロックが設置され、ゲートブロックのベース上での直交投影と第２アクティブエリアのベース上での直交投影とが重複領域を有し、これによりダブルグリッド構造を形成する。

例示的な実施例では、第１金属層パターンを形成した後、第１金属層を遮断として利用して、半導体層を導体化処理してもよく、第１金属層に遮られる領域の半導体層が第１トランジスタＴ１～第７アクティブエリアのチャネル領域を形成し、第１金属層に遮られない領域の半導体層が導体化される。

本開示の例示的な実施例の第１金属層は配置が合理的で、構造が簡潔であり、表示基板の表示効果を確保することができる。

ステップ１００３、第１金属層上に第２絶縁層を形成し、第２絶縁層上に第２金属層を形成し、図２５に示されるとおりである。

例示的な実施例では、第２金属層は初期信号線Ｖｉｎｉｔ及び記憶コンデンサの第２電極Ｃ２を備えてもよい。

例示的な実施例では、初期信号線Ｖｉｎｉｔは第１方向に沿って延在し、リセット信号線Ｒｅｓｅｔのグリッド線Ｇを離れる側に設置される。各サブ画素における記憶コンデンサの第２電極Ｃ２の輪郭は矩形状であってもよく、グリッド線Ｇと発光制御線ＥＭとの間に位置する。

例示的な実施例では、第２電極Ｃ２の輪郭は矩形状であってもよく、矩形状の角部に面取りを行ってもよく、第２電極Ｃ２のベース上での直交投影と第１電極Ｃ１のベース上での直交投影とが重複領域を有する。第２電極Ｃ２の中央に開口が設置され、開口が矩形であってもよく、第２電極Ｃ２に環状構造を形成させる。開口から第１電極Ｃ１を覆う第２絶縁層が露出し、第１電極Ｃ１のベース上での直交投影は開口のベース上での直交投影を含む。

例示的な実施例では、第ｉ行第ｊ列のサブ画素の第２電極Ｃ２と第ｉ行第ｊ＋１列のサブ画素の第２電極Ｃ２とが第１接続部Ｃ３により互いに接続される一体構造であり、第ｉ行第ｊ＋１列のサブ画素の第２電極Ｃ２と第ｉ行第ｊ＋２列のサブ画素の第２電極Ｃ２とが切断されるように設置され、第ｉ行第ｊ＋２列のサブ画素の第２電極Ｃ２と第ｉ行第ｊ＋３列のサブ画素の第２電極Ｃ２とが第１接続部Ｃ３により互いに接続される一体構造である。第ｉ＋１行第ｊ列のサブ画素の第２電極Ｃ２と第ｉ＋１行第ｊ＋１列のサブ画素の第２電極Ｃ２とが切断されるように設置され、第ｉ＋１行第ｊ＋１列のサブ画素の第２電極Ｃ２と第ｉ＋１行第ｊ＋２列のサブ画素の第２電極Ｃ２とが第１接続部Ｃ３により互いに接続される一体構造であり、第ｉ＋１行第ｊ＋２列のサブ画素の第２電極Ｃ２と第ｉ＋１行第ｊ＋３列のサブ画素の第２電極Ｃ２とが切断されるように設置される。該構造によって、隣接するサブ画素の第２電極Ｃ２が電源信号線として多重化されることができ、隣接するサブ画素の電源コードの提供する電源信号が同じであるように確保することができ、表示基板の表示不良を回避し、表示基板の表示効果を確保する。

例示的な実施例では、第２金属層は更にシールド電極Ｃ４を備えてもよく、シールド電極Ｃ４のベース上での直交投影と後続に形成される電源コードのベース上での直交投影とが重複領域を有し、電源コードが貫通孔によりシールド電極Ｃ４に接続される。例示的な実施例では、シールド電極Ｃ４はデータ線の駆動回路への影響をシールドするように構成される。

例示的な実施例では、シールド電極Ｃ４の形状は「７」字形を呈し、第１方向に沿って延在する第１部と、第２方向に沿って延在する第２部とを含み、第１部の第２部寄りの一端と第２部の第１部寄りの一端とが互いに接続され、直角を持つ折れ線を形成する。

例示的な実施例では、第２方向において、シールド電極Ｃ４がグリッド線Ｇとリセット信号線Ｒｅｓｅｔとの間に設置され、第１方向において、シールド電極Ｃ４の第２部が後続に形成されるデータ線と電源コードとの間に設置される。

例示的な実施例では、シールド電極Ｃ４の第２部と第１金属層のゲートブロックがいずれも第２方向に沿って延在し、両者が正対領域を有し、つまりシールド電極Ｃ４のゲートブロック寄りの第１方向側のエッジとゲートブロックのシールド電極Ｃ４寄りの第１方向側のエッジとが互いに対向して設置される領域を有する。

本開示の例示的な実施例の第２金属層は配置が合理的で、構造が簡潔であり、表示基板の表示効果を確保することができる。

ステップ１００４、第２金属層上に第３絶縁層を形成し、第３絶縁層には記憶コンデンサの第２電極を露出させる第１１貫通孔Ｖ１１が設置され、第１絶縁層、第２絶縁層及び第３絶縁層には第３接続部を露出させる第１２貫通孔Ｖ１２が設置され、図２６に示されるとおりである。

例示的な実施例では、第１１貫通孔Ｖ１１は第２電極Ｃ２を後続に形成される電源コードに接続させるように構成され、第１２貫通孔Ｖ１２は半導体層の第３接続部を後続に形成される電源コードに接続させるように構成され、これにより、隣接するサブ画素における互いに接続される第２電極Ｃ２及び隣接するサブ画素における互いに接続される第３接続部はともに電源接続線として多重化される。

例示的な実施例では、第１１貫通孔Ｖ１１の数が２つであってもよく、２つの第１１貫通孔Ｖ１１が第２方向に沿って順に設置され、第２電極と電源コードとの接続信頼性を向上させることができる。

本開示の例示的な実施例の貫通孔は配置が合理的で、構造が簡潔であり、表示基板の表示効果を確保することができる。

ステップ１００５、第３絶縁層上に第３金属層を形成し、図１７に示されるとおりである。

例示的な実施例では、第３金属層はデータ線Ｄ、電源コードＶＤＤ及び複数のトランジスタのソース・ドレイン電極を備え、データ線Ｄは第１サブデータ線ＤＯ及び第２サブデータ線ＤＥを備える。

例示的な実施例では、第１サブデータ線ＤＯ、第２サブデータ線ＤＥ及び電源コードＶＤＤは第２方向に沿って延在し、第１サブデータ線ＤＯがサブ画素の片側に位置し、第２サブデータ線ＤＥがサブ画素の他側に位置し、電源コードＶＤＤが第１サブデータ線ＤＯと第２サブデータ線ＤＥとの間に位置する。

例示的な実施例では、同一列の隣接するサブ画素が異なるサブデータ線に接続される。例えば、第ｉ行第ｊ列のサブ画素が第ｊ列のデータ線の第１サブデータ線に接続され、第ｉ＋１行第ｊ列のサブ画素が第ｊ列のデータ線の第２サブデータ線に接続される。又は、第ｉ行第ｊ列のサブ画素が第ｊ列のデータ線の第２サブデータ線に接続され、第ｉ＋１行第ｊ列のサブ画素が第ｊ列のデータ線の第１サブデータ線に接続される。

例示的な実施例では、各サブ画素の電源コードＶＤＤが第１１貫通孔Ｖ１１により第２電極Ｃ２に接続され、各サブ画素の電源コードＶＤＤが第１２貫通孔Ｖ１２により半導体層の第３接続部に接続される。こうして、１行では、１つの隣接するサブ画素の記憶コンデンサの第２電極Ｃ２により互いに接続され、もう１つの隣接するサブ画素の半導体層の第３接続部により互いに接続され、隣接するサブ画素における互いに接続される第２電極Ｃ２と、隣接するサブ画素における互いに接続される半導体層とをともに電源接続線として多重化し、各サブ画素に提供される電源信号を同じにし、表示基板の表示効果を確保する。

例示的な実施例では、各サブ画素の電源コードＶＤＤは折れ線であってもよい。第２方向に沿って、各サブ画素の電源コードＶＤＤは順に接続される第１電源部、第２電源部及び第３電源部を備えてもよい。第ｉ行第ｊ列のサブ画素に対応する電源コードにおいて、第１電源部の第１端は第ｉ－１行第ｊ列のサブ画素における第３電源部の第２端に接続され、第１電源部の第２端は第２方向に沿って延在し、第２電源部の第１端に接続され、第２電源部の第２端は傾斜方向に沿って延在し、第３電源部の第１端に接続され、傾斜方向と第２方向とが夾角をなし、夾角が０度を超えて９０度未満であってもよく、第３電源部の第２端は第２方向に沿って延在し、第ｉ＋１行第ｊ列のサブ画素における第１電源部の第１端に接続される。

例示的な実施例では、第１電源部は等幅の直線、第２電源部は幅が変化する斜線、第３電源部は等幅の直線であってもよい。第１電源部と第２電源部が第１サブデータ線（又は第２サブデータ線）に平行し、第２電源部と第１電源部とがなす夾角は９０度を超えて１８０度未満であってもよく、第２電源部と第３電源部とがなす夾角は９０度を超えて１８０度未満であってもよい。

例示的な実施例では、第３電源部の幅は第１電源部の幅より小さくてもよい。電源コードＶＤＤは幅が変化する折れ線に設置され、画素構造の配置に役立つだけでなく、電源コードＶＤＤ及びデータ線の寄生容量を低減することもできる。

例示的な実施例では、第３電源部のベース上での直交投影と第２電極Ｃ２のベース上での直交投影とが重複領域を有する。

例示的な実施例では、第３電源部のベース上での直交投影と第１電極Ｃ１のベース上での直交投影とが重複領域を有する。

例示的な実施例では、第３電源部のベース上での直交投影とグリッド線Ｇのベース上での直交投影とが重複領域を有する。

本開示に開示される構造及びその製造過程は例示的な説明に過ぎず、例示的な実施形態では、実際の必要に応じて対応構造を変更したり、パターニングプロセスを追加又は省略したりすることができる。例えば、表示基板は第４金属層を備えてもよく、データ線Ｄ、電源コードＶＤＤ及び複数のトランジスタのソース・ドレイン電極は異なる金属層上に位置してもよく、本開示は制限しない。

本開示は記憶コンデンサの第２極板とトランジスタのアクティブエリアを電源接続線として多重化して電源コードにおける電源信号を伝送し、トランジスタのアクティブエリアとデータ線との距離が比較的に長いため、本開示の解決手段は一部の電源接続線とデータ線との距離を増加し、データ線の負荷を低減し、これにより表示基板の消費電力を低減し、そしてデータ信号の書き込み時間を短縮する。

本開示は更に表示装置を提供し、例示的な実施例では、表示装置は上記表示基板を備える。

いくつかの可能な実現方式では、表示基板はＯＬＥＤ表示基板であってもよい。表示装置は、携帯電話、タブレットコンピュータ、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、カーナビゲーション等のいかなる表示機能を持つ製品又は部材であってもよく、本発明の実施例はこれらに限らない。

表示基板は上記実施例に係る表示基板であり、その実現原理及び実現効果が類似するため、ここで詳細な説明は省略する。

明確のため、本開示の実施例を説明するための図面において、層又は微細構造の厚さ及び寸法が拡大されている。理解されるように、層、膜、領域又は基板等の素子が他の素子「上」又は「下」に位置すると称される場合、該素子は他の素子「上」又は「下」に「直接」位置してもよいし、中間素子があってもよい。

以上は本開示に開示される実施形態を説明したが、前記内容は本開示を理解するために用いた実施形態であり、本発明を制限するためのものではない。当業者であれば、本発明に開示される趣旨や範囲から逸脱せずに、実施形態及び詳細において種々の修正や変更を行うことができる。本発明の保護範囲は添付の特許請求の範囲に定義される範囲に準じるべきである。

１０ ベース
１１ 第１絶縁層
１２ 第２絶縁層
１３ 第３絶縁層
１４ 第４絶縁層
１５ 第５絶縁層
１６ 平坦層
２０ 半導体層
３０ 第１金属層
４０ 第２金属層
５０ 第３金属層
５１ 第１極
５２ 第２極
５３ 第１極
５４ 第１極
５５ 第１極
５６ 第２接続部
６０ 第４金属層
６１ 接続電極
７０ 第５金属層
１０１ 第１アクティブエリア
１０２ 第２アクティブエリア
１０３ 第３アクティブエリア
１０４ 第４アクティブエリア
１０５ 第５アクティブエリア
１０６ 第６アクティブエリア
１０７ 第７アクティブエリア
１１０ ダブルグリッドエリア
１１１ 開口

Claims (18)

1. 表示基板であって、
   アレイ配置されたサブ画素、複数のデータ線及び複数の電源コードを含み、少なくとも１つのサブ画素は駆動回路を含み、前記駆動回路はトランジスタと記憶コンデンサを含み、前記記憶コンデンサは対向配置された第１電極と第２電極を含み、前記表示基板はベースと前記ベースに順次に積層設置された半導体層、第１金属層、第２金属層、第３金属層及び第４金属層を含み、
   前記半導体層は少なくとも1つの駆動回路におけるトランジスタのアクティブ層を含み、
   前記第１金属層は記憶コンデンサの第１電極を含み、
   前記第２金属層は記憶コンデンサの第２電極を含み、
   前記電源コードは少なくとも１つの相互に接続されたサブ電源コードを含み、前記サブ電源コードはサブ画素に接続され、且つ前記サブ画素が位置する領域内に位置し、少なくとも１つのサブ電源コードは少なくとも第１電源部、第２電源部及び第３電源部である３つの電源部を含み、前記第２電源部は前記第１電源部と前記第３電源部を接続し、前記データ線は前記第１電源部及び前記第３電源部の延在方向と平行に設置され、
   前記データ線は前記第４金属層に位置する表示基板。
2. 少なくとも1つの駆動回路に対して、記憶コンデンサの第２電極は電源信号を書き込むように構成され、前記電源信号はサブ電源コードの信号である請求項１に記載の表示基板。
3. 前記駆動回路における前記トランジスタは駆動トランジスタと第５トランジスタを含み、前記第５トランジスタのゲート電極は発光制御線に接続され、前記第５トランジスタの第１極は前記電源コードに接続され、前記第５トランジスタの第２極は前記駆動トランジスタに接続される請求項１に記載の表示基板。
4. 前記第３金属層は前記第５トランジスタの第１極を更に含み、少なくとも２つの隣接する駆動回路において前記第５トランジスタの第１極は一体構造である請求項３に記載の表示基板。
5. 前記少なくとも２つの隣接する駆動回路には対応する少なくとも２列のデータ線が更に含まれ、前記第５トランジスタの第１極と前記データ線は投影に重複が存在する請求項４に記載の表示基板。
6. 第１絶縁層、第２絶縁層、第３絶縁層及び第４絶縁層を更に含み、前記第１絶縁層、前記第２絶縁層及び前記第３絶縁層は第３金属層と半導体層との間に設置され、前記第４絶縁層は第３金属層と第４金属層との間に設置され、
   前記第４絶縁層には第３金属層を露出させる貫通孔が開設され、前記電源コードは第３金属層を露出させる貫通孔を介して第３金属層に接続され、前記第１絶縁層、前記第２絶縁層及び前記第３絶縁層には半導体層を露出させる貫通孔が開設されている請求項１に記載の表示基板。
7. 前記第３絶縁層は前記第２金属層と第３金属層との間に設置され、前記第３絶縁層は前記第２金属層を露出させる第２貫通孔を含み、前記第５トランジスタの第１極は前記第２貫通孔を介して前記記憶コンデンサの第２電極に接続される請求項６に記載の表示基板。
8. 前記トランジスタは第５トランジスタを含み、前記第５トランジスタの第１極は前記第１絶縁層、前記第２絶縁層及び前記第３絶縁層を貫通する貫通孔を介して前記第５トランジスタのソースエリアに電気的に接続される請求項６に記載の表示基板。
9. 前記第１電源部と前記第２電源部とがなす夾角は９０度以上１８０度未満であり、
   前記第２電源部と前記第３電源部とがなす夾角は９０度以上１８０度未満である請求項１に記載の表示基板。
10. 前記第１電源部の平均幅は前記第２電源部の平均幅以上である請求項１に記載の表示基板。
11. 第１方向又は第２方向に沿って配置された隣接するサブ画素のアクティブ層はミラー対称であり、前記第１方向は前記第２方向に垂直であり、前記第２方向はデータ線の延在方向である請求項１に記載の表示基板。
12. 前記駆動回路は第２トランジスタを含み、前記第１電源部のベース上での直交投影は前記第２トランジスタの一部のベース上での直交投影と少なくとも部分的に重なる請求項１に記載の表示基板。
13. 前記駆動回路は第１トランジスタを含み、前記第２電源部のベース上での直交投影は前記第１トランジスタの一部のベース上での直交投影と少なくとも部分的に重なる請求項１に記載の表示基板。
14. 前記第２電源部のベース上での直交投影は前記第２電極の一部のベース上での直交投影と少なくとも部分的に重なる請求項１に記載の表示基板。
15. 前記第１金属層はグリッド線を更に含み、前記第２電源部のベース上での直交投影は前記グリッド線のベース上での直交投影と少なくとも部分的に重なる請求項１に記載の表示基板。
16. 前記第３電源部のベース上での直交投影は少なくとも１つのトランジスタの一部のベース上での直交投影と少なくとも部分的に重なる請求項１に記載の表示基板。
17. 前記駆動回路は第５トランジスタを含み、前記第３電源部のベース上での直交投影は前記第５トランジスタの一部のベース上での直交投影と少なくとも部分的に重なる請求項１６に記載の表示基板。
18. 請求項１乃至１７のいずれか１項に記載の表示基板を備える表示装置。