JP7764388B2 - オーディオ回路、それを用いた電子機器および車載オーディオシステム - Google Patents

Description

本開示は、スピーカやヘッドホンを駆動するオーディオアンプ回路に関する。

スピーカやヘッドホンなどの電気音響変換素子を駆動するパワーアンプとして、高効率なＤ級アンプが用いられる。図１は、Ｄ級アンプを用いたオーディオシステム１００Ｒのブロック図である。オーディオシステム１００Ｒは主として、スピーカ１０２、ローパスフィルタ１０４、音源１０６およびＤ級アンプ回路９００Ｒを備える。音源１０６は、デジタルオーディオ信号Ｄ_ＩＮを生成する。

Ｄ級アンプ回路９００Ｒは、デジタル入力オーディオ信号Ｄ_ＩＮに応じたデューティサイクルを有する出力パルス信号Ｓ_ＯＵＴを発生する。ローパスフィルタ１０４は、Ｄ級アンプ回路９００Ｒの出力パルス信号Ｓ_ＯＵＴの高周波成分を除去し、スピーカ１０２に供給する。

図１のＤ級アンプ回路９００Ｒは、オーディオインタフェース回路９０２、シリアルインタフェース回路９０４、出力段９３０、積分器９１０、ＰＷＭ（Pulse Width Modulation）コンパレータ９２０を備える。

オーディオインタフェース回路９０２は、音源１０６からデジタルオーディオ信号Ｄ_ＩＮを受信し、ＰＷＭ信号Ｄ_ＰＷＭを出力する。レベルシフト回路９０６は、ＰＷＭ信号Ｄ_ＰＷＭの振幅を、後段の回路の入力電圧範囲に適合する電圧レベル（たとえば５Ｖ系）のＰＷＭ信号にレベルシフトし、入力オーディオ信号Ｓ_ＩＮを出力する。

積分器９１０は、入力オーディオ信号Ｓ_ＩＮと出力パルス信号Ｓ_ＯＵＴに応じたフィードバック信号Ｓ_ＦＢの差分を積分する。

ＰＷＭコンパレータ９２０は、積分器９１０の出力を基準電圧と比較し、パルス信号Ｓ_ＰＷＭを出力する。

出力段９３０は、ドライバ９３２と、ハーフブリッジ回路（インバータ回路）９３４を含む。ドライバ９３２は、パルス信号Ｓ_ＰＷＭに応じて、ハーフブリッジ回路９３４を駆動する。

図２は、Ｄ級アンプを用いたオーディオシステム１００Ｓのブロック図である。オーディオインタフェース回路９０３は、受信したデジタルオーディオ信号Ｄ_ＩＮに応じたデジタルオーディオ信号（たとえばＰＣＭ信号）Ｓ_ＰＣＭを出力する。Ｄ／Ａコンバータ９０８は、オーディオインタフェース回路９０３が出力するデジタルオーディオ信号Ｓ_ＰＣＭを、アナログの入力オーディオ信号Ｓ_ＩＮに変換する。

積分器９１０は、入力オーディオ信号Ｓ_ＩＮと出力パルス信号Ｓ_ＯＵＴに応じたフィードバック信号Ｓ_ＦＢの差分を積分する。三角波発生回路９４０は、パルス幅変調のキャリア周波数を有する周期信号Ｖ_ＯＳＣを生成する。ＰＷＭコンパレータ９２０は、積分器９１０の出力と周期信号Ｖ_ＯＳＣを比較し、パルス信号Ｓ_ＰＷＭを出力する。

特許第５６１８７７６号公報

図１や図２のＤ級アンプ回路９００Ｒ，９００Ｓの出力パルス信号Ｓ_ＯＵＴの振幅（時間平均）、言い換えると、スピーカ１０２の音量は、ハーフブリッジ回路９３４の電源電圧Ｖｃｃで決まる。車載用途でＶｃｃ＝１４．４Ｖ、負荷インピーダンスが４Ωであるとすると、２６Ｗの出力に固定される。

もし、出力すなわち音量を変化させたい場合には、デジタルボリウムを利用する必要がある。高音質が要求されるオーディオ製品用途であれば、音源１０６に相当するＳｏＣ（System On Chip）やＤＳＰ（Digital Signal Processor/Digital Sound Processor）に、デジタルボリウムの機能が実装されるため、それを利用すればよい。

一方、警告音や簡易的な音声信号を再生する用途では、音源１０６は、デジタルボリウム機能を有しない場合が多い。これに対応するために、具体的には図１のＤ級アンプ回路９００Ｒでは、オーディオインタフェース回路９０２にデジタルボリウム機能が実装される。シリアルインタフェース回路９０４は、ホストプロセッサであるマイクロコントローラ１０８からボリウムの設定値を受信し、オーディオインタフェース回路９０２のボリウムゲインをセットする。オーディオインタフェース回路９０２は、ボリウムに応じてデューティサイクルがスケーリングされたＰＷＭ信号Ｄ_ＰＷＭを出力する。

図２のＤ級アンプ回路９００Ｓでは、オーディオインタフェース回路９０３にデジタルボリウム機能が実装される。オーディオインタフェース回路９０３は、ボリウムに応じて振幅が調節されたデジタルオーディオ信号Ｓ_ＰＣＭを出力する。

このように、従来技術では、オーディオインタフェース回路９０３にデジタルボリウム機能を実装する必要があり、コストアップの要因となっていた。

またその制御のために、マイクロコントローラ１０８からボリウム設定のコマンドを送信する必要があった。

本開示は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、ボリウムを変更可能なオーディオ回路の提供にある。

本開示に係るオーディオ回路は、アナログ電圧を受けるボリウム設定ピンと、電源電圧を受ける電源ピンと、アナログ電圧に応じた第１基準電圧を生成するバイアス回路と、デジタルオーディオ信号をアナログオーディオ信号に変換するＤ／Ａコンバータであって、第１基準電圧に応じてフルスケールの電圧範囲が可変であるＤ／Ａコンバータと、Ｄ／Ａコンバータが出力するアナログオーディオ信号に応じたデューティサイクルを有し、電源電圧に応じた振幅を有する出力パルス信号を出力するＤ級アンプ回路と、を備える。

なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。

本開示のある態様によれば、ボリウムを設定できる。

図１は、Ｄ級アンプを用いたオーディオシステムのブロック図である。 図２は、Ｄ級アンプを用いたオーディオシステムのブロック図である。 図３は、実施の形態に係るオーディオ回路を備えるオーディオシステムのブロック図である。 図４は、図３のオーディオ回路の動作波形図である。 図５は、オーディオ回路の一実施例を示す回路図である。 図６は、図５のバイアス回路の構成例を示す回路図である。 図７は、Ｄ／Ａコンバータの構成例のブロック図である。 図８（ａ）、（ｂ）は、図７のＤ／Ａコンバータの入出力特性を示す図である。 図９（ａ）～（ｃ）は、Ｄ／Ａコンバータの動作波形図である。 図１０は、上位変換部および下位変換部の構成例を示す回路図である。 図１１は、上位変換部および下位変換部の具体的な構成例を示す回路図である。 図１２は、図１１の上位セレクタおよび下位セレクタの回路図である。 図１３は、第１アンプおよび第２アンプの構成例を示す回路図である。 図１４は、Ｄ／Ａコンバータの別の構成例およびバイアス回路を示す図である。 図１５は、Ｄ／Ａコンバータの別の構成例を示す図である。 図１６は、実施の形態に係るオーディオ回路を利用した車載オーディオシステムのブロック図である。 図１７（ａ）、（ｂ）は、実施の形態に係るオーディオ回路を利用した電子機器を示す図である。

（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。またこの概要は、考えられるすべての実施形態の包括的な概要ではなく、実施形態の欠くべからざる構成要素を限定するものではない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。

一実施形態に係るオーディオ回路は、アナログ電圧を受けるボリウム設定ピンと、電源電圧を受ける電源ピンと、アナログ電圧に応じた第１基準電圧を生成するバイアス回路と、デジタルオーディオ信号をアナログオーディオ信号に変換するＤ／Ａコンバータであって、第１基準電圧に応じてフルスケールの電圧範囲が可変であるＤ／Ａコンバータと、Ｄ／Ａコンバータが出力するアナログオーディオ信号に応じたデューティサイクルを有し、電源電圧に応じた振幅を有する出力パルス信号を出力するＤ級アンプ回路と、を備える。

この構成によれば、第１基準電圧に応じて、Ｄ級アンプが生成する出力パルス信号のデューティサイクルがスケーリングされるため、ボリウムを制御することができる。

一実施形態において、バイアス回路は、ボリウム設定ピンと電源ピンの間に設けられる第１抵抗と、ボリウム設定ピンと接地の間に設けられる第２抵抗と、を含んでもよい。ボリウム設定ピンに対して、外部からアナログ電圧を与えない場合には、ボリウム設定ピンには、第１抵抗と第２抵抗の分圧比で定まる電圧が発生するため、この電圧レベルに応じたボリウムをデフォルトとすることができる。

一実施形態において、Ｄ級アンプ回路は、アナログオーディオ信号と出力パルス信号を受ける積分器と、三角波またはのこぎり波の周期電圧を生成する周期電圧発生回路と、積分器の出力と周期電圧を比較するＰＷＭ（Pulse Width Modulation）コンパレータと、ブリッジ回路と、ＰＷＭコンパレータの出力に応じて、ブリッジ回路を駆動するドライバと、を備えてもよい。

一実施形態において、バイアス回路は、第１基準電圧と電源電圧を分圧して得られる第２基準電圧をさらに生成し、第２基準電圧は、積分器に供給されてもよい。

一実施形態において、周期電圧発生回路は、第２基準電圧を中点レベルとする周期電圧を生成してもよい。

一実施形態において、オーディオ回路はひとつの基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。

（実施形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。

同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。

図３は、実施の形態に係るオーディオ回路３００を備えるオーディオシステム１００のブロック図である。オーディオシステム１００は、スピーカ１０２、ローパスフィルタ１０４、音源１０６およびオーディオ回路３００を備える。オーディオ回路３００は、ひとつの半導体チップに集積化した機能ＩＣ（Integrated Circuit）として構成される。

オーディオ回路３００は、バイアス回路３１０、Ｄ／Ａコンバータ３２０、デジタルオーディオインタフェース回路３３０およびＤ級アンプ回路２００、ボリウム設定ピンＦＩＬＡと、電源ピンＶＣＣを備える。ボリウム設定ピンＦＩＬＡには、外部からアナログ電圧Ｖ_ＦＩＬＡを入力可能となっている。電源ピンＶＣＣには、電源電圧Ｖ_ＣＣが供給される。

デジタルオーディオインタフェース回路３３０は、音源１０６からデジタルオーディオ信号Ｄ_ＩＮを受信する。デジタルオーディオ信号Ｄ_ＩＮのフォーマットは特に限定されないが、Ｉ^２Ｓ（Ｉ^２Ｓ（Inter IC Sound））などが例示される。

バイアス回路３１０は、アナログ電圧Ｖ_ＦＩＬＡに応じた第１基準電圧Ｖ_ＦＩＬを生成する。第１基準電圧Ｖ_ＦＩＬは、アナログ電圧Ｖ_ＦＩＬＡと同じ電圧レベルを有してもよいし、アナログ電圧Ｖ_ＦＩＬＡに所定の係数を乗じた電圧レベルを有してもよい。

Ｄ／Ａコンバータ３２０は、デジタルオーディオ信号Ｓ_ＤＩＧを、アナログオーディオ信号Ｖ_ＤＡＣに変換する。Ｄ／Ａコンバータ３２０には第１基準電圧Ｖ_ＦＩＬが供給されており、第１基準電圧Ｖ_ＦＩＬに応じて、フルスケールの電圧範囲Ｖ_ＦＵＬＬ、言い換えると１ＬＳＢの電圧幅が設定可能に構成される。

Ｄ級アンプ回路２００は、Ｄ／Ａコンバータ３２０が出力するアナログオーディオ信号Ｖ_ＤＡＣに応じたデューティサイクルｄｕｔｙを有し、電源電圧Ｖｃｃに応じた振幅を有する出力パルス信号Ｓ_ＯＵＴを出力する。Ｄ級アンプ回路２００は、公知技術あるいは将来利用可能な回路で構成すればよく、その構成は特に限定されない。

以上がオーディオ回路３００の構成である。続いてその動作を説明する。

図４は、図３のオーディオ回路３００の動作波形図である。図４には、デジタルオーディオ信号Ｓ_ＤＩＧ、Ｄ／Ａコンバータ３２０の出力信号Ｖ_ＤＡＣおよびＤ級アンプ回路２００の出力パルス信号Ｓ_ＯＵＴが示される。この例では、デジタルオーディオ信号Ｓ_ＤＩＧは正弦波とする。ボリウム設定ピンＦＩＬＡの設定電圧Ｖ_ＦＩＬＡが異なる状態が、（i）～（iii）で示されており、（i），（ii），（iii）の順に、設定電圧Ｖ_ＦＩＬＡが高くなる。

Ｄ級アンプ回路２００の出力パルス信号Ｓ_ＯＵＴの振幅は、設定電圧Ｖ_ＦＩＬＡにかかわらず、電源電圧Ｖ_ＣＣと等しいが、そのデューティサイクルｄｕｔｙは、Ｄ／Ａコンバータ３２０が出力するアナログオーディオ信号Ｖ_ＤＡＣに応じており、設定電圧Ｖ_ＦＩＬＡに応じてスケーリングされる。

スピーカ１０２に供給される駆動電圧Ｖ_ＤＲＶは、出力パルスＳ_ＯＵＴの実効電圧（時間平均）であり、ｄｕｔｙ（ｔ）×Ｖ_ＣＣとなる。Ｄ級アンプ回路２００のゲインをｇ_Ｄとするとき、ｇ_Ｄ×Ｖ_ＤＡＣ（ｔ）として表すことができる。

以上がオーディオ回路３００の動作である。このオーディオ回路３００によれば、ボリウム設定ピンＦＩＬＡを設け、それに与える設定電圧Ｖ_ＦＩＬＡに応じて、スピーカ１０２に印加される駆動電圧Ｖ_ＤＲＶの振幅を変化させることができ、ボリウム制御が可能となる。

このオーディオ回路３００では、デジタルオーディオインタフェース回路３３０に、デジタルボリウムの機能を実装する必要がないため、回路構成を簡素化でき、チップ面積を小さくできる。また、図１や図２のマイクロコントローラ１０８とのインタフェースも不要となり、マイクロコントローラ１０８も必要なくなる。

本開示は、図３の回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を容易、明確化するために、より具体的な構成例を説明する。

図５は、オーディオ回路３００の一実施例（３００Ａ）を示す回路図である。この実施例において、Ｄ級アンプ回路２００Ａは、フィードバック付きのＤ級アンプとして構成される。Ｄ級アンプ回路２００Ａは、積分器２１０、周期電圧発生回路２２０、ＰＷＭコンパレータ２３０、ブリッジ回路２４０、ドライバ２５０を備える。

ブリッジ回路２４０は、プッシュプル型のインバータであり、ハイサイドトランジスタＭＨとローサイドトランジスタＭＬを含む。ハイサイドトランジスタＭＨは、ＰＭＯＳトランジスタであってもよいし、ＮＭＯＳトランジスタであってもよい。

積分器２１０は、抵抗Ｒ１１，Ｒ１２、キャパシタＣ１１、エラーアンプ２１２を含む。エラーアンプ２１２の反転入力端子（－）には、第１抵抗Ｒ１１を介して入力電圧Ｖ_ＤＡＣが、第２抵抗Ｒ１２を介して、出力パルス信号Ｓ_ＯＵＴに応じたフィードバック電圧Ｖ_ＦＢが入力される。キャパシタＣ１１は、エラーアンプ２１２の出力と反転入力端子の間に設けられ、エラーアンプ２１２の非反転入力端子には、第２基準電圧Ｖ_ＦＩＬＰが入力される。このＤ級アンプ回路２００Ａのゲインｇ_Ｄは、Ｒ１２／Ｒ１１で与えられる。また、第２基準電圧Ｖ_ＦＩＬＰによって、出力パルス信号Ｓ_ＯＵＴの時間平均波形の中点レベルが規定される。

周期電圧発生回路２２０は、三角波またはのこぎり波の周期電圧Ｖ_ＯＳＣを生成する。周期電圧Ｖ_ＯＳＣは、パルス幅変調の搬送波である。周期電圧Ｖ_ＯＳＣの周波数は、ＰＷＭ周波数であり、可聴周波数帯域（２０Ｈｚ～２０ｋＨｚ）より高く、数百ｋＨｚ～数ＭＨｚの範囲で定められる。ＰＷＭコンパレータ２３０は、積分器２１０の出力信号Ｖ_ＩＮＴと周期電圧Ｖ_ＯＳＣを比較し、比較結果に応じてハイ・ローをとるＰＷＭ信号Ｓ_ＰＷＭを生成する。

なお、周期電圧発生回路２２０の構成は特に限定されない。周期電圧発生回路２２０は、０Ｖをボトム、電源電圧Ｖ_ＣＣをピークとする周期電圧Ｖ_ＯＳＣを生成してもよい。あるいは周期電圧発生回路２２０は、０Ｖをボトム、所定電圧（たとえば５Ｖ）をピークとする周期電圧Ｖ_ＯＳＣを生成してもよい。

ドライバ２５０は、ＰＷＭ信号Ｓ_ＰＷＭに応じて、ブリッジ回路２４０のハイサイドトランジスタＭＨとローサイドトランジスタＭＬを相補的にスイッチングする。ドライバ２５０は、ハイサイドトランジスタＭＨとローサイドトランジスタＭＬが同時にオンしないように、デッドタイムを挿入する。

バイアス回路３１０Ａは、ボリウム設定ピンＦＩＬＡの電圧Ｖ_ＦＩＬＡに応じた第１基準電圧Ｖ_ＦＩＬを生成し、Ｄ／Ａコンバータ３２０に供給する。またバイアス回路３１０Ａは、ボリウム設定ピンＦＩＬＡの電圧Ｖ_ＦＩＬＡに応じた第２基準電圧Ｖ_ＦＩＬＰを生成し、積分器２１０のエラーアンプ２１２に供給する。

図６は、図５のバイアス回路３１０Ａの構成例を示す回路図である。バイアス回路３１０Ａは、第１抵抗Ｒ２１～第６抵抗Ｒ２６、第１バッファ３１２、第２バッファ３１４、第３バッファ３１３を含む。

ボリウム設定ピンＦＩＬＡには、外部からの設定電圧Ｖ_ＦＩＬＡが入力可能である。第１抵抗Ｒ２１は、電源端子（電源ライン）ＶＣＣとボリウム設定ピンＦＩＬＡの間に設けられ、第２抵抗Ｒ２２は、ボリウム設定ピンＦＩＬＡと接地の間に設けられる。もしボリウム設定ピンＦＩＬＡを非接続（ＮＣ：Non-connection）として、外部から設定電圧Ｖ_ＦＩＬＡを与えない場合、ボリウム設定ピンＦＩＬＡの電圧Ｖ_{ＦＩＬＡ（ＮＣ）}は、
Ｖ_{ＦＩＬＡ（ＮＣ）}＝Ｒ２２／（Ｒ２１＋Ｒ２２）×Ｖｃｃ
となる。

第１バッファ３１２は、ハイ入力インピーダンス、低出力インピーダンスを有し、設定電圧Ｖ_ＦＩＬＡと同電圧レベルの第１基準電圧Ｖ_ＦＩＬＡを出力する。

第５抵抗Ｒ２５、第６抵抗Ｒ２６および第３バッファ３１３は、電源電圧Ｖ_ＣＣを分圧する分圧回路３１６を構成している。Ｒ２５＝Ｒ２６のとき、分圧回路３１６において、電源電圧Ｖ_ＣＣの中点電圧Ｖ_ＣＣ／２が生成される。中点電圧Ｖ_ＣＣ／２は、バッファ３１３を介して出力される。

第３抵抗Ｒ２３および第４抵抗Ｒ２４は、分圧回路３１６の出力と、第１バッファ３１２の出力の間に設けられる。第３抵抗Ｒ２３および第４抵抗Ｒ２４の抵抗値の比は、積分器２１０のゲインｇ_Ｄ、すなわち図５の第１抵抗Ｒ１１，第２抵抗Ｒ１２の抵抗値に応じて定めればよい。
Ｒ２４：Ｒ２３＝Ｒ１１：Ｒ１２

第３抵抗Ｒ２３、第４抵抗Ｒ２４およびの接続ノードＮｘには、電圧Ｖ_ＣＣ／２と電圧Ｖ_ＦＩＬを内分した電圧Ｖｘが発生する。
Ｖｘ＝（Ｖ_ＦＩＬ×Ｒ２３＋Ｖ_ＣＣ／２×Ｒ２４）／（Ｒ２３＋Ｒ２４）

第２バッファ３１４は、ハイ入力インピーダンス、低出力インピーダンスを有し、電圧Ｖｘと同電圧レベルの第２基準電圧Ｖ_ＦＩＬＰを出力する。

以上がオーディオ回路３００Ａの構成である。このオーディオ回路３００Ａでは、フルスケール出力、すなわちボリウムを、ボリウム設定ピンＦＩＬＡの電圧Ｖ_ＦＩＬＡに応じて制御できる。

図６のバイアス回路３１０が生成した第２基準電圧Ｖ_ＦＩＬＰを、周期電圧発生回路２２０に供給してもよい。周期電圧発生回路２２０は、中心レベルが第２基準電圧Ｖ_ＦＩＬＰであり、Ｖ_ＣＣ／Ｎ（Ｎは定数）を片振幅とする周期電圧Ｖ_ＯＳＣを生成するように構成してもよい。たとえばＮ＝８とすると、周期電圧Ｖ_ＯＳＣのボトムはＶ_ＦＩＬＰ－Ｖ_ＣＣ／８、ピークは、Ｖ_ＦＩＬＰ＋Ｖ_ＣＣ／８となる。なお、Ｎは８に限定されず、たとえばＮ＝２とした場合、周期電圧Ｖ_ＯＳＣのボトムが０Ｖ、ピークが２×Ｖ_ＦＩＬＰとなる。

この場合、周期電圧Ｖ_ＯＳＣの振幅を、Ｄ／Ａコンバータ３２０の出力電圧Ｖ_ＤＡＣのフルスケールと、電源電圧Ｖ_ＣＣの両方に追従させることができる。これにより、オーディオ回路３００のトータルゲインを低く設定した構成でも、動作電源電圧範囲でフルスケール出力レベルを確保することが可能となり、ノイズレベルを下げることができる。

さらに図６のバイアス回路３１０Ａによれば、抵抗Ｒ２１，Ｒ２２を設けることで、ボリウム設定ピンＦＩＬＡを非接続（ＮＣ）とした状態でも回路を動作させることができる。この場合において、もっとも使用される確率が高いと想定されるボリウム値が得られるように、抵抗Ｒ２５とＲ２６の抵抗値を定めるとよい。オーディオシステム１００Ａの設計者は、オーディオ回路３００Ａが想定するボリウム値で使用する場合には、ボリウム設定ピンＦＩＬＡに対して、外部から信号を与える必要がなくなる。

また、抵抗Ｒ２３，Ｒ２４によって、積分器２１０の基準電圧Ｖ_ＦＩＬＰを適切に設定することができる。

続いてＤ／Ａコンバータ３２０の構成例を説明する。

図７は、Ｄ／Ａコンバータ３２０の構成例（４００）のブロック図である。Ｄ／Ａコンバータ４００は、上位変換部４１０、下位変換部４２０、第１アンプ４３０、第２アンプ４４０を備える。

Ｄ／Ａコンバータ４００は、ｎビット（ｎ≧２）のデジタル信号Ｄ_ＩＮを、差動アナログ信号Ｖ_{ＤＡＣ＿Ｐ}，Ｖ_{ＤＡＣ＿Ｎ}に変換する。なお、添え字のＰは正相を、Ｎは逆相を示す。

上位変換部４１０は、デジタル信号Ｄ_ＩＮの上位ｍビット（１≦ｍ＜ｎ）に対して互いに逆極性で単調変化する第１上位電圧Ｖ_Ｕ＿Ｐおよび第２上位電圧Ｖ_Ｕ＿Ｎを生成する。以下、ｍ＝９とする。

下位変換部４２０は、デジタル信号Ｄ_ＩＮの下位（ｎ－ｍ）ビットに対して互いに逆極性で単調変化する第１下位電圧Ｖ_Ｌ＿Ｐおよび第２下位電圧Ｖ_Ｌ＿Ｎを生成する。

以下の説明では、ｎ＝１６、ｍ＝９、ｍ－ｎ＝７ビットであるものとする。つまり、上位変換部４１０にはデジタル信号の上位９ビットＤ_ＩＮ［１５：７］が供給され、下位変換部４２０には、デジタル信号の下位７ビットＤ_ＩＮ［６：０］が供給される。

また、本実施の形態において、第１上位電圧Ｖ_Ｕ＿Ｐは、上位ｍビットに対して単調増加し、第２上位電圧Ｖ_Ｕ＿Ｎは、上位ｍビットに対して単調減少し、それらは相補的な関係にあるものとする。

一方、第１下位電圧Ｖ_Ｌ＿Ｐは、下位（ｎ－ｍ）ビットに対して単調減少し、第２下位電圧Ｖ_Ｌ＿Ｎは、下位（ｎ－ｍ）ビットに対して単調増加し、それらは相補的な関係にあるものとする。

第１アンプ４３０は、第１上位電圧Ｖ_Ｕ＿Ｐおよび第２上位電圧Ｖ_Ｕ＿Ｎの一方Ｖ_Ｕ＿Ｐと、第１下位電圧Ｖ_Ｌ＿Ｐおよび第２下位電圧Ｖ_Ｌ＿Ｎの一方Ｖ_Ｌ＿Ｐと受け、差動アナログ信号の一方Ｖ_{ＤＡＣ＿Ｐ}を出力する。

第２アンプ４４０は、第１アンプ４３０と同じ構成を有し、第１上位電圧Ｖ_Ｕ＿Ｐおよび第２上位電圧Ｖ_Ｕ＿Ｎの他方Ｖ_Ｕ＿Ｌと、第１下位電圧Ｖ_Ｌ＿Ｐおよび第２下位電圧Ｖ_Ｌ＿Ｎの他方Ｖ_Ｌ＿Ｎと受け、差動アナログ信号の他方Ｖ_{ＤＡＣ＿Ｎ}を出力する。

第１アンプ４３０は、第１上位電圧Ｖ_Ｕ＿Ｐを非反転入力端子（＋）に、第１下位電圧Ｖ_Ｌ＿Ｐを反転入力端子（－）に受ける減算アンプであり、その出力電圧Ｖ_{ＤＡＣ＿Ｐ}は式（１）で表される。
Ｖ_{ＤＡＣ＿Ｐ}＝ｇ×（Ｖ_Ｕ＿Ｐ－Ｖ_Ｌ＿Ｐ） …（１）

第２アンプ４４０は、第２上位電圧Ｖ_Ｕ＿Ｎを非反転入力端子（＋）に、第２下位電圧Ｖ_Ｌ＿Ｎを反転入力端子（－）に受ける減算アンプであり、その出力電圧Ｖ_{ＤＡＣ＿Ｐ}は式（２）で表される。
Ｖ_{ＤＡＣ＿Ｎ}＝ｇ×（Ｖ_Ｕ＿Ｎ－Ｖ_Ｌ＿Ｎ） …（２）

以上がＤ／Ａコンバータ４００の構成である。続いてその動作を説明する。図８（ａ）、（ｂ）は、図７のＤ／Ａコンバータ４００の入出力特性を示す図である。横軸はデジタル信号Ｄ_ＩＮの値を、縦軸は電圧を示す。ここでは説明の簡潔化のため、ｎ＝１６，ｍ＝４とする。

図８（ａ）には、上位電圧Ｖ_Ｕ＿Ｐ，下位電圧Ｖ_Ｌ＿Ｐおよびそれらの差分である出力電圧Ｖ_{ＤＡＣ＿Ｐ}が示される。図８（ｂ）には、上位電圧Ｖ_Ｕ＿Ｎ，下位電圧Ｖ_Ｌ＿Ｎおよびそれらの差分である出力電圧Ｖ_{ＤＡＣ＿Ｎ}が示される。下位電圧Ｖ_Ｌ＿Ｐ，Ｖ_Ｌ＿Ｎのレンジは、上位電圧Ｖ_Ｕ＿Ｐ，Ｖ_Ｕ＿Ｎのステップ幅と等しい。

出力電圧Ｖ_{ＤＡＣ＿Ｐ}は、デジタル信号Ｄ_ＩＮに対して単調増加し、出力電圧Ｖ_{ＤＡＣ＿Ｎ}は、デジタル信号Ｄ_ＩＮに対して単調減少しており、２つの出力電圧Ｖ_{ＤＡＣ＿Ｐ}，Ｖ_{ＤＡＣ＿Ｎ}は差動信号となっている。

続いて、Ｄ／Ａコンバータ４００におけるノイズ特性の改善について説明する。図９（ａ）～（ｃ）は、Ｄ／Ａコンバータ４００の動作波形図である。

ここでは、デジタル信号Ｄ_ＩＮとして、正弦波を与えるものとする。第１上位電圧Ｖ_Ｕ＿Ｐと第２上位電圧Ｖ_Ｕ＿Ｎは、同じ上位変換部４１０により生成されるため、それらには同相のノイズが含まれる。同様に、第１下位電圧Ｖ_Ｌ＿Ｐと第２下位電圧Ｖ_Ｌ＿Ｎは、同じ下位変換部４２０により生成されるため、それらにはコモンモードノイズが含まれる。したがって、第１アンプ４３０の出力電圧Ｖ_{ＤＡＣ＿Ｐ}と第２アンプ４４０の出力電圧Ｖ_{ＤＡＣ＿Ｎ}は、逆相の信号成分と、コモンモードノイズを含むこととなる。

Ｄ／Ａコンバータ４００の出力である２つの出力電圧Ｖ_{ＤＡＣ＿Ｐ}，Ｖ_{ＤＡＣ＿Ｎ}は、差動信号として使用されることから、それらの差分Ｖ_ＤＩＦＦ＝Ｖ_{ＤＡＣ＿Ｐ}－Ｖ_{ＤＡＣ＿Ｎ}が信号成分となる。この信号成分Ｖ_ＤＩＦＦには、上位変換部４１０および下位変換部４２０において重畳されるノイズが含まれていない。

以上がＤ／Ａコンバータ４００の動作である。このＤ／Ａコンバータ４００によれば、ノイズ特性を改善することができる。

図９の波形図では、オーディオ信号の再生中のノイズ成分のキャンセルが示されているが、小信号状態、あるいは無信号状態において、ノイズキャンセルの効果はより顕著に表れる。

上位変換部４１０、下位変換部４２０において発生するノイズ成分を、Ｖ_Ｘ＿Ｙ（ただしＸ＝Ｕ，Ｌ，Ｙ＝Ｐ，Ｎ）ように表記することとする。小信号状態では、Ｖ_Ｕ＿Ｐ≒Ｖ_Ｕ＿Ｎ，Ｖ_Ｌ＿Ｐ≒Ｖ_Ｌ＿Ｎとなり、変換部の抵抗により生ずるノイズ成分がＢＴＬ出力においてキャンセルされる。無信号状態では、Ｖ_Ｕ＿Ｐ＝Ｖ_Ｕ＿Ｎ，Ｖ_Ｌ＿Ｐ＝Ｖ_Ｌ＿Ｎとなり、変換部の抵抗により生ずるノイズ成分がＢＴＬ出力においてキャンセルされることとなる。

図１０は、上位変換部４１０および下位変換部４２０の構成例を示す回路図である。上位変換部４１０は、上位抵抗ストリングＲＳＴＲ１、上位セレクタ４１２、上位デコーダ４１４を含む。上位抵抗ストリングＲＳＴＲ１は、直列に接続される複数（２^ｍ－１＝５１１個）の抵抗要素を含み、隣接する抵抗要素の接続ノードには、タップが設けられる。上位抵抗ストリングＲＳＴＲ１の一端には、第１基準電圧Ｖｒ１が、その他端には第２基準電圧Ｖｒ２が印加される。上位セレクタ４１２は上位抵抗ストリングＲＳＴＲ１の複数のタップと接続され、その内部に複数のスイッチを含む。上位デコーダ４１４は、上位セレクタ４１２を制御し、上位ｍビットＤ_ＩＮ［１５：７］にもとづく２個のタップに発生する電圧Ｖ_Ｕ＿Ｐ，Ｖ_Ｕ＿Ｎを選択する。具体的には、センターを中心として対称な位置にある２個のタップが選択される。

同様に下位変換部４２０は、下位抵抗ストリングＲＳＴＲ２、下位セレクタ４２２、下位デコーダ４２４を含む。下位抵抗ストリングＲＳＴＲ２は直列に接続される複数２^ｎーｍ－１＝１２７個の抵抗要素を含み、隣接する抵抗要素の接続ノードには、タップが設けられる。下位抵抗ストリングＲＳＴＲ２の一端には、第３基準電圧Ｖｒ３が、その他端には第４基準電圧Ｖｒ４が印加される。下位セレクタ４２２は、下位抵抗ストリングＲＳＴＲ２の複数のタップと接続され、その内部に複数のスイッチを含む。下位デコーダ４２４は、下位セレクタ４２２を制御し、下位（ｎ－ｍ）ビットＤ_ＩＮ［６：０］にもとづく２個のタップの電圧Ｖ_Ｌ＿Ｐ，Ｖ_Ｌ＿Ｎを選択する。具体的には、センターを中心として対称な位置にある２個のタップが選択される。

その限りでないが、Ｖｒ２＝Ｖｒ３としてもよい。

図１１は、上位変換部４１０および下位変換部４２０の具体的な構成例を示す回路図である。上位変換部４１０および下位変換部４２０は、上位抵抗ストリングＲＳＴＲ１および下位抵抗ストリングＲＳＴＲ２に加えて、第１抵抗Ｒ１、第２抵抗Ｒ２、第３抵抗Ｒ３、第４抵抗Ｒ４を備える。第１抵抗Ｒ１～第３抵抗Ｒ３は、基準電圧端子Ｖ_ＲＥＧと接地の間に直列に設けられる。第４抵抗Ｒ４は、下位抵抗ストリングＲＳＴＲ２と並列に接続される。

もし、Ｒ１～Ｒ４がない場合、下位抵抗ストリングＲＳＴＲ２の抵抗要素の抵抗値は、上位抵抗ストリングＲＳＴＲ１の抵抗要素の抵抗値の１／１２７倍に設計する必要がある。この構成では、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４を適切に定めることにより、上位抵抗ストリングＲＳＴＲ１の抵抗要素と、下位抵抗ストリングＲＳＴＲ２の抵抗要素を同じ抵抗値で構成することが可能となる。

第１抵抗Ｒ１、第２抵抗Ｒ２および第３抵抗Ｒ３はペアリングすることが好ましく、上位抵抗ストリングＲＳＴＲ１、下位抵抗ストリングＲＳＴＲ２および第４抵抗Ｒ４はペアリングすることが好ましい。これにより、抵抗ばらつきの影響をキャンセルし、積分非直線性や微分非直線性などの特性を改善できる。

上位セレクタ４１２および下位セレクタ４２２の構成を、図１２を参照して説明する。図１２は、図１１の上位セレクタ４１２および下位セレクタ４２２の回路図である。

上位抵抗ストリングＲＳＴＲ１は、２^ｍ＝５１２個の抵抗要素を含み、ミアンダ状に形成されており、複数のタップが、Ａ行Ｂ列のマトリクス状に配置される。具体的には、Ｘ方向にＢ＝３２個の抵抗要素を含むバーが配置され、それが折り返されており、したがってこの例ではＡ＝１６、Ｂ＝３２である。なお、再低電位（Ｖｒ３）側の抵抗要素は短絡されている。

上位セレクタ４１２は、Ａ行Ｂ列のマトリクス状に配置される複数（２^ｍ＝５１２個）の上位スイッチＳＷｕと、Ａ本の行ラインＬｒ、Ｂ本の列ラインＬｃ、Ａ個の第１出力スイッチＳＷｏ＿ｐ、Ａ個の第２出力スイッチＳＷｏ＿ｎを備える。上位スイッチＳＷｕの一端は、対応するタップと接続され、ｉ行目（１≦ｉ≦Ａ）の複数の上位スイッチＳＷｕの他端はｉ行目の行ラインＬｒと接続され、ｊ列目（１≦ｊ≦Ｂ）の複数の上位スイッチＳＷｕの制御端子はｊ列目の列ラインＬｃと接続される。

Ａ個の第１出力スイッチＳＷｏ＿ｐそれぞれの一端は、第１出力ラインＬｏ＿ｐと接続され、それぞれの他端は、Ａ本の行ラインＬｒの対応するひとつと接続される。Ａ個の第２出力スイッチＳＷｏ＿ｎそれぞれの一端は、第２出力ラインＬｏ＿ｎと接続され、それぞれの他端は、Ａ本の行ラインＬｒの対応するひとつと接続される。複数の上位スイッチは、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）スイッチで構成することが好ましい。

上位デコーダ４１４は、複数の列ラインＬｃに印加すべき３２ビットのデータＨＩＮＢ［３１：０］を生成する。

また上位デコーダ４１４は、複数の第１出力スイッチＳＷｏ＿ｐに印加すべき制御信号ＨＩＮＡ［１５：０］を生成する。複数の第２出力スイッチＳＷｏ＿ｎには、制御信号ＨＩＮＡ［１５：０］が逆順で割り当てられる。

下位抵抗ストリングＲＳＴＲ２および下位セレクタ４２２についても同様に構成される。下位抵抗ストリングＲＳＴＲ２は、２^ｎ－ｍ＝１２８個の抵抗要素を含み、ミアンダ状に形成されており、複数のタップがＣ行Ｄ列のマトリクス状に配置される。具体的には、Ｘ方向にＤ＝３２個の抵抗要素を含むバーが配置され、それが折り返されており、したがってこの例ではＣ＝４、Ｄ＝３２である。なお、再低電位（Ｖｒ４）側の抵抗要素は短絡されている。

下位セレクタ４２２は、Ｃ行Ｄ列のマトリクス状に配置される複数（２^ｎ－ｍ＝２５６個）の下位スイッチＳＷｌと、Ｃ本の行ラインＬｒ、Ｄ本の列ラインＬｃ、Ｃ個の第３出力スイッチＳＷｏ＿ｐ、Ｃ個の第２出力スイッチＳＷｏ＿ｎを備える。下位スイッチＳＷｌの一端は、対応するタップと接続され、ｉ行目（１≦ｉ≦Ｃ）の複数の下位スイッチＳＷｌの他端はｉ行目の行ラインＬｒと接続される。またｊ列目（１≦ｊ≦Ｂ）の複数の下位スイッチＳＷｌの制御端子はｊ列目の列ラインＬｃと接続される。

Ｃ個の第３出力スイッチＳＷｏ＿ｐそれぞれの一端は、第３出力ラインＬｏ＿ｐと接続され、それぞれの他端は、Ｃ本の行ラインＬｒの対応するひとつと接続される。Ｃ個の第４出力スイッチＳＷｏ＿ｎそれぞれの一端は、第４出力ラインＬｏ＿ｎと接続され、それぞれの他端は、Ｃ本の行ラインＬｒの対応するひとつと接続される。複数の下位スイッチは、ＮＭＯＳ（N-channel Metal Oxide Semiconductor）スイッチで構成することが好ましい。これによりチップ面積を小さくできる。

下位デコーダ４２４は、複数の列ラインＬｃに印加すべき３２ビットのデータＬＩＮＣ［３１：０］を生成する。

また下位デコーダ４２４は、複数の第３出力スイッチＳＷｏ＿ｐに印加すべき制御信号ＬＩＮＤ［１５：０］を生成する。複数の第４出力スイッチＳＷｏ＿ｐには、制御信号ＨＩＮＤ［１５：０］が逆順で印加される。

この構成によれば、上位抵抗ストリングＲＳＴＲ１、下位抵抗ストリングＲＳＴＲ２をミアンダ状に配置し、スイッチをマトリクス状に配置することにより、制御線の本数を減らすことができる。

もし上位セレクタ４１２において、第１上位電圧Ｖ_Ｕ＿Ｐを取り出すためのセレクタと、第２上位電圧Ｖ_Ｕ＿Ｎを取り出すためのセレクタを別個に設けると、スイッチの個数が膨大となる。具体的には、Ａ×Ｂ×２＝５１２×２＝１０２４個のスイッチが必要となる。これに対して図１２の構成では、スイッチの個数を、Ａ×Ｂ＋Ａ×２＝５１２＋３２＝５４４個に減らすことができる。下位セレクタ４２２についても同様の効果が得られる。

図１３は、第１アンプ４３０および第２アンプ４４０の構成例を示す回路図である。上述のように第１アンプ４３０および第２アンプ４４０は同じ構成を有し、オペアンプＯＡ１１，ＯＡ１２，抵抗Ｒ１１，Ｒ１２を含む。オペアンプＯＡ１はバッファ（ボルテージフォロア）を構成しており、下位電圧Ｖ_Ｌ＿＃（＃＝Ｐ，Ｎ）を受ける。オペアンプＯＡ２および抵抗Ｒ１１，Ｒ１２は、減算アンプ（減算回路）を構成しており、２つの入力電圧Ｖ_Ｕ＿＃、Ｖ_Ｌ＿＃の差分に応じた電圧Ｖ_ＤＡＣ＃を出力する。

続いてＤ／Ａコンバータ４００の変形例を説明する。

実施の形態では、第１下位電圧Ｖ_Ｕ＿Ｐがデジタル信号Ｄ_ＩＮの下位ビットに応じて単調減少し、第２下位電圧Ｖ_Ｕ＿Ｎがデジタル信号Ｄ_ＩＮの下位ビットに応じて単調増加したがその限りでなく、第１下位電圧Ｖ_Ｕ＿Ｐがデジタル信号Ｄ_ＩＮの下位ビットに応じて単調増加し、第２下位電圧Ｖ_Ｕ＿Ｎがデジタル信号Ｄ_ＩＮの下位ビットに応じて単調減少してもよい。この場合、第１アンプ４３０および第２アンプ４４０を、減算回路でなく、加算回路で構成すればよい。
Ｖ_{ＤＡＣ＿Ｐ}＝ｇ×（Ｖ_Ｕ＿Ｐ＋Ｖ_Ｌ＿Ｐ）
Ｖ_{ＤＡＣ＿Ｎ}＝ｇ×（Ｖ_Ｕ＿Ｎ＋Ｖ_Ｌ＿Ｎ）

実施の形態では、上位変換部４１０および下位変換部４２０を抵抗分圧式で構成したが、その限りでなく、その他のＤ／Ａコンバータで構成してもよい。

図１１の基準電圧Ｖ_ＲＥＧとして、ボリウム設定ピンＦＩＬＡの電圧Ｖ_ＦＩＬＡに応じた基準電圧Ｖ_ＦＩＬを与えればよい。

図１４は、Ｄ／Ａコンバータ３２０の別の構成例（４００Ｂ）およびバイアス回路３１０Ｂを示す図である。このＤ／Ａコンバータ４００Ｂは、インバータ型である。Ｄ／Ａコンバータ４００Ｂは差動のサーモメータコードＤ１＿Ｐ～Ｄｎ＿Ｐ，Ｄ１＿Ｎ～Ｄｎ＿Ｎが入力される。したがってＤ／Ａコンバータ４００Ｂの前段には、図３のデジタルオーディオインタフェース回路３３０が受信したオーディオ信号Ｄ_ＩＮをサーモメータコードに変換する変換器（不図示）が設けられる。

Ｄ／Ａコンバータ４００Ｂは、複数のレベルシフタＬＳＰ１～ＬＳＰｎ、ＬＳＮ１～ＬＳＮｎ、複数のインバータＩＮＶＰ１～ＩＮＶＰｎ，ＩＮＶＮ１～ＩＮＶＮｎ、抵抗ＲＰ１～ＲＰｎ，ＲＮ１～ＲＮｎ、キャパシタＣ４１～Ｃ４３、抵抗Ｒ４１～４６を備える。

バイアス回路３１０Ｂは、ボリウム設定ピンＦＩＬＡの電圧Ｖ_ＦＩＬＡに応じた基準電圧Ｖ_ＦＩＬを生成する。この例では、バイアス回路３１０Ｂは、非反転アンプ３１８を備え、設定電圧Ｖ_ＦＩＬＡをゲイン倍（×（Ｒ２７＋Ｒ２８）／Ｒ２７）した電圧レベルを有する基準電圧Ｖ_ＦＩＬを出力する。

基準電圧Ｖ_ＦＩＬは、複数のインバータＩＮＶＰ１～ＩＮＶＰｎ，ＩＮＶＮ１～ＩＮＶＮｎに供給される。正極性のサーモメータコードＤ１＿Ｐ～Ｄｎ＿Ｐは、レベルシフタＬＳＰ１～ＬＳＰｎを介して、インバータＩＮＶＰ１～ＩＮＶＰｎのゲートに入力される。サーモメータコードのｉ番目のビットＤｉ＿Ｐがハイのとき、対応するインバータＩＮＶＰｉは、ハイ電圧すなわち基準電圧Ｖ_ＦＩＬを出力する。反対にサーモメータコードのｉ番目のビットＤｉ＿Ｐがローのとき、対応するインバータＩＮＶＰｉは、ロー電圧すなわち０Ｖを出力する。

複数の抵抗ＲＰ１～ＲＰｎの接続ノードＮｐに発生する電圧Ｖｐは、サーモメータコードＤ１＿Ｐ～Ｄｎ＿Ｐの値（１の個数）に比例する。

負極性のサーモメータコードＤ１＿Ｎ～Ｄｎ＿Ｎは、レベルシフタＬＳＮ１～ＬＳＮｎを介して、インバータＩＮＶＮ１～ＩＮＶＮｎのゲートに入力される。複数の抵抗ＲＮ１～ＲＮｎの接続ノードＮｎに発生する電圧Ｖｎは、サーモメータコードＤ１＿Ｎ～Ｄｎ＿Ｎの値（１の個数）に比例する。

オペアンプＯＡ４１，抵抗Ｒ４２，Ｒ４３は、反転アンプを構成しており、電圧Ｖｎを反転し、電圧Ｖｎ＿ｂを生成する。

抵抗Ｒ４１，Ｒ４４，Ｒ４５およびオペアンプＯＡ４２は、反転型の加算器であり、電圧Ｖｎ＿ｂと電圧Ｖｐを加算および反転増幅し、Ｄ／Ａコンバータ４００Ｂの出力電圧Ｖ_ＤＡＣを生成する。

図１５は、Ｄ／Ａコンバータ３２０の別の構成例（４００Ｃ）を示す図である。Ｄ／Ａコンバータ４００は、電流加算型であり、バイアストランジスタＭ０、複数の電流源ＣＳ１～ＣＳｎ、抵抗Ｒ５１，Ｒ５２、出力段４７０を備える。Ｄ／Ａコンバータ４００Ｃには、差動のサーモメータコードＤ１～Ｄｎが入力される。

ｉ番目の電流源ＣＳは、差動対と、テイル電流源となるトランジスタＭｉを含む。トランジスタＭ１～Ｍｎは、トランジスタＭ０を入力とするカレントミラー回路を構成している。トランジスタＭ０のドレインは、ボリウム設定端子ＦＩＬＡと接続される。ボリウム設定端子ＦＩＬＡには、バイアス信号ＶＢＩＡＳが供給される。トランジスタＭ０～Ｍｎに流れる電流は、バイアス信号ＶＢＩＡＳに応じて設定可能である。

抵抗Ｒ５１，Ｒ５２の第一端には、基準電圧Ｖ_ＦＩＬＰが供給される。電流源ＣＳ１～ＣＳｎの差動対の一方（図中、左側）のドレインは、抵抗Ｒ５１の第二端と接続され、差動対の他方（図中、右側）のドレインは、抵抗Ｒ５２の第二端と接続される。

出力段４７０は、抵抗Ｒ５１，Ｒ５２それぞれの第二端の電圧Ｖｎ，Ｖｐの差分に応じた電圧Ｖ_ＤＡＣを出力する。出力段４７０の構成は特に限定されないが、たとえば、キャパシタＣ５１，抵抗Ｒ５３～Ｒ７、基準電圧源４７２、オペアンプＯＡ５１，ＯＡ５２を含む。

オペアンプＯＡ５１および抵抗Ｒ５３，Ｒ５４は、反転増幅器を構成しており、電圧Ｖｎを反転増幅し、電圧Ｖｎ＿ｂを出力する。

オペアンプＯＡ５２および抵抗Ｒ５５～Ｒ５７は、反転型の加算増幅器を構成しており、電圧Ｖｐと電圧Ｖｎ＿ｂを加算および反転増幅し、Ｄ／Ａコンバータ４００Ｃの出力電圧Ｖ_ＤＡＣを生成する。

（用途）
オーディオ回路３００の用途を説明する。図１６は、実施の形態に係るオーディオ回路を利用した車載オーディオシステムのブロック図である。

車載オーディオシステム５００は、４個のスピーカ５０２_ＦＬ，５０２_ＦＲ，５０２_ＲＬ，５０２_ＲＲ、４個のフィルタ５０４_ＦＬ，５０４_ＦＲ，５０４_ＲＬ，５０４_ＲＲ、音源５０６およびオーディオ回路３００を備える。

音源１０６は、左右（ＬＲ）２チャンネルあるいはマルチチャンネルのデジタルオーディオ信号を出力する。オーディオ回路３００は、４チャンネルのＤ級アンプ回路２００と、音源１０６とのインタフェース回路３０１を備える。インタフェース回路３０１は、図３のデジタルオーディオインタフェース回路３３０およびＤ／Ａコンバータ３２０に対応付けることができる。

フィルタ５０４、音源５０６およびオーディオ回路３００は、オーディオヘッドユニットやカーナビゲーション装置に内蔵される。あるいはオーディオ回路３００は、音源１０６とは独立した製品であってもよい。

図１７（ａ）、（ｂ）は、実施の形態に係るオーディオ回路を利用した電子機器を示す図である。図１７（ａ）の電子機器は、テレビなどのディスプレイ装置６００である。ディスプレイ装置６００は、スピーカ６０２Ｌ，６０２Ｒ、フィルタ６０４Ｌ，６０４Ｒ、音源６０６およびオーディオ回路３００、ディスプレイパネル６１０を備える。

図１７（ｂ）の電子機器は、オーディオコンポーネント装置８００である。オーディオコンポーネント装置８００は、音源に相当するオーディオ信号処理回路８０６、オーディオ回路３００、図示しないフィルタを備える。オーディオ回路３００は、スピーカケーブルを介して接続される８０２Ｌ，８０２Ｒを駆動する。

上述した実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なことが当業者に理解される。以下、こうした変形例について説明する。

実施の形態では、ハーフブリッジ型のＤ級アンプを説明したが、フルブリッジ型（ＢＴＬ：Bridge-Tied Load）のＤ級アンプにも本発明は適用可能であり、この場合、ローパスフィルタ１０４のＤＣブロックコンデンサが不要となる。さらに、フルブリッジ型のＤ級アンプでは、ローパスフィルタ１０４を省略したフィルタレス変調方式を採用してもよい。

本開示は、オーディオ装置に利用できる。

１００ オーディオシステム
１０２ スピーカ
１０４ フィルタ
１０６ 音源
３００ オーディオ回路
ＶＣＣ 電源ピン
ＦＩＬＡ ボリウム設定ピン
２００ Ｄ級アンプ回路
２１０ 積分器
２１２ エラーアンプ
２２０ 周期電圧発生回路
２３０ ＰＷＭコンパレータ
２４０ ブリッジ回路
２５０ ドライバ
３１０ バイアス回路
３２０ Ｄ／Ａコンバータ
３３０ デジタルオーディオインタフェース回路
４００ Ｄ／Ａコンバータ

Claims (6)

1. アナログ電圧を受けるボリウム設定ピンと、
   電源電圧を受ける電源ピンと、
   前記アナログ電圧に応じた第１基準電圧を生成するバイアス回路と、
   デジタルオーディオ信号をアナログオーディオ信号に変換するＤ／Ａコンバータであって、前記第１基準電圧に応じて、前記デジタルオーディオ信号の１ＬＳＢ（Least Significant Bit）に対応する前記アナログオーディオ信号の電圧幅が可変であるＤ／Ａコンバータと、
   前記Ｄ／Ａコンバータが出力する前記アナログオーディオ信号に応じたデューティサイクルを有し、前記電源電圧に応じた振幅を有する出力パルス信号を出力するＤ級アンプ回路と、
   を備え、
   前記Ｄ級アンプ回路は、
   前記アナログオーディオ信号と前記出力パルス信号を受ける積分器と、
   三角波またはのこぎり波の周期電圧を生成する周期電圧発生回路と、
   前記積分器の出力と前記周期電圧を比較するＰＷＭ（Pulse Width Modulation）コンパレータと、
   ブリッジ回路と、
   前記ＰＷＭコンパレータの出力に応じて、前記ブリッジ回路を駆動するドライバと、
   を備え、
   前記バイアス回路は、前記第１基準電圧と前記電源電圧を分圧して得られる第２基準電圧をさらに生成し、
   前記第２基準電圧は、前記積分器に供給される、オーディオ回路。
2. 前記バイアス回路は、
   前記ボリウム設定ピンと前記電源ピンの間に設けられる第１抵抗と、
   前記ボリウム設定ピンと接地の間に設けられる第２抵抗と、
   を含む、請求項１に記載のオーディオ回路。
3. 前記周期電圧発生回路は、前記第２基準電圧を中点レベルとする前記周期電圧を生成する、請求項１に記載のオーディオ回路。
4. ひとつの基板に一体集積化される、請求項１から３のいずれかに記載のオーディオ回路。
5. スピーカと、
   前記スピーカを駆動する請求項１から４のいずれかに記載のオーディオ回路と、
   を備える、車載オーディオシステム。
6. 請求項１から４のいずれかに記載のオーディオ回路を備える、電子機器。