JP6560032B2 - 半導体集積回路、オーディオアンプ回路、電子機器 - Google Patents
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Description
マルチプレクサの状態を切り替えることで、通常モードとテストモードを切り替えることができる。
同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
図4(a)は、通常モードの波形図である。レジスタ342の値は初期値のゼロであり、メイン信号VMAINがパルス変調器320に供給される。メイン信号VMAINは時間とともに変化し、それに応じてスイッチング信号S2(S1)のデューティ比が変化する。
モールド封止後において検査、解析が必要な場合、外部からレジスタ342の値を、VAUX1〜VAUXNに対応する値1〜N(≠0)に書き換えてテストモードに設定する。図5は、テストモードにおける半導体集積回路300およびその周辺回路を示す等価回路図である。VDD端子、GND端子には、通常動作時と同様に、電源電圧VDD、接地電圧VGNDが供給される。SWOUT端子には、ローパスフィルタ400が接続される。ローパスフィルタ400のカットオフ周波数は、スイッチング信号S2のスイッチング周波数よりも低く定められる。ローパスフィルタ400の形式は特に限定されず、LCフィルタやRCフィルタを用いることができ、アクティブ、パッシブを問わず、またフィルタの次数も問わない。電圧計402は、ローパスフィルタ400通過後の電圧V4を測定する。
図6は、半導体集積回路300を備えるオーディオアンプIC(Integrated Circuit)500の回路図である。オーディオアンプIC500において、出力段330は、いわゆるD級アンプとして機能し、外部に接続されるスピーカあるいはヘッドホンなどの電気音響変換素子を駆動する。
図7は、半導体集積回路300を備えるスイッチングレギュレータ(DC/DCコンバータ)の制御IC600の回路図である。スイッチングレギュレータ602は降圧型であり、ハイサイドトランジスタ332、ローサイドトランジスタ334、インダクタL61および出力キャパシタC61は、一般的な同期整流型降圧コンバータのトポロジーで配置される。ハイサイドトランジスタ332は、スイッチングトランジスタ、ローサイドトランジスタ334は同期整流トランジスタとして機能する。
図8は、半導体集積回路300を備えるモータドライバIC700の回路図である。モータドライバIC700は、単相モータ702を駆動する。ホール素子704は、単相モータ702のロータの位置を示す一対のホール信号H+,H−を生成する。駆動アンプ710、712はそれぞれ、ホール信号H+,H−を逆極性で増幅し、単相モータ702の両端に出力する。マルチプレクサ340にはメイン電圧VMAINとして、単相モータ702のトルク(回転数)を指示する電圧が入力される。内部アナログ信号VAUXについては、上述した通りである。パルス変調器320が生成するパルス信号S1は、駆動アンプ710、712それぞれに入力される。
出力段330について、いくつかの変形例が存在する。たとえばハイサイドトランジスタ332は、NチャンネルMOSFETであってもよい。この場合、適切な電圧レベルのゲートパルスS3Hを生成するために、ブートストラップ回路を追加すればよい。
ハイサイドトランジスタ332、ローサイドトランジスタ334はディスクリート素子であり、半導体集積回路300に外付けされてもよい。この場合、半導体集積回路300の出力端子は、ハイサイドドライバ336、ローサイドドライバ338の出力ノードとなる。またハイサイドトランジスタ332、ローサイドトランジスタ334は、バイポーラトランジスタやIGBT(Insulated Gate Bipolar Transistor)であってもよい。
実施の形態では、マルチプレクサ340を、レジスタ342の値に応じて制御したが本発明はそれには限定されない。たとえばマルチプレクサ340を制御するための制御ピン(端子)を追加で設け、その制御ピンの電圧レベルで、マルチプレクサ340を切かえるよう構成してもよい。
テストモードにおける測定に関して、図4のローパスフィルタ400、電圧計402を省略し、スイッチング信号S2のデューティ比あるいはパルス幅を、デジタルカウンタやアナログタイマー回路を用いて測定するようにしてもよい。この場合、測定されたデューティ比にもとづいて、内部アナログ信号VAUXの電圧レベルを間接的に測定できる。
パルス変調器320として、PWMの他、PFM(Pulse Frequency Modulation)、PDM(Pulse Density Modulation)を利用してもよい。
図9は、変形例に係る半導体集積回路300aのブロック図である。ここでは半導体集積回路300aの用途として図6と同様にオーディオアンプIC500aを説明する。オーディオアンプIC500aでは、テストモードにおいて、出力段330への入力として、パルス変調器320が生成するパルス信号S1に代えて、DSP502において生成される少なくともひとつの内部デジタル信号DAUXが選択可能となっている。内部デジタル信号DAUXは、シリアルデータ、パラレルデータであってもよいし、クロック信号であってもよい。あるいは内部デジタル信号DAUXは、DSP502により生成されたPWM信号やPDM信号であってもよい。出力段330の前段には、その入力を選択するためのマルチプレクサ506が設けられる。
半導体集積回路300のパッケージの種類は特に限定されず、図1に示すDIP(Dual Inline Package)のほか、SIP(Single Inline Package)、PGA(Pin Grid Array)、QFP(Quad Flat Package)、BGA(Ball Grid Array)パッケージなどさまざまなパッケージに適用可能である。
また半導体集積回路300は、ASIC(Application Specified IC)には限定されず、汎用マイコン、FPGA(Field Programmable Gate Array)などにも適用しうる。
Claims (12)
- 半導体集積回路であって、
出力端子と、
アナログ電圧を受け、前記アナログ電圧に応じて変調されたパルス信号を生成するパルス変調器と、
前記パルス信号に応じたスイッチング信号を、前記出力端子に発生させる出力段と、
デジタル信号処理回路と、
を備え、
前記パルス変調器に前記アナログ電圧として、(i)通常動作時に使用すべきメイン信号が入力される通常モードと、(ii)前記半導体集積回路内において生成される少なくともひとつの内部アナログ信号が入力されるテストモードとが切りかえ可能であり、
(iii)前記テストモードにおいて前記出力段に、前記デジタル信号処理回路において生成される少なくともひとつの内部デジタル信号が入力可能であることを特徴とする半導体集積回路。 - 前記メイン信号と前記少なくともひとつの内部アナログ信号を受け、ひとつを選択して前記パルス変調器に出力するマルチプレクサをさらに備えることを特徴とする請求項1に記載の半導体集積回路。
- 前記少なくともひとつの内部アナログ信号は、前記半導体集積回路に内蔵されるセンサの検出電圧を含むことを特徴とする請求項1または2に記載の半導体集積回路。
- 前記少なくともひとつの内部アナログ信号は、前記半導体集積回路に内蔵される過熱保護回路の温度センサの検出電圧を含むことを特徴とする請求項1から3のいずれかに記載の半導体集積回路。
- 前記少なくともひとつの内部アナログ信号は、前記半導体集積回路に内蔵される過電流保護回路の電流センサの検出電圧を含むことを特徴とする請求項1から4のいずれかに記載の半導体集積回路。
- 前記少なくともひとつの内部アナログ信号は、基準電圧を含むことを特徴とする請求項1から5のいずれかに記載の半導体集積回路。
- 前記少なくともひとつの内部アナログ信号は、保護回路のしきい値電圧を含むことを特徴とする請求項1から6のいずれかに記載の半導体集積回路。
- 前記出力段は、
電源端子と前記出力端子の間に設けられたハイサイドトランジスタと、
前記出力端子と接地端子の間に設けられたローサイドトランジスタと、
前記パルス信号に応じて、前記ハイサイドトランジスタおよび前記ローサイドトランジスタを駆動するドライバと、
を含むことを特徴とする請求項1から7のいずれかに記載の半導体集積回路。 - 請求項1から8のいずれかに記載の半導体集積回路を備え、
前記パルス変調器は、
その反転入力端子に、前記アナログ電圧と帰還された前記出力端子の電圧を受け、その非反転入力端子に基準電圧を受けるエラーアンプと、
前記エラーアンプの出力電圧を周期電圧と比較し、比較結果を示す前記パルス信号を出力するコンパレータと、
を含み、
前記出力段はD級アンプを含むことを特徴とするオーディオアンプ回路。 - 電気音響変換素子と、
前記電気音響変換素子を駆動する請求項9に記載のオーディオアンプ回路と、
を備えることを特徴とする電子機器。 - スイッチングレギュレータの制御回路であることを特徴とする請求項1から8のいずれかに記載の半導体集積回路。
- モータドライバ回路であることを特徴とする請求項1から8のいずれかに記載の半導体集積回路。
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