JP7697286B2 - 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置および炭化珪素半導体装置の製造方法 Download PDF

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Description

この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
従来、炭化珪素（ＳｉＣ）を半導体材料として用いたトレンチゲート型ＳｉＣ－ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ゲート－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）では、ゲート絶縁膜として高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ ｐｒｏｃｅｓｓ（ＨＴＯ ｐｒｏｃｅｓｓ））により堆積された酸化シリコン（ＳｉＯ2）膜（以下、ＨＴＯ膜とする）を用いることが多い。その理由は、次のとおりである。
ＳｉＣ－ＭＯＳＦＥＴでは、ゲート絶縁膜の膜質が素子特性や信頼性に影響する。熱酸化により形成されたＳｉＯ2膜（以下、熱酸化膜とする）は、ＨＴＯ膜よりもＳｉＯ2膜として優れているが、ＳｉＣからなる半導体基板を熱酸化するため、この熱酸化反応による余剰炭素（Ｃ）が半導体基板とゲート絶縁膜との接合界面（以下、ＳｉＣ／ＳｉＯ2界面とする）に発生する。この余剰炭素はＳｉＣ／ＳｉＯ2界面の界面特性に悪影響（ＳｉＯ2中の欠陥や界面準位の増加等）を及ぼし、素子特性を劣化させる原因となる。
余剰炭素の発生を抑制するには、熱酸化に代えて、堆積によりゲート絶縁膜を形成することが多い。また、ゲート絶縁膜は、膜密度が高く、緻密性の高い良好な膜質を有し、絶縁性能が高いことが望ましい。トレンチゲート構造とする場合、トレンチの底面上にも十分な厚さでゲート絶縁膜が形成されていることが望ましい。これらの点から、トレンチゲート構造のゲート絶縁膜とし、トレンチの内壁の面内に比較的均一な厚さで形成され、かつ比較的良好な膜質を有するＨＴＯ膜（高温酸化で堆積したＳｉＯ2膜）が用いられる。
ゲート絶縁膜の形成方法として、スクリーン酸化膜となる酸化膜マスク越しに酸素を斜めイオン注入してトレンチの側壁の表面領域に酸素イオン注入層を形成し、酸化膜マスクの除去後に、ゲート絶縁膜となるＨＴＯ膜を形成する方法が提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、ＨＴＯ膜の堆積初期に生じる余剰炭素やゲート絶縁膜内の余剰炭素が酸素イオン注入層中の酸素と反応して酸化炭素となって脱離するため、熱酸化でゲート絶縁膜を形成する場合と比べて余剰炭素の発生が抑制される。
特許第６７２９８２４号公報
通常、トレンチゲート型ＭＯＳＦＥＴの動作時、トレンチ底面付近に電界が集中するため、ゲート絶縁膜の厚さはトレンチの側壁上の部分よりも底面上の部分で厚いことが望ましい。しかしながら、一般的な高温酸化によりトレンチの内壁に沿って堆積されたＨＴＯ膜の厚さは、トレンチの側壁上の部分よりも底面上の部分で若干薄くなる傾向にある。また、ＨＴＯ膜は、熱酸化膜と比べて、緻密性が低く、絶縁性能に劣る。このため、ＭＯＳＦＥＴの信頼性が低下して、ＭＯＳＦＥＴの寿命（耐用年数）が短くなる虞がある。
この発明は、上述した従来技術による課題を解消するため、信頼性を向上させることができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、ゲート－酸化膜－半導体の３層構造からなる絶縁ゲートを備えた炭化珪素半導体装置であって、次の特徴を有する。炭化珪素からなる半導体基板は、前記半導体を構成する。前記半導体基板の第１主面から前記半導体基板の第１主面と直交する方向に延在する所定深さのトレンチが設けられている。前記トレンチの内壁に沿って、前記酸化膜を構成するゲート絶縁膜が設けられている。前記ゲート絶縁膜は、前記トレンチの内壁で前記半導体基板に接する。
前記トレンチの内部において前記ゲート絶縁膜の上に、前記ゲートを構成するゲート電極が設けられている。オン時に前記半導体基板の前記トレンチの側壁に沿った部分にチャネルが形成されるトレンチゲート構造である。前記半導体基板の第１主面はＳｉ面またはＣ面である。前記トレンチの側壁はｍ面である。前記ゲート絶縁膜は、高温酸化により堆積された５０ｎｍ以上の厚さの酸化シリコン膜である。前記ゲート絶縁膜の膜密度は、前記トレンチの内壁の面内で２．２１ｇ／ｃｍ3以上２．３８ｇ／ｃｍ3以下の範囲内であり、前記トレンチの側壁上の部分よりも前記トレンチの底面上の部分で高くなっている。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記ゲート絶縁膜の膜密度は、前記トレンチの側壁の面内で２．２７ｇ／ｃｍ3以上であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記ゲート絶縁膜は、前記トレンチの内壁で前記半導体基板に接する、前記半導体基板と前記ゲート絶縁膜との界面から３ｎｍ以内の範囲の低密度膜と、前記半導体基板と前記ゲート絶縁膜との界面から３ｎｍ以上離れた範囲の部分であり、前記低密度膜および前記ゲート電極に接する、前記低密度膜よりも膜密度の高い高密度膜と、の２層構造であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記半導体基板と前記ゲート絶縁膜との界面の窒素濃度は、５×１０20ａｔｏｍｓ／ｃｍ3以上であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記ゲート絶縁膜の、前記半導体基板と前記ゲート絶縁膜との界面から前記ゲート電極との接触面までの厚さ方向の平均窒素濃度は、５×１０19ａｔｏｍｓ／ｃｍ3以下であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記ゲート絶縁膜の厚さは、前記トレンチの側壁上の部分よりも底面上の部分で薄くなっていることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、ゲート－酸化膜－半導体の３層構造からなる絶縁ゲートを備えた炭化珪素半導体装置の製造方法であって、次の特徴を有する。前記半導体を構成する、炭化珪素からなる半導体基板の第１主面から前記半導体基板の第１主面と直交する方向に延在する所定深さのトレンチを形成する第１工程を行う。前記トレンチの内壁上に、前記トレンチの内壁に沿って、前記酸化膜を構成するゲート絶縁膜を形成する第２工程を行う。熱処理により前記ゲート絶縁膜を焼き締める第３工程を行う。
前記第３工程の後、前記トレンチの内部において前記ゲート絶縁膜の上に、前記ゲートを構成するゲート電極を形成することで、オン時に前記半導体基板の前記トレンチの側壁に沿った部分にチャネルが形成されるトレンチゲート構造を形成する第４工程を行う。前記半導体基板の第１主面をＳｉ面またはＣ面とする。前記トレンチの側壁をｍ面とする。前記第２工程では、前記ゲート絶縁膜として、高温酸化により５０ｎｍ以上の厚さの酸化シリコン膜を堆積する。前記第３工程では、一酸化窒素、窒素および酸素の混合ガス雰囲気において１２５０℃以上１３００℃以下の温度で前記熱処理を行い、前記ゲート絶縁膜の膜密度を、前記トレンチの内壁の面内で２．２１ｇ／ｃｍ 3 以上２．３８ｇ／ｃｍ 3 以下の範囲内とし、前記トレンチの側壁上の部分よりも前記トレンチの底面上の部分で高くする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第３工程では、前記混合ガス雰囲気の総酸素流量を５％以下とすることを特徴とする。
上述した発明によれば、ゲート絶縁膜の膜密度（緻密性）を高くすることができるため、ゲート絶縁膜の膜質が向上し、ゲート絶縁膜の絶縁性能を高くすることができる。これにより、漏れ電流特性や絶縁破壊耐量を向上させることができる。また、ゲート絶縁膜の膜質が向上することで、ゲート絶縁膜の厚さを薄くして、ゲート電極への印加電圧を低くすることができるため、継時的な絶縁破壊耐量を向上させることができる。
また、上述した発明によれば、従来条件（一酸化窒素および窒素のみの混合ガス雰囲気）でＨＴＯ堆積後アニールを行う場合とほぼ同程度の電気特性（チャネル移動度等）を実現することができる。また、従来条件でＨＴＯ堆積後アニールを行う場合と比べて、ゲート閾値電圧を低くすることができるとともに、ゲート閾値電圧変動を抑制して安定化させることができる。
本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、信頼性を向上させることができるという効果を奏する。
実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。 図１のトレンチ付近を拡大して模式的に示す拡大図である。 実施の形態にかかる半導体装置の製造方法の概要を示すフローチャートである。 実験例のＨＴＯ膜の厚さと膜密度との関係を示す図表である。 実験例のＨＴＯ膜のＳｉＣ／ＳｉＯ2界面からの距離と膜密度との関係を示す図表である。 ＨＴＯ膜の膜密度とＨＴＯ堆積後アニール条件との関係を示す図表である。 実施例のＨＴＯ膜中の酸素の二次イオン強度分布を示す特性図である。 実施例のＳｉＣ／ＳｉＯ2界面およびＨＴＯ膜中の窒素濃度分布を示す特性図である。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数を表している。
（実施の形態）
実施の形態にかかる炭化珪素半導体装置の構造について説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。図２は、図１のトレンチ付近を拡大して模式的に示す拡大図である。図１に示す実施の形態にかかる炭化珪素半導体装置１０は、炭化珪素（ＳｉＣ）を半導体材料として用いた半導体基板（半導体チップ）３０のおもて面側にトレンチゲート構造を備えた縦型ＭＯＳＦＥＴである。半導体基板３０は、ＳｉＣを半導体材料として用いたｎ+型出発基板３１のおもて面上に、ｎ-型ドリフト領域２およびｐ型ベース領域３となる各エピタキシャル層３２，３３を順に積層してなるエピタキシャル基板である。
半導体基板３０は、ｐ型エピタキシャル層３３側の主面をおもて面（第１主面）とし、ｎ+型出発基板３１側の主面を裏面とする。半導体基板３０の結晶構造は、例えば、炭化珪素の四層周期六方晶構造（４Ｈ－ＳｉＣ）である。半導体基板３０のおもて面は、（０００１）面、いわゆるＳｉ（シリコン）面であるか、または（０００－１）面、いわゆるＣ（カーボン）面である。ｎ+型出発基板３１は、ｎ+型ドレイン領域１である。ｎ-型ドリフト領域２は、ｎ-型エピタキシャル層３２のｎ+型出発基板３１側の部分であり、ｎ+型出発基板３１に隣接する。ｐ型ベース領域３は、半導体基板３０のおもて面とｎ-型ドリフト領域２との間に設けられている。
トレンチゲート構造は、ｐ型ベース領域３、ｎ+型ソース領域４、ｐ++型コンタクト領域５、トレンチ６、ゲート絶縁膜７およびゲート電極８で構成される。ｐ型ベース領域３とｎ-型ドリフト領域２との間において、トレンチ６の底面よりもｎ+型ドレイン領域１側に深い位置に、ｎ型電流拡散領域２３およびｐ+型領域２１，２２がそれぞれ選択的に設けられている。ｎ型電流拡散領域２３およびｐ+型領域２１，２２は、イオン注入によりｎ-型エピタキシャル層３２の内部に形成された拡散領域である。ｎ-型エピタキシャル層３２の、ｎ型電流拡散領域２３およびｐ+型領域２１，２２を除く部分がｎ-型ドリフト領域２である。
ｎ型電流拡散領域２３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（ＣＳＬ：Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ）である。ｎ型電流拡散領域２３は、互いに隣り合うトレンチ６間において深さ方向にｐ型ベース領域３およびｎ-型ドリフト領域２に接するとともに、半導体基板３０のおもて面に平行な方向にトレンチ６まで達して、ゲート絶縁膜７に接する。ｎ型電流拡散領域２３は設けられていなくてもよい。この場合、ｎ型電流拡散領域２３に代えて、ｎ-型ドリフト領域２がｎ+型ドレイン領域１側からｐ型ベース領域３まで達するとともに、半導体基板３０のおもて面に平行な方向にトレンチ６まで達してゲート絶縁膜７に接する。
ｐ+型領域２１，２２は、後述するソース電極１１の電位に固定されており、ＭＯＳＦＥＴ（炭化珪素半導体装置１０）のオフ時に空乏化して（もしくはｎ型電流拡散領域２３を空乏化させて、またはその両方）、トレンチ６の底面のゲート絶縁膜７にかかる電界を緩和させる機能を有する。ｐ+型領域２１は、ｐ型ベース領域３と離れて設けられ、深さ方向にトレンチ６の底面に対向する。ｐ+型領域２１は、図示省略する部分でｐ+型領域２２に部分的に連結されるか、または他のｐ型領域に連結されることで、ソース電極１１に電気的に接続されている。ｐ+型領域２１は、トレンチ６の底面でゲート絶縁膜７に接してもよいし、トレンチ６の底面から離れていてもよい。
ｐ+型領域２１は、深さ方向にトレンチ６の底面コーナー部にも対向することがよい。ｐ+型領域２１が深さ方向にトレンチ６の底面コーナー部に対向することで、ＭＯＳＦＥＴのオフ時に、トレンチ６の底面コーナー部のゲート絶縁膜７にかかる電界が緩和されるため、トレンチ６の底面付近の電界緩和効果が高くなる。トレンチ６の底面コーナー部とは、トレンチ６の側壁と底面との連結部である。図２では、トレンチ６の底面コーナー部（角部）の丸められた状態を図示省略して、トレンチ６の側壁と底面との連結部を明確にした。図１に示すｐ+型領域２２は、互いに隣り合うトレンチ６間に、トレンチ６およびｐ+型領域２１と離れて設けられている。ｐ+型領域２２は、ｎ+型ソース領域４側の面でｐ型ベース領域３に接し、ｐ型ベース領域３を介してソース電極１１に電気的に接続されている。
トレンチ６は、半導体基板３０のおもて面から深さ方向にｐ型エピタキシャル層３３を貫通してｎ型電流拡散領域２３（ｎ型電流拡散領域２３を設けない場合はｎ-型ドリフト領域２）に達する。トレンチ６は、ｐ+型領域２１の内部で終端していてもよい。トレンチ６は、例えば、半導体基板３０のおもて面に平行な方向（図１の奥行方向）にストライプ状に延在する。互いに隣り合うトレンチ６間において、半導体基板３０のおもて面とｐ型ベース領域３との間に、ｎ+型ソース領域４およびｐ++型コンタクト領域５がそれぞれ選択的に設けられている。ｎ+型ソース領域４およびｐ++型コンタクト領域５は、イオン注入によりｐ型エピタキシャル層３３の内部に形成された拡散領域である。
ｎ+型ソース領域４およびｐ++型コンタクト領域５は、半導体基板３０のおもて面に露出されている。半導体基板３０のおもて面に露出とは、半導体基板３０のおもて面で後述するソース電極１１に接することである。ｎ+型ソース領域４は、ｐ++型コンタクト領域５よりもトレンチ６側に設けられ、トレンチ６の側壁でゲート絶縁膜７に接する。ｐ++型コンタクト領域５は設けられていなくてもよい。この場合、ｐ++型コンタクト領域５に代えて、ｐ型ベース領域３が半導体基板３０のおもて面まで達して露出される。ｐ型エピタキシャル層３３の、ｎ+型ソース領域４およびｐ++型コンタクト領域５を除く部分がｐ型ベース領域３である。
トレンチ６の底面には、半導体基板３０と同じ結晶面があらわれる。トレンチ６の側壁は、｛１－１００｝面、いわゆるｍ面である。トレンチ６の内部には、トレンチ６の内壁に沿ってゲート絶縁膜７が設けられている。ゲート絶縁膜７は、トレンチ６の内壁でｎ+型ソース領域４、ｐ型ベース領域３およびｎ型電流拡散領域２３（ｎ型電流拡散領域２３を設けない場合はｎ-型ドリフト領域２）に接する。後述するようにＭＯＳＦＥＴのオン時、半導体基板３０とゲート絶縁膜７との接合界面（ＳｉＣ／ＳｉＯ2界面）２０のうち、ｐ型ベース領域３の、トレンチ６の側壁（すなわちｍ面）に沿った部分３ａにチャネル（ｎ型の反転層）が形成される。
ゲート絶縁膜７は、一般的な高温酸化（ＨＴＯ ｐｒｏｃｅｓｓ）により堆積された酸化シリコン（ＳｉＯ2）膜（以下、ＨＴＯ膜とする）である。ＨＴＯ膜の膜密度は、ＨＴＯ膜を堆積するＳｉＣ表（ひょう）面にあらわれる結晶面によって異なり、ｍ面よりもＳｉ面およびＣ面で高くなることが本発明者の鋭意研究により確認されている。また、ＨＴＯ膜の厚さは、トレンチ６の側壁よりもトレンチ６の底面で薄くなる傾向にある。ＨＴＯ膜は厚さを厚くするほど膜密度が高くなるため（後述する図４参照）、ゲート絶縁膜７としての絶縁性能を高めようとすると、ＨＴＯ膜の厚さはある程度必要となる。一般的なトレンチゲート型ＳｉＣ－ＭＯＳＦＥＴのゲート絶縁膜の厚さは例えば６０ｎｍ～８０ｎｍ程度である。
上述したようにトレンチ６の底面はＳｉ面またはＣ面であり、トレンチ６の側壁はｍ面であるため、ゲート絶縁膜７の膜密度はトレンチ６の側壁（ｍ面）上の部分よりもトレンチ６の底面（Ｓｉ面またはＣ面）上の部分で高くなっている。したがって、一般的な高温酸化により堆積されることでゲート絶縁膜７の厚さｔ１がトレンチ６の側壁上の部分よりも底面上の部分で若干薄くなっていても、トレンチ６の底面上のゲート絶縁膜７の膜質は良好である。このため、トレンチ６の底面をＳｉ面またはＣ面とし、ゲート絶縁膜７をＨＴＯ膜とすることで、トレンチ６の底面付近の電界緩和効果が高くなり、所定耐圧を実現するなどの諸特性を確保することができる。
また、ゲート絶縁膜７は、ゲート絶縁膜７の堆積後に行う後述する所定条件でのアニール（以下、ＨＴＯ堆積後アニールとする：図３のステップＳ５）により、従来条件（後述する従来例のＨＴＯ堆積後アニール条件：図６参照）でＨＴＯ堆積後アニールを行う場合と比べて膜密度が高く、膜質が良好である。図６にはｍ面上のＨＴＯ膜（ゲート絶縁膜７に相当）の膜密度のみを示す。図示省略するが、Ｓｉ面およびＣ面上のＨＴＯ膜の膜密度はｍ面上のＨＴＯ膜の膜密度よりも高くなっている。ｍ面上のゲート絶縁膜７の膜密度は、後述する所定条件でＨＴＯ堆積後アニールにより、ＨＴＯ堆積後アニールの前よりもＳｉ面およびＣ面上のゲート絶縁膜７の膜密度に近づいた値となっている。
具体的には、ゲート絶縁膜７の全体の膜密度は、ＸＲＲ（Ｘ線反射率：Ｘ－Ｒａｙ Ｒｅｆｌｅｃｔｉｖｉｔｙ）法による測定において、ＨＴＯ堆積後アニール前のｍ面上のＨＴＯ膜の膜密度である例えば２．２４ｇ／ｃｍ3以上である。より具体的には、ゲート絶縁膜７の膜密度は、ＸＲＲ法による測定において、測定誤差（±０．０３ｇ／ｃｍ3）を含めて、トレンチ６の内壁の面内で例えば２．２１ｇ／ｃｍ3以上２．３８ｇ／ｃｍ3以下程度の範囲内であり、好ましくはトレンチ６の側壁（ｍ面）の面内で従来条件のＨＴＯ堆積後アニールで得られるＨＴＯ膜の膜密度（＝２．２６ｇ／ｃｍ3）よりも高い例えば２．２７ｇ／ｃｍ3以上程度にすることがよい（図６参照）。
また、後述する所定条件でＨＴＯ堆積後アニールによりゲート絶縁膜７の膜密度を高めることができることで、ゲート絶縁膜７の厚さｔ１を、相対的に若干薄くなるトレンチ６の底面上において例えば５０ｎｍ程度まで薄くすることができる。ゲート絶縁膜７の厚さｔ１を薄くするほど、ゲート電極８への印加電圧（ゲート電圧）を低くすることができるため、信頼性や寿命の観点からゲート絶縁膜７の厚さｔ１は可能な限り薄いことが好ましい。本実施の形態においては、ゲート絶縁膜７の厚さｔ１は、例えば５０ｎｍ以上程度で、一般的なトレンチゲート型ＳｉＣ－ＭＯＳＦＥＴのゲート絶縁膜の厚さと同じ例えば８０ｎｍ以下程度とすることができる。
また、後述する所定条件でＨＴＯ堆積後アニールを行うことで、従来条件でＨＴＯ堆積後アニールを行う場合とほぼ同程度にＳｉＣ／ＳｉＯ2界面２０に蓄積（パイルアップ）される窒素（Ｎ）原子の窒素濃度（窒素原子濃度）を維持するとともに、従来条件でＨＴＯ堆積後アニールを行う場合よりもゲート絶縁膜７中の窒素濃度（窒素原子濃度）を低減させることができる（図８参照）。具体的には、ＳｉＣ／ＳｉＯ2界面２０の窒素濃度は、例えば５×１０20ａｔｏｍｓ／ｃｍ3以上程度である。ゲート絶縁膜７の、ＳｉＣ／ＳｉＯ2界面２０からゲート電極８との接触面までの厚さ方向の平均窒素濃度は、例えば５×１０19ａｔｏｍｓ／ｃｍ3以下程度である。
また、ゲート絶縁膜７は、相対的に膜密度の低い低密度膜７ａと、相対的に膜密度の高い高密度膜７ｂと、を順に堆積した２層構造である（図２参照）。図２には、低密度膜７ａと高密度膜７ｂとの界面を破線で示す。低密度膜７ａは、ゲート絶縁膜７のうち、トレンチ６の内壁で半導体基板３０に接する、ＳｉＣ／ＳｉＯ2界面２０から３ｎｍ以内の範囲ｔ１１の部分である。低密度膜７ａは、ゲート絶縁膜７となるＨＴＯ膜の堆積初期の部分であり、高密度膜７ｂよりも膜密度が低く、膜質が劣る（図５参照）。高密度膜７ｂは、ＳｉＣ／ＳｉＯ2界面２０から３ｎｍ以上離れた範囲の部分である。高密度膜７ｂは、ゲート絶縁膜７のうち、低密度膜７ａを除く部分であり、低密度膜７ａおよびゲート電極８に接する。
トレンチ６の内部においてゲート絶縁膜７上には、トレンチ６を埋め込むようにゲート電極８が設けられている。図１には、ＭＯＳＦＥＴの１つの単位セル（素子の構成単位）のみを図示するが、半導体基板３０には同一のトレンチゲート構造の複数の単位セルが隣接して配置される。層間絶縁膜９は、半導体基板３０のおもて面の全面に設けられ、ゲート電極８を覆う。層間絶縁膜９のコンタクトホールには、ｎ+型ソース領域４およびｐ++型コンタクト領域５が露出されている。ｐ++型コンタクト領域５は設けられていなくてもよい。この場合、ｐ++型コンタクト領域５に代えて、ｐ型ベース領域３が半導体基板３０のおもて面まで達して、層間絶縁膜９のコンタクトホールに露出される。
ソース電極１１は、層間絶縁膜９のコンタクトホールにおいてｎ+型ソース領域４およびｐ++型コンタクト領域５にオーミック接触して、ｎ+型ソース領域４、ｐ++型コンタクト領域５およびｐ型ベース領域３に電気的に接続されている。ｐ++型コンタクト領域５が設けられていない場合、ソース電極１１は、層間絶縁膜９のコンタクトホールにおいてｐ型ベース領域３にオーミック接触する。半導体基板３０の裏面（ｎ+型出発基板３１の裏面）の全面にドレイン電極１２が設けられている。ドレイン電極１２は、ｎ+型ドレイン領域１（ｎ+型出発基板３１）に接し、ｎ+型ドレイン領域１に電気的に接続されている。
実施の形態にかかる炭化珪素半導体装置１０の動作について説明する。ソース電極１１に対して正の電圧（順方向電圧）がドレイン電極１２に印加された状態で、ゲート電極８にゲート閾値電圧以上の電圧が印加されると、ｐ型ベース領域３のトレンチ６の側壁（ｍ面）に沿った部分にチャネル（ｎ型の反転層）が形成される。それによって、ｎ+型ドレイン領域１からチャネルを通ってｎ+型ソース領域４へ向かって電流が流れ、ＭＯＳＦＥＴがオンする。後述する所定条件のＨＴＯ堆積後アニールによりゲート絶縁膜７の膜密度が高められているため、ｍ面上にゲート絶縁膜７が形成されていても、ＭＯＳＦＥＴ（炭化珪素半導体装置１０）の電気特性や信頼性を確保することができる。
一方、ソース・ドレイン間に順方向電圧が印加された状態で、ゲート電極８にゲート閾値電圧未満の電圧が印加されたときに、ｐ+型領域２１，２２およびｐ型ベース領域３と、ｎ型電流拡散領域２３およびｎ-型ドリフト領域２と、のｐｎ接合（主接合）が逆バイアスされることで、電流が流れなくなり、ＭＯＳＦＥＴはオフ状態を維持する。また、当該ｐｎ接合からｐ+型領域２１，２２に空乏層が広がることで、トレンチ６の底面のゲート絶縁膜７にかかる電界が緩和される。また、トレンチ６の底面がＳｉ面またはＣ面であることで、ゲート絶縁膜７の膜質はトレンチ６の底面で良好であるため、トレンチ６の底面付近電界緩和効果が高い。
次に、実施の形態にかかる炭化珪素半導体装置１０の製造方法について、図１～３を参照して説明する。図３は、実施の形態にかかる半導体装置の製造方法の概要を示すフローチャートである。まず、例えば４Ｈ－ＳｉＣを半導体材料として用いたｎ+型出発基板（出発ウエハ）３１を用意する。ｎ+型出発基板３１のおもて面は、Ｓｉ面またはＣ面である。このｎ+型出発基板３１のＲＣＡ洗浄後に、ｎ+型出発基板３１のおもて面にｎ-型ドリフト領域２となるｎ-型エピタキシャル層３２をエピタキシャル成長（堆積）させる（ステップＳ１：その１）。ｎ-型エピタキシャル層３２の不純物濃度は、例えば１×１０16／ｃｍ3程度である。
ＲＣＡ洗浄とは、ＳＣ－１洗浄とＳＣ－２洗浄とを行うウェット洗浄である。ＳＣ－１洗浄では、水酸化アンモニウム（ＮＨ4ＯＨ）、塩化水素（ＨＣｌ）および過酸化水素（Ｈ2Ｏ2）の混合水溶液に半導体ウェハを浸漬させて洗浄する。ＳＣ－１洗浄では、半導体ウェハの表面（混合水溶液との接触面）の有機物およびパーティクルが除去される。ＳＣ－２洗浄は、ＳＣ－１洗浄後に行う。ＳＣ－２洗浄では、塩化水素（ＨＣｌ）および過酸化水素（Ｈ2Ｏ2）の混合水溶液に半導体ウェハを浸漬させて洗浄する。ＳＣ－２洗浄では、半導体ウェハの表面の金属イオン汚染物が除去される。ＳＣ－１洗浄とＳＣ－２洗浄との間に、純水（高度に精製された水：Ｈ2Ｏ）によるリンス処理が行われる。
次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ-型エピタキシャル層３２の表面領域に、互いに離れて交互に繰り返し配置されるように、ｐ+型領域２１と、ｐ+型領域２２の下部（ｎ+型ドレイン領域１側の部分）と、をそれぞれ選択的に形成する。また、フォトリソグラフィおよびｎ型不純物のイオン注入により、ｎ-型エピタキシャル層３２の表面領域において、互いに隣り合うｐ+型領域２１とｐ+型領域２２との間に、ｎ型電流拡散領域２３の下部を形成する。ｎ-型エピタキシャル層３２の、ｐ+型領域２１，２２およびｎ型電流拡散領域２３よりもｎ+型出発基板３１側の部分がｎ-型ドリフト領域２となる。
次に、さらにエピタキシャル成長させてｎ-型エピタキシャル層３２を所定厚さまで厚くする。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ-型エピタキシャル層３２の厚さを増した部分に、ｐ+型領域２２の上部（ｎ+型ソース領域４側の部分）を選択的に形成する。また、フォトリソグラフィおよびｎ型不純物のイオン注入により、ｎ-型エピタキシャル層３２の厚さを増した部分に、ｎ型電流拡散領域２３の上部を形成する。ｐ+型領域２２の上部およびｎ型電流拡散領域２３の上部は、それぞれ深さ方向にｐ+型領域２２の下部およびｎ型電流拡散領域２３の下部と対向する位置に形成し、それぞれｐ+型領域２２の下部およびｎ型電流拡散領域２３の下部と連結させる。
次に、ｎ-型エピタキシャル層３２上に、ｐ型ベース領域３となるｐ型エピタキシャル層３３をエピタキシャル成長（堆積）させる（ステップＳ１：その２）。ここまでの工程により、ｎ+型出発基板３１のおもて面上にエピタキシャル層３２，３３を順に積層した半導体基板（半導体ウエハ）３０が作製（製造）される。次に、フォトリソグラフィおよびイオン注入を異なる条件で繰り返し行い、ｐ型エピタキシャル層３３の表面領域に、ｎ+型ソース領域４およびｐ++型コンタクト領域５をそれぞれ選択的に形成する（ステップＳ２）。ｐ型エピタキシャル層３３の、ｎ+型ソース領域４およびｐ++型コンタクト領域５よりもｎ-型エピタキシャル層３２側の部分がｐ型ベース領域３となる。
次に、イオン注入で形成したすべての拡散領域（ｐ+型領域２１，２２、ｎ型電流拡散領域２３、ｎ+型ソース領域４およびｐ++型コンタクト領域５）について、不純物活性化のための熱処理を行う。不純物活性化のための熱処理は、イオン注入により拡散領域を形成するごとに行ってもよい。次に、フォトリソグラフィおよびエッチングにより、深さ方向に半導体基板３０のおもて面（ｐ型エピタキシャル層３３の表面）からｎ+型ソース領域４およびｐ型ベース領域３を貫通してｎ型電流拡散領域２３に達するトレンチ６を形成する（ステップＳ３：第１工程）。トレンチ６の底面には半導体基板３０のおもて面と同じ結晶面（Ｓｉ面またはＣ面）があらわれ、トレンチ６の側壁はｍ面である。
次に、ＲＣＡ洗浄後に、高温酸化によりゲート絶縁膜７となるＳｉＯ2膜（ＨＴＯ膜）を所定厚さｔ１で堆積する（ステップＳ４：第２工程）。ステップＳ４の処理においては、ゲート絶縁膜７として堆積したＨＴＯ膜の厚さは、半導体基板３０のおもて面上の部分で最も厚く、トレンチ６の内壁に沿ってトレンチ６の底面に近いほど薄くなる。また、ゲート絶縁膜７の堆積初期の、ＳｉＣ／ＳｉＯ2界面２０から３ｎｍ以内の範囲ｔ１１の部分が相対的に膜密度の低い低密度膜７ａとなる。ゲート絶縁膜７は、当該低密度膜７ａ上に堆積される、ＳｉＣ／ＳｉＯ2界面２０から３ｎｍ以上離れた範囲の部分で相対的に膜密度の高い高密度膜７ｂとなる。
次に、一酸化窒素（ＮＯ）、窒素（Ｎ2）および酸素（Ｏ2）の混合ガス雰囲気において例えば１２５０℃以上１３００℃以下程度の温度での熱処理（ＨＴＯ堆積後アニール：Ｐｏｓｔ ＨＴＯ Ａｎｎｅａｌｉｎｇ）を行う（ステップＳ５：第３工程）。上記条件でステップＳ５のＨＴＯ堆積後アニールを行うことで、従来条件（一酸化窒素および窒素のみの混合ガス雰囲気）でＨＴＯ堆積後アニールを行う場合と比べて、ゲート絶縁膜７の焼き締めが進んで、ゲート絶縁膜７の膜密度が全体的に高くなり上述した所定範囲内にすることができる。また、相対的に膜密度の低いｍ面上のゲート絶縁膜７の膜密度を、他の結晶面上のゲート絶縁膜７の膜密度に近づけることができる。
ステップＳ５のＨＴＯ堆積後アニールにおいて、一酸化窒素、窒素および酸素の混合ガス雰囲気の総酸素（Ｏ2）流量（一酸化窒素中の酸素原子で生成される酸素分子と、炉内に導入した酸素ガス中の酸素分子と、の総流量）は、例えば５％以下程度であることがよい。一酸化窒素、窒素および酸素の混合ガス雰囲気の総酸素流量を例えば５％以下程度として、当該混合ガス雰囲気の酸素分圧を極力低くすることで、酸素原子をＳｉＣ／ＳｉＯ2界面２０まで到達させてゲート絶縁膜７の焼き締めを全体的に進行させるとともに、ＳｉＣ／ＳｉＯ2界面２０でのＳｉＣ（トレンチ６の内壁表面をなすエピタキシャル層３２，３３）の追酸化を抑制することができる。
また、ステップＳ５のＨＴＯ堆積後アニールにより、従来条件でＨＴＯ堆積後アニールを行う場合とほぼ同程度にＳｉＣ／ＳｉＯ2界面２０に蓄積される窒素原子の窒素濃度（窒素原子濃度）が維持されるとともに、従来条件でＨＴＯ堆積後アニールを行う場合よりもゲート絶縁膜７中の窒素濃度（窒素原子濃度）を低減させることができる。ＳｉＣ／ＳｉＯ2界面２０の窒素濃度が維持されることで、従来条件のＨＴＯ堆積後アニールとほぼ同程度にチャネル移動度を高くすることができる。従来条件のＨＴＯ堆積後アニールよりもゲート絶縁膜７中の窒素濃度が低くなることで、ゲート閾値電圧を低くすることができるとともに、ゲート閾値電圧変動を抑制して安定化させることができる。
ステップＳ５のＨＴＯ堆積後アニールの温度が高いほど、ゲート絶縁膜７の膜密度が高くなるが、ステップＳ５のＨＴＯ堆積後アニールの温度が１３００℃を超えると、ＳｉＣ／ＳｉＯ2界面２０でのＳｉＣの追酸化が進み過ぎてしまう。また、ＳｉＣ／ＳｉＯ2界面２０の窒素濃度は、ステップＳ５のＨＴＯ堆積後アニールの温度を高くしすぎても低くしすぎても適正値から離れてしまい、１３００℃程度で適正値となる。ステップＳ５のＨＴＯ堆積後アニールの温度が１２５０℃以上１３００℃以下程度であれば、ゲート絶縁膜７の膜密度が比較的高くなるとともに、ＳｉＣ／ＳｉＯ2界面２０でのＳｉＣの追酸化が抑制され、かつＳｉＣ／ＳｉＯ2界面２０の窒素濃度を適正値に近づけることができる。
具体的には、例えば、一酸化窒素、窒素および酸素をそれぞれ６％、９２％および２％の比率とした混合ガス雰囲気において１２５０℃以上の温度でＨＴＯ堆積後アニールを行う。より具体的には、例えば、真空排気した炉内に一酸化窒素ガス、窒素ガスおよび酸素ガスをそれぞれ０．３ｓｌｍ、４．６ｓｌｍおよび０．１ｓｌｍの流量で導入して昇温し、７００℃程度の温度まで昇温させた炉内に半導体基板３０を投入する。そして、炉内にさらに窒素ガスを５ｓｌｍ導入して一酸化窒素、窒素および酸素の混合ガス雰囲気の総酸素流量を５％以下にするとともに、炉内を１３００℃程度の温度まで昇温して、ＨＴＯ堆積後アニールを３０分間程度行う。
次に、トレンチ６の内部を埋め込むように、半導体基板３０のおもて面にポリシリコン（ｐｏｌｙ－Ｓｉ）層を堆積する。そして、このポリシリコン層を例えばエッチバックしてトレンチ６の内部にのみ残すことでゲート電極８を形成する（ステップＳ６：第４工程）。次に、半導体基板３０のおもて面上に、ゲート電極８を覆う層間絶縁膜９を形成する。次に、一般的な方法により、半導体基板３０のおもて面および裏面にそれぞれソース電極１１およびドレイン電極１２となる表面電極を形成する（ステップＳ７）。その後、半導体ウエハ（半導体基板３０）をダイシング（切断）して個々のチップ状に個片化することで、図１，２に示す炭化珪素半導体装置１０が完成する。
以上、説明したように、実施の形態によれば、高温酸化によりゲート絶縁膜となるＳｉＯ2膜（ＨＴＯ膜）を堆積することで、トレンチの内壁表面でＳｉＣ（トレンチの内壁表面をなすエピタキシャル層）が酸化されにくく、熱酸化によりゲート絶縁膜となるＳｉＯ2膜（熱酸化膜）を形成する場合と比べて、ＳｉＣの熱酸化反応による余剰炭素が発生しにくい。このため、ＳｉＣ／ＳｉＯ2界面の界面特性への悪影響（ゲート絶縁膜中の欠陥や界面準位の増加等）を抑制することができ、素子特性劣化を抑制することができる。
また、実施の形態によれば、高温酸化によるゲート絶縁膜の堆積後に、一酸化窒素、窒素および酸素の混合ガス雰囲気において例えば１２５０℃以上１３００℃以下程度の温度でＨＴＯ堆積後アニールを行う。これにより、チャネル移動度の改善を主目的とする従来条件（一酸化窒素および窒素のみの混合ガス雰囲気）でＨＴＯ堆積後アニールを行う場合と比べて、ゲート絶縁膜の膜密度を高くすることができるため、ゲート絶縁膜の膜質が向上し、ゲート絶縁膜の絶縁性能を高くすることができる。これにより、漏れ電流を低減させることができる。また、ゲート絶縁膜の絶縁破壊耐量を向上させることができる。
また、実施の形態によれば、ゲート絶縁膜の膜質が向上することで、ゲート絶縁膜の厚さを薄くすることができる。このため、ゲート絶縁膜の厚さを薄くして、ゲート電極への印加電圧を低くすることができ、ゲート絶縁膜の継時的な絶縁破壊耐量を向上させることができる。これにより、デバイスの寿命を延ばすことができ、信頼性が向上する。また、実施の形態によれば、ＨＴＯ堆積後アニールの混合ガス雰囲気の総酸素流量を５％以下とすることで、ＳｉＣ／ＳｉＯ2界面でのＳｉＣの追酸化が抑制されるため、余剰炭素によるＳｉＣ／ＳｉＯ2界面の界面特性への悪影響がさらに抑制される。
また、実施の形態によれば、上述した所定条件でＨＴＯ堆積後アニールを行うことで、従来条件でＨＴＯ堆積後アニールを行う場合とほぼ同程度にＳｉＣ／ＳｉＯ2界面の窒素濃度を維持するとともに、従来条件でＨＴＯ堆積後アニールを行う場合と比べてゲート絶縁膜中の窒素濃度を低減することができる。このため、従来条件でＨＴＯ堆積後アニールを行う場合とほぼ同程度の電気特性（チャネル移動度等）が得られるとともに、従来条件でＨＴＯ堆積後アニールを行う場合と比べてゲート閾値電圧を低くすることができ、かつゲート閾値電圧変動を抑制して安定化させることができる。
（実験例）
ＨＴＯ膜（高温酸化により堆積したＳｉＯ2膜）の膜密度について検証した。図４は、実験例のＨＴＯ膜の厚さと膜密度との関係を示す図表である。図５は、実験例のＨＴＯ膜のＳｉＣ／ＳｉＯ2界面からの距離と膜密度との関係を示す図表である。図４，５には、上述したステップＳ５（図３参照）のＨＴＯ堆積後アニールを行っていないＨＴＯ膜の膜密度のＸＲＲ法による測定値（測定誤差±０．０３ｇ／ｃｍ3）を示す。
実験例として、ＳｉＣからなるエピタキシャル基板の主面に一般的な高温酸化によりＳｉＯ2膜（ＨＴＯ膜）を堆積した平板状の複数の試料を用意した。具体的には、実験例として、エピタキシャル基板の主面（ＨＴＯ膜を堆積するＳｉＣ表面）を異なる結晶面（Ｓｉ面、Ｃ面およびｍ面）とした３つの試料を、ＨＴＯ膜の厚さ（２６ｎｍ、５３ｎｍ）を変えて２つずつ（計６個）用意した。
より具体的には、実験例の各試料は、それぞれＳｉ面、Ｃ面およびｍ面を主面としたＳｉＣからなる出発基板（以下、Ｓｉ面基板、Ｃ面基板およびｍ面基板とする）の主面上に１×１０16／ｃｍ3の濃度のｎ-型エピタキシャル層を５μｍの厚さでエピタキシャル成長させたエピタキシャル基板を用いて作製した。Ｓｉ面基板、Ｃ面基板およびｍ面基板は、ｎ-型エピタキシャル層をエピタキシャル成長させる前にＲＣＡ洗浄を行っている。
Ｓｉ面基板およびＣ面基板を用いて作製した試料のｎ-型エピタキシャル層の表（ひょう）面（すなわちＳｉ面、Ｃ面）は、上述した実施の形態にかかる炭化珪素半導体装置１０のトレンチ６の底面に相当する。ｍ面基板を用いて作製した試料のｎ-型エピタキシャル層の表（ひょう）面（すなわちｍ面）は、上述した実施の形態にかかる炭化珪素半導体装置１０のトレンチ６の側壁に相当する。
これらＳｉ面基板、Ｃ面基板およびｍ面基板で作製した各エピタキシャル基板について、ＲＣＡ洗浄後に、ｎ-型エピタキシャル層の表面（すなわちＳｉ面、Ｃ面、ｍ面）に、それぞれ、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いて所定厚さ（２６ｎｍまたは５３ｎｍ）のＨＴＯ膜（高温酸化によるＳｉＯ2膜）を堆積することで、実験例の各試料を作製した。
実験例の各試料のＨＴＯ膜について、ＸＲＲ法によって、ｎ-型エピタキシャル層とＨＴＯ膜との界面（ＳｉＣ／ＳｉＯ2界面）から３ｎｍ以上離れた範囲の膜密度を測定した結果を図４に示す。図４に示す結果から、ＨＴＯ膜の膜密度はいずれの結晶面上に堆積されるかによって異なり、Ｓｉ面およびＣ面と比べてｍ面で低くなることが確認された。また、ＨＴＯ膜は、厚さを厚くするほど、膜密度が高くなることが確認された。
したがって、ゲート電極８をＳｉＣのいずれの結晶面上に形成するかによって、ゲート絶縁膜７の膜質が異なってくるため、ゲート絶縁膜７の膜密度を可能な限り高くして、ゲート絶縁膜７の膜質を向上させることがよい。例えば、トレンチゲート構造では、トレンチ６の底面付近に電界が集中するため、トレンチ６の底面をＳｉ面またはＣ面として、トレンチ６の底面のゲート絶縁膜７の膜密度を高くすることがよい。
また、トレンチ６の底面をＳｉ面またはＣ面とした場合、トレンチ６の側壁がｍ面となるため、特にゲート絶縁膜７の膜密度を高くする必要がある。上述したステップＳ５のＨＴＯ堆積後アニールによってゲート絶縁膜７の膜密度を高めることができるため、本実施の形態はトレンチゲート構造に適している。また、ゲート絶縁膜７の膜密度を高くして、ゲート絶縁膜７の膜質を向上させることで、ゲート絶縁膜７の薄膜化も可能である。
実験例のＨＴＯ膜の厚さを５３ｎｍとした試料について、ＨＴＯ膜の、ＳｉＣ／ＳｉＯ2界面から３ｎｍ以内の範囲の部分と、ＳｉＣ／ＳｉＯ2界面から３ｎｍ以上離れた範囲の部分と、の膜密度を測定した結果を図５に示す。図５に示す結果から、ＨＴＯ膜の膜密度は、ＳｉＣ／ＳｉＯ2界面から３ｎｍ以上離れた範囲の部分と比べて、ＳｉＣ／ＳｉＯ2界面から３ｎｍ以内の範囲の部分で低くなることが確認された。
（実施例）
上述した実施の形態にかかる炭化珪素半導体装置１０の製造方法（図３参照）のステップＳ５のＨＴＯ堆積後アニール条件について検証した。図６は、ＨＴＯ膜の膜密度とＨＴＯ堆積後アニール条件との関係を示す図表である。図７は、実施例のＨＴＯ膜中の酸素の二次イオン強度分布を示す特性図である。図８は、実施例のＳｉＣ／ＳｉＯ2界面およびＨＴＯ膜中の窒素濃度分布を示す特性図である。
上述した実験例の試料のうち、ｍ面上にＨＴＯ膜を５３ｎｍの厚さで堆積した試料（図５の最下行の試料）を複数用意し、異なる条件でＨＴＯ堆積後アニールを行った（以下、実施例、従来例、比較例とする）。これらＨＴＯ堆積後アニールを行った試料のＨＴＯ膜について、ＸＲＲ法（測定誤差±０．０３ｇ／ｃｍ3）によって、ｎ-型エピタキシャル層とＨＴＯ膜との界面（ＳｉＣ／ＳｉＯ2界面）から３ｎｍ以上離れた範囲の膜密度を測定した結果を図６に示す。
実施例は、ステップＳ５のＨＴＯ堆積後アニール条件にしたがって、一酸化窒素、窒素および酸素をそれぞれ６％、９２％および２％の比率とした混合ガス雰囲気において１３００℃の温度で３０分間程度のＨＴＯ堆積後アニールを行った。従来例は、ＨＴＯ堆積後アニールのガス雰囲気を、一酸化窒素および窒素をそれぞれ１０％（０．５ｓｌｍの流量）および９０％（４．５ｓｌｍの流量）の比率とした混合ガス雰囲気とした。
比較例は、ＨＴＯ堆積後アニールのガス雰囲気を、窒素および酸素をそれぞれ９５％および５％の比率とした混合ガス雰囲気とした。従来例および比較例のＨＴＯ堆積後アニールの温度および時間は実施例と同じである。また、図６には、ＨＴＯ堆積後アニールを行う前の実施例（図５の最下行の試料、以下、参照例とする）のＨＴＯ膜の、ＳｉＣ／ＳｉＯ2界面から３ｎｍ以上離れた範囲の膜密度を測定した結果も示す。
図６に示す結果から、実施例、従来例および比較例のようにＨＴＯ堆積後アニールを行うことで、ＨＴＯ堆積後アニールを行っていない参照例と比べてＨＴＯ膜の膜密度を高くすることができることが確認された。また、実施例は、従来例よりもＨＴＯ膜の膜密度を高くすることができることが確認された。実施例のＨＴＯ膜は、図１のゲート絶縁膜７に相当する。比較例は、ＨＴＯ膜の膜密度が従来例とほぼ同程度であることが確認された。
実施例、従来例および比較例ともに、ＨＴＯ堆積後アニール時の混合ガス雰囲気の総酸素流量が５％と同じである。このため、ＨＴＯ膜の膜密度の向上に寄与するのは、ＨＴＯ堆積後アニール時の混合ガス雰囲気の総酸素流量を調整するのではなく、実施例のＨＴＯ堆積後アニールのように一酸化窒素ガス、窒素ガスおよび酸素ガスを導入して混合ガス雰囲気を生成する必要があることが確認された。
ただし、ＨＴＯ堆積後アニール時の混合ガス雰囲気中の酸素分圧を極力低くして、ＳｉＣ／ＳｉＯ2界面でのＳｉＣ（ｎ-型エピタキシャル層）の追酸化を抑制することがよい。例えば、実施例および従来例ともにＨＴＯ堆積後アニール時の混合ガス雰囲気の総酸素流量が５％と同じであるが、従来例では、ＳｉＣ／ＳｉＯ2界面でＳｉＣが４ｎｍ程度の厚さで追酸化されることが本発明者により確認されている（不図示）。
一方、実施例は、混合ガス雰囲気中の総酸素流量が従来例と同じであっても、ＳｉＣ／ＳｉＯ2界面（図１のＳｉＣ／ＳｉＯ2界面２０に相当）でのＳｉＣの追酸化の厚さｔ２１が従来例よりも薄く２ｎｍ以下程度とすることができる（後述する図７参照）。したがって、ステップＳ５のＨＴＯ堆積後アニールの混合ガス雰囲気の総酸素流量は、最大でも従来例のＨＴＯ堆積後アニールの総酸素流量と同じ５％程度にすることがよい。
実施例および参照例のＨＴＯ膜中の酸素の二次イオン強度分布を二次イオン質量分析（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）によりシミュレーションした結果を図７に示す。図７に示す結果から、実施例においては、ＳｉＣ／ＳｉＯ2界面で２ｎｍ以下程度の厚さｔ２１でＳｉＣが追酸化され、参照例よりもＳｉＯ2膜の厚さ（図１のゲート絶縁膜７の厚さｔ１に相当）が厚くなることが確認された。
図示省略する従来例では、ＳｉＣ／ＳｉＯ2界面で４ｎｍ程度の厚さでＳｉＣが追酸化された。このため、実施例において、ＨＴＯ堆積後アニール時にＳｉＣの追酸化を抑制することができることが確認された。なお、図７では、ｎ-型エピタキシャル層とＨＴＯ膜との界面（ＳｉＣ／ＳｉＯ2界面）を基準としているため、図７の横軸の深さ＝０ｎｍは実施例のＨＴＯ膜の表面であり、参照例のＨＴＯ膜の表面は図７の横軸の深さ＝ｔ２１の位置である。
また、実施例において、ＳｉＣ／ＳｉＯ2界面でＳｉＣが追酸化されることで、ＨＴＯ堆積後アニール時に酸素原子をＳｉＣ／ＳｉＯ2界面付近まで到達させてＨＴＯ膜の焼き締めを全体的に進行させることができることが確認された。したがって、ステップＳ５のＨＴＯ堆積後アニールは、ＳｉＣの追酸化を抑制する効果と、ＳｉＣ／ＳｉＯ2界面付近でのＨＴＯ膜の膜密度を向上させる効果と、があることが確認された。
実施例および従来例のＳｉＣ／ＳｉＯ2界面およびＨＴＯ膜中の窒素濃度分布をＳＩＭＳによりシミュレーションした結果を図８に示す。図８に示す結果から、実施例においては、従来例とほぼ同程度にＳｉＣ／ＳｉＯ2界面の窒素濃度が維持されることが確認された。したがって、ステップＳ５のＨＴＯ堆積後アニールにより、電気特性に悪影響を与えずに、ゲート絶縁膜７の膜密度を向上させることができることが確認された。
また、図８に示す結果から、実施例においては、従来例よりもＨＴＯ膜中の窒素濃度を低減することができることが確認された。したがって、ステップＳ５のＨＴＯ堆積後アニールは、ゲート絶縁膜７中の窒素濃度を低減させる効果もあることが確認された。これにより、従来例よりもゲート閾値電圧を低くすることができるとともに、ゲート閾値電圧変動を抑制して安定化させることができる。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、本発明は、縦型ＭＯＳＦＥＴに代えて、トレンチゲート構造を採用可能な、縦型ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）や縦型ＳＪ－ＭＯＳＦＥＴに適用可能である。ＳＪ－ＭＯＳＦＥＴとは、ドリフト層を、不純物濃度を高めたｎ型領域とｐ型領域とを半導体基板のおもて面に平行な方向に交互に繰り返し隣接して配置した並列ｐｎ層とした超接合（ＳＪ：Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）構造のＭＯＳＦＥＴである。
以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用であり、特にゲート絶縁膜の膜密度が相対的に低くなるｍ面上にゲート絶縁膜を設けた素子構造（例えばｍ面に沿ってチャネルが形成されるトレンチゲート構造）に適している。
１ ｎ+型ドレイン領域
２ ｎ-型ドリフト領域
３ ｐ型ベース領域
４ ｎ+型ソース領域
５ ｐ++型コンタクト領域
６ トレンチ
７ ゲート絶縁膜（ＨＴＯ膜）
７ａ ゲート絶縁膜の低密度膜
７ｂ ゲート絶縁膜の高密度膜
８ ゲート電極
９ 層間絶縁膜
１０ 炭化珪素半導体装置
１１ ソース電極
１２ ドレイン電極
２０ トレンチの内壁とゲート絶縁膜との接合界面（ＳｉＣ／ＳｉＯ2界面）
２１，２２ ｐ+型領域
２３ ｎ型電流拡散領域
３０ 半導体基板
３１ ｎ+型出発基板
３２ ｎ-型エピタキシャル層
３３ ｐ型エピタキシャル層
ｔ１ ゲート絶縁膜（ＨＴＯ膜）の厚さ
ｔ１１ ゲート絶縁膜の低密度膜の厚さ

Claims (8)

  1. ゲート－酸化膜－半導体の３層構造からなる絶縁ゲートを備えた炭化珪素半導体装置であって、
    前記半導体を構成する、炭化珪素からなる半導体基板と、
    前記半導体基板の第１主面から前記半導体基板の第１主面と直交する方向に延在する所定深さのトレンチと、
    前記トレンチの内壁に沿って設けられ、前記トレンチの内壁で前記半導体基板に接する、前記酸化膜を構成するゲート絶縁膜と、
    前記トレンチの内部において前記ゲート絶縁膜の上に設けられた、前記ゲートを構成するゲート電極と、
    を備え、
    オン時に前記半導体基板の前記トレンチの側壁に沿った部分にチャネルが形成されるトレンチゲート構造であり、
    前記半導体基板の第１主面はＳｉ面またはＣ面であり、
    前記トレンチの側壁はｍ面であり、
    前記ゲート絶縁膜は、高温酸化により堆積された５０ｎｍ以上の厚さの酸化シリコン膜であり、
    前記ゲート絶縁膜の膜密度は、前記トレンチの内壁の面内で２．２１ｇ／ｃｍ3以上２．３８ｇ／ｃｍ3以下の範囲内であり、前記トレンチの側壁上の部分よりも前記トレンチの底面上の部分で高くなっていることを特徴とする炭化珪素半導体装置。
  2. 前記ゲート絶縁膜の膜密度は、前記トレンチの側壁の面内で２．２７ｇ／ｃｍ3以上であることを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 前記ゲート絶縁膜は、
    前記トレンチの内壁で前記半導体基板に接する、前記半導体基板と前記ゲート絶縁膜との界面から３ｎｍ以内の範囲の低密度膜と、
    前記半導体基板と前記ゲート絶縁膜との界面から３ｎｍ以上離れた範囲の部分であり、前記低密度膜および前記ゲート電極に接する、前記低密度膜よりも膜密度の高い高密度膜と、の２層構造であることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
  4. 前記半導体基板と前記ゲート絶縁膜との界面の窒素濃度は、５×１０20ａｔｏｍｓ／ｃｍ3以上であることを特徴とする請求項１～３のいずれか一つに記載の炭化珪素半導体装置。
  5. 前記ゲート絶縁膜の、前記半導体基板と前記ゲート絶縁膜との界面から前記ゲート電極との接触面までの厚さ方向の平均窒素濃度は、５×１０19ａｔｏｍｓ／ｃｍ3以下であることを特徴とする請求項１～４のいずれか一つに記載の炭化珪素半導体装置。
  6. 前記ゲート絶縁膜の厚さは、前記トレンチの側壁上の部分よりも底面上の部分で薄くなっていることを特徴とする請求項１～５のいずれか一つに記載の炭化珪素半導体装置。
  7. ゲート－酸化膜－半導体の３層構造からなる絶縁ゲートを備えた炭化珪素半導体装置の製造方法であって、
    前記半導体を構成する、炭化珪素からなる半導体基板の第１主面から前記半導体基板の第１主面と直交する方向に延在する所定深さのトレンチを形成する第１工程と、
    前記トレンチの内壁上に、前記トレンチの内壁に沿って、前記酸化膜を構成するゲート絶縁膜を形成する第２工程と、
    熱処理により前記ゲート絶縁膜を焼き締める第３工程と、
    前記第３工程の後、前記トレンチの内部において前記ゲート絶縁膜の上に、前記ゲートを構成するゲート電極を形成することで、オン時に前記半導体基板の前記トレンチの側壁に沿った部分にチャネルが形成されるトレンチゲート構造を形成する第４工程と、
    を含み、
    前記半導体基板の第１主面をＳｉ面またはＣ面とし、
    前記トレンチの側壁をｍ面とし、
    前記第２工程では、前記ゲート絶縁膜として、高温酸化により５０ｎｍ以上の厚さの酸化シリコン膜を堆積し、
    前記第３工程では、
    一酸化窒素、窒素および酸素の混合ガス雰囲気において１２５０℃以上１３００℃以下の温度で前記熱処理を行い、
    前記ゲート絶縁膜の膜密度を、前記トレンチの内壁の面内で２．２１ｇ／ｃｍ 3 以上２．３８ｇ／ｃｍ 3 以下の範囲内とし、前記トレンチの側壁上の部分よりも前記トレンチの底面上の部分で高くすることを特徴とする炭化珪素半導体装置の製造方法。
  8. 前記第３工程では、前記混合ガス雰囲気の総酸素流量を５％以下とすることを特徴とする請求項７に記載の炭化珪素半導体装置の製造方法。
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