JP7697210B2 - 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置および炭化珪素半導体装置の製造方法 Download PDF

Info

Publication number
JP7697210B2
JP7697210B2 JP2021008005A JP2021008005A JP7697210B2 JP 7697210 B2 JP7697210 B2 JP 7697210B2 JP 2021008005 A JP2021008005 A JP 2021008005A JP 2021008005 A JP2021008005 A JP 2021008005A JP 7697210 B2 JP7697210 B2 JP 7697210B2
Authority
JP
Japan
Prior art keywords
silicon carbide
region
type
carbide semiconductor
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021008005A
Other languages
English (en)
Other versions
JP2022112246A (ja
Inventor
伸二 藤掛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2021008005A priority Critical patent/JP7697210B2/ja
Priority to US17/538,715 priority patent/US12046642B2/en
Publication of JP2022112246A publication Critical patent/JP2022112246A/ja
Application granted granted Critical
Publication of JP7697210B2 publication Critical patent/JP7697210B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01366—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the semiconductor being silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107—Buried supplementary regions, e.g. buried guard rings 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/157—Impurity concentrations or distributions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/29—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
    • H10P14/2901—Materials
    • H10P14/2902—Materials being Group IVA materials
    • H10P14/2904—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
    • H10P95/90—Thermal treatments, e.g. annealing or sintering

Landscapes

  • Electrodes Of Semiconductors (AREA)

Description

この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に代わる次世代の半導体材料として期待されている。炭化珪素を半導体材料に用いた半導体素子（以下、炭化珪素半導体装置とする）は、シリコンを半導体材料に用いた従来の半導体素子と比較して、オン状態における素子の抵抗を数百分の１に低減可能であることや、より高温（２００℃以上）の環境下で使用可能なこと等、様々な利点がある。これは、炭化珪素のバンドギャップがシリコンに対して３倍程度大きく、シリコンよりも絶縁破壊電界強度が１桁近く大きいという材料自体の特長による。
炭化珪素半導体装置としては、現在までに、ショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）、プレーナゲート構造やトレンチゲート構造の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）が製品化されている。
プレーナゲート構造は、半導体基板のおもて面上に平板状にＭＯＳゲートを設けたＭＯＳゲート構造である。トレンチゲート構造は、半導体基板（半導体チップ）のおもて面に形成したトレンチ内にＭＯＳゲートを埋め込んだＭＯＳゲート構造であり、トレンチの側壁に沿って半導体基板のおもて面と直交する方向にチャネル（反転層）が形成される。このため、半導体基板のおもて面に沿ってチャネルが形成されるプレーナゲート構造と比べて、単位面積当たりの単位セル（素子の構成単位）密度を増やすことができ、単位面積当たりの電流密度を増やすことができるため、コスト面で有利である。
また、エピタキシャル層とゲート絶縁膜との界面を５×１０11ｃｍ-2ｅＶ-1未満の界面準位密度とすることにより、大きなチャネル移動度がより確実に得られ、２００ｍＶ／ｄｅｃａｄｅ以下のＳ値とすることにより、急峻なスイッチング特性が得られる炭化珪素半導体装置が知られている（例えば、下記特許文献１参照）。
特許第６１１９１００号公報
ここで、従来の炭化珪素ＭＯＳＦＥＴは一般に、しきい値電圧Ｖｔｈを高くするほどキャリア移動度が低下し、キャリア移動度を向上させるほど、しきい値電圧Ｖｔｈが低下してしまうというトレードオフが存在するという課題がある。しきい値電圧が高いほど、電磁雑音などによって誤オンする可能性が低くなり、キャリア移動度が高いとオン抵抗（ＲｏｎＡ）が小さくなる。例えば、シリコンＩＧＢＴと同程度の５～６Ｖにしきい値電圧Ｖｔｈを設定すると、キャリア移動度が低くなりすぎる。
この発明は、上述した従来技術による問題点を解消するため、Ｖｔｈとキャリア移動度のトレードオフを改善することができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第２導電型の第２半導体層が設けられる。前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域が設けられる。前記第１半導体領域および前記第２半導体層を貫通し、前記第１半導体層に達するトレンチが設けられる。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記第２半導体層および前記第１半導体領域の表面に第１電極が設けられる。前記炭化珪素半導体基板の裏面に第２電極が設けられる。サブスレッショルド領域におけるＳ値の最小値が０．２４Ｖ／ｄｅｃ．以上０．３Ｖ／ｄｅｃ．以下である。しきい値電圧は、５．９Ｖ以上である。前記第２半導体層は、前記第１半導体領域と深さ方向に対向する領域では不純物濃度が一様である。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記サブスレッショルド領域におけるＳ値の最小値は、前記ゲート絶縁膜を形成する際の窒化に伴いＳ値が飽和する値の１．１倍以上１．４倍以下であることを特徴とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第２導電型の第２半導体層を形成する第２工程を行う。次に、前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域を形成する第３工程を行う。次に、前記第２半導体層に接触するゲート絶縁膜を形成する第４工程を行う。次に、前記ゲート絶縁膜に対して、窒素を含んだガスでポストアニールを行う第５工程を行う。次に、前記ゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面にゲート電極を形成する第６工程を行う。次に、前記第２半導体層および前記第１半導体領域の表面に第１電極を形成する第７工程を行う。次に、前記炭化珪素半導体基板の裏面に第２電極を形成する第８工程を行う。前記第５工程では、前記ポストアニールのアニール時間は８分以上１２分以下、または、前記ポストアニールでの一酸化窒素濃度を３％以上７％以下とする。前記第４工程より前に、前記第１半導体領域および前記第２半導体層を貫通し、前記第１半導体層に達するトレンチを形成する工程を含み、前記第４工程では、前記トレンチの内部に前記ゲート絶縁膜を形成し、前記第６工程では、前記トレンチの内部に前記ゲート絶縁膜を介して前記ゲート電極を形成し、前記トレンチに対して、犠牲酸化を行わない。
上述した発明によれば、サブスレッショルド領域におけるＳ値の最小値が０．２４Ｖ／ｄｅｃ．以上０．３Ｖ／ｄｅｃ．以下となっている。これは、ＮＯ－ＰＤＡのアニール時間を８分以上１２分以下とする、または、ＮＯ－ＰＤＡのＮＯ濃度を３％以上７％以下とすることにより、上記のＳ値が実現でき、これにより、キャリア移動度を従来のトレンチ型ＭＯＳＦＥＴと同程度にして、Ｖｔｈを増加させることができ、Ｖｔｈとキャリア移動度のトレードオフを改善することができる。
本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、Ｖｔｈとキャリア移動度のトレードオフを改善することができるという効果を奏する。
実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。 実施の形態にかかる炭化珪素半導体装置において、ＮＯ－ＰＤＡのアニール時間をパラメータとしたＩｄＶｇ特性を示すグラフである。 実施の形態にかかる炭化珪素半導体装置において、ＮＯ－ＰＤＡのアニール時間と最大移動度との関係を示すグラフである。 実施の形態にかかる炭化珪素半導体装置において、Ｓ値のＮＯ－ＰＤＡのアニール時間依存性を示すグラフである。 実施の形態にかかる炭化珪素半導体装置において、ＮＯ－ＰＤＡのＮＯ濃度をパラメータとしたＩｄＶｇ特性を示すグラフである。 実施の形態にかかる炭化珪素半導体装置において、ＮＯ－ＰＤＡのＮＯ濃度と最大移動度との関係を示すグラフである。 実施の形態にかかる炭化珪素半導体装置において、Ｓ値のＮＯ－ＰＤＡのＮＯ濃度依存性を示すグラフである。 実施の形態にかかる炭化珪素半導体装置および従来の炭化珪素半導体装置のＳ値、しきい値電圧、オン抵抗を示す表である。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。そして、同じまたは同等との記載は製造におけるばらつきを考慮して５％以内まで含むとするのがよい。
（実施の形態）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製（製造）された炭化珪素半導体装置について、トレンチ型ＭＯＳＦＥＴ７０を例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。図１では、トレンチ型ＭＯＳＦＥＴ７０の主電流が流れる活性領域のみを示している。
図１に示すように、実施の形態にかかる炭化珪素半導体装置は、ｎ+型炭化珪素基板（第１導電型の炭化珪素半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）に、ｎ-型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２が堆積されている。
ｎ+型炭化珪素基板１は、炭化珪素単結晶基板である。ｎ-型炭化珪素エピタキシャル層２は、ｎ+型炭化珪素基板１よりも低い不純物濃度であり、例えば低濃度ｎ型ドリフト層である。ｎ-型炭化珪素エピタキシャル層２の、ｎ+型炭化珪素基板１側に対して反対側の表面には、ｎ型高濃度領域５が設けられていてもよい。ｎ型高濃度領域５は、ｎ+型炭化珪素基板１よりも低くｎ-型炭化珪素エピタキシャル層２よりも高い不純物濃度の高濃度ｎ型ドリフト層である。
ｎ-型炭化珪素エピタキシャル層２の、ｎ+型炭化珪素基板１側に対して反対側の表面には、ｐ型ベース層（第２導電型の第２半導体層）６が設けられている。以下、ｎ+型炭化珪素基板１とｎ-型炭化珪素エピタキシャル層２とｎ型高濃度領域５とｐ型ベース層６とを併せて炭化珪素半導体基体（炭化珪素からなる半導体基板）１８とする。
ｎ+型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体１８の裏面）には、裏面電極１３となるドレイン電極が設けられている。裏面電極１３の表面には、ドレイン電極パッド（不図示）が設けられている。
炭化珪素半導体基体１８の第１主面側（ｐ型ベース層６側）には、トレンチ構造が形成されている。具体的には、トレンチ１６は、ｐ型ベース層６のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体１８の第１主面側）の表面からｐ型ベース層６を貫通してｎ型高濃度領域５（ｎ型高濃度領域５を設けない場合にはｎ-型炭化珪素エピタキシャル層２、以下単に（２）と記載する）に達する。トレンチ１６の内壁に沿って、トレンチ１６の底部および側壁にゲート絶縁膜９が形成されており、トレンチ１６内のゲート絶縁膜９の内側にゲート電極１０が形成されている。ゲート絶縁膜９によりゲート電極１０が、ｎ型高濃度領域５（２）およびｐ型ベース層６と絶縁されている。ゲート電極１０の一部は、トレンチ１６の上方（後述するソース電極１２が設けられている側）からソース電極１２側に突出していてもよい。
ｎ型高濃度領域５（２）のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体１８の第１主面側）の表面層には、トレンチ１６の間に、第１ｐ+型ベース領域３が設けられている。また、ｎ型高濃度領域５（２）内に、トレンチ１６の底部と接する第２ｐ+型ベース領域４が設けられている。第２ｐ+型ベース領域４は、トレンチ１６の底部と深さ方向（ソース電極１２からドレイン電極１３への方向）に対向する位置に設けられる。第２ｐ+型ベース領域４の幅は、トレンチ１６の幅と同じかそれよりも広い。トレンチ１６の底部は、第２ｐ+型ベース領域４に達してもよいし、ｐ型ベース層６と第２ｐ+型ベース領域４に挟まれたｎ型高濃度領域５（２）内に位置していてもよい。
また、ｎ-型炭化珪素エピタキシャル層２内に、トレンチ１６間の第１ｐ+型ベース領域３よりも深い位置にｎ型高濃度領域５（２）よりピーク不純物濃度が高いｎ+型領域１７が設けられる。なお、深い位置とは、第１ｐ+型ベース領域３よりもドレイン電極１３に近い位置のことである。
ｐ型ベース層６の内部には、炭化珪素半導体基体１８の第１主面側にｎ+型ソース領域（第１導電型の第１半導体領域）７が選択的に設けられている。また、ｐ+型コンタクト領域８が選択的に設けられていてもよい。また、ｎ+型ソース領域７およびｐ+型コンタクト領域８は互いに接する。
層間絶縁膜１１は、炭化珪素半導体基体１８の第１主面側の全面に、トレンチ１６に埋め込まれたゲート電極１０を覆うように設けられている。ソース電極１２は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ+型ソース領域７およびｐ型ベース層６に接する。また、ｐ+型コンタクト領域８が設けられる場合、ソース電極１２は、ｎ+型ソース領域７、ｐ型ベース層６およびｐ+型コンタクト領域８に接する。ソース電極１２は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。ソース電極１２上には、ソース電極パッド（不図示）が設けられている。ソース電極１２と層間絶縁膜１１との間に、例えばソース電極１２からゲート電極１０側への金属原子の拡散を防止するバリアメタル１４が設けられていてもよい。
ここで、実施の形態にかかるトレンチ型ＭＯＳＦＥＴ７０は、サブスレッショルド領域におけるＳ値の最小値が０．２４Ｖ／ｄｅｃａｄｅ（以下、Ｖ／ｄｅｃ．と省略して記載する）以上０．３Ｖ／ｄｅｃ．以下となっている。
後述するように、ゲート絶縁膜９を形成した後の窒化の時間が長くなるにつれて、Ｓ値は減少して、ある時間（例えば、１０分）以上では、Ｓ値の値は増加することなくほぼ一定の値に飽和する。実施の形態にかかるトレンチ型ＭＯＳＦＥＴ７０は、サブスレッショルド領域におけるＳ値の最小値は、ゲート絶縁膜９を形成する際の窒化に伴いＳ値が飽和する値の１．１倍以上１．４倍以下であることが好ましい。例えば、現在のトレンチ型ＭＯＳＦＥＴ７０のＳ値が飽和する値は、０．２１Ｖ／ｄｅｃ．程度であり、この場合、上述の範囲（０．２４Ｖ／ｄｅｃ．≦Ｓ値≦０．３Ｖ／ｄｅｃ．）内になる。
ここで、Ｓ値とは、
Figure 0007697210000001
 で定義される値である。ここで、Ｉｄは、ソース－ドレイン間の電流であり、Ｖｇはゲート電圧である。半導体装置では、Ｓ値が小さいほどスイッチング性能がよくなる。
また、サブスレッショルド領域とは、ゲート-ソース間電圧が閾値電圧Ｖｔｈ以下でのＭＯＳＦＥＴの状態である。この状態では、ＩｄとＶｇは、ほぼ比例関係になるが、完全な比例関係ではない。このため、サブスレッショルド領域すべてでＳ値の測定結果は同じ値になるとは限らない。
このため、実施の形態におけるサブスレッショルド領域におけるＳ値は、ＶｇがＶｔｈの７０％以下（Ｖｇ≦０．７Ｖｔｈ）の領域での測定結果であることが好ましく、ＶｇがＶｔｈの５０％以下（Ｖｇ≦０．５Ｖｔｈ）の領域での測定結果であることがより好ましい。
後述するように、サブスレッショルド領域におけるＳ値の最小値が上記の範囲であると、実施の形態にかかるトレンチ型ＭＯＳＦＥＴ７０は、キャリア移動度を従来のトレンチ型ＭＯＳＦＥＴと同程度にして、Ｖｔｈを増加させることができ、Ｖｔｈとキャリア移動度のトレードオフを改善することができる。
（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図２～図６は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
まず、ｎ型の炭化珪素でできたｎ+型炭化珪素基板１を用意する。そして、このｎ+型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子（Ｎ）をドーピングしながら炭化珪素でできた下部ｎ-型炭化珪素エピタキシャル層２ａを、例えば３０μｍ程度の厚さまでエピタキシャル成長させる。ここまでの状態が図２に記載される。
次に、下部ｎ-型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によってｎ型の不純物、例えば窒素原子をイオン注入してもよい。これによって、下部ｎ-型炭化珪素エピタキシャル層２ａの内部に、ｎ+型領域１７が形成される。
次に、ｎ+型領域１７を形成するためのイオン注入時に用いたマスクを除去する。次に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の下部第１ｐ+型ベース領域３ａおよび第２ｐ+型ベース領域４を形成する。ｎ+型領域１７を形成した場合の、ｎ+型領域１７のｎ+型炭化珪素基板１と反対側の表面上に、下部第１ｐ+型ベース領域３ａをｎ+型領域１７に重なるように形成する。
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、下部ｎ-型炭化珪素エピタキシャル層２ａの表面領域の一部に、例えば深さ０．５μｍ程度の下部ｎ型高濃度領域５ａを形成してもよい。下部ｎ型高濃度領域５ａの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。ここまでの状態が図３に記載される。
次に、下部ｎ-型炭化珪素エピタキシャル層２ａの表面上に、窒素等のｎ型の不純物をドーピングした上部ｎ-型炭化珪素エピタキシャル層２ｂを、０．５μｍ程度の厚さで形成する。上部ｎ-型炭化珪素エピタキシャル層２ｂの不純物濃度が３×１０15／ｃｍ3程度となるように設定する。以降、下部ｎ-型炭化珪素エピタキシャル層２ａと上部ｎ-型炭化珪素エピタキシャル層２ｂを合わせてｎ-型炭化珪素エピタキシャル層２となる。
次に、上部ｎ-型炭化珪素エピタキシャル層２ｂの表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の上部第１ｐ+型ベース領域３ｂを、下部第１ｐ+型ベース領域３ａに重なるように形成する。下部第１ｐ+型ベース領域３ａと上部第１ｐ+型ベース領域３ｂは連続した領域を形成し、第１ｐ+型ベース領域３となる。上部第１ｐ+型ベース領域３ｂの不純物濃度を例えば５×１０18／ｃｍ3程度となるように設定する。
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、ｎ-型炭化珪素エピタキシャル層２の表面領域の一部に、例えば深さ０．５μｍ程度の上部ｎ型高濃度領域５ｂを形成してもよい。上部ｎ型高濃度領域５ｂの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。この上部ｎ型高濃度領域５ｂと下部ｎ型高濃度領域５ａは少なくとも一部が接するように形成され、ｎ型高濃度領域５を形成する。ただし、このｎ型高濃度領域５が基板全面に形成される場合と、形成されない場合がある。ここまでの状態が図４に記載される。
次に、ｎ-型炭化珪素エピタキシャル層２の表面上に、エピタキシャル成長によりｐ型ベース層６を１．１μｍ程度の厚さで形成する。ｐ型ベース層６の不純物濃度は４×１０17／ｃｍ3程度に設定する。ｐ型ベース層６をエピタキシャル成長により形成した後、ｐ型ベース層６にさらにアルミニウム等のｐ型の不純物を、イオン注入してもよい。
次に、炭化珪素半導体基体１８の第１主面層（ｐ型ベース層６の表面層）に、ＭＯＳゲートを構成する所定領域を形成する。具体的には、ｐ型ベース層６の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この開口部に窒素（Ｎ）、リン（Ｐ）等のｎ型の不純物をイオン注入し、ｐ型ベース層６の表面の一部にｎ+型ソース領域７を形成する。次に、ｎ+型ソース領域７の形成に用いたイオン注入用マスクを除去し、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、ｐ型ベース層６の表面の一部にホウ素等のｐ型の不純物をイオン注入し、ｐ+型コンタクト領域８を形成してもよい。ｐ+型コンタクト領域８の不純物濃度は、ｐ型ベース層６の不純物濃度より高くなるように設定する。
次に、イオン注入で形成した全領域を活性化するための熱処理（活性化アニール）を行う。例えば、１７００℃程度の不活性ガス雰囲気で熱処理（アニール）を行い、第１ｐ+型ベース領域３、第２ｐ+型ベース領域４、ｎ+型ソース領域７、ｐ+型コンタクト領域８およびｎ+型領域１７の活性化処理を実施する。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。ここまでの状態が図５に記載される。
次に、ｐ型ベース層６の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ型ベース層６を貫通し、ｎ型高濃度領域５（２）に達するトレンチ１６を形成する。トレンチ１６の底部はｎ型高濃度領域５（２）に形成された第２ｐ+型ベース領域４に達してもよい。次に、トレンチ形成用マスクを除去する。次に、炭化珪素半導体基体１８のおもて面に例えばＲＣＡ洗浄（強酸および高塩基溶液を用いたウェット洗浄）を行う。
次に、ｎ+型ソース領域７の表面と、トレンチ１６の底部および側壁に沿ってゲート絶縁膜９を形成する。まず、酸素雰囲気中において１０００℃程度の温度の熱酸化または高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応(化学気相成長法)によってトレンチ内に酸化膜が堆積される。
次に、トレンチの底部およびトレンチの開口部の角を丸めるための犠牲酸化を行ってもよい。ただし、チャネル移動度を低下させないため、犠牲酸化を行わない方が好ましい。次に、ゲート絶縁膜９に対して、アニール処理を行う。ＨＴＯのような堆積法によってゲート絶縁膜９を形成した場合は、電気的特性改善（移動度など）のため、一般的にＨＴＯ成膜後に、窒素（Ｎ2）を含んだガス等でポストアニール（ＮＯ（一酸化窒素）－ＰＤＡ：Ｐｏｓｔ－Ｄｅｐｏｓｉｔｉｏｎ Ａｎｎｅａｌｉｎｇ）することが行われる。ここまでの状態が図６に記載される。
従来の炭化珪素半導体装置の製造方法では、プロセスの安定性を考慮し、特性を揃えるため、窒化が十分に進んで、Ｓ値が飽和する条件、例えば、ＮＯ－ＰＤＡを１３００℃の温度、ＮＯ１０％／Ｎ2ガスで３０分程度のＮＯアニールで行っていた。
これに対して、実施の形態の炭化珪素半導体装置の製造方法では、窒化が十分に進んで、Ｓ値が安定する条件、つまり、Ｓ値が飽和する条件よりも窒化を弱めた条件でＮＯ－ＰＤＡを行う。窒化を弱くすることで、界面の欠陥密度が徐々に増加して、サブスレッショルド特性が傾き、Ｓ値が増加する。これにより、Ｖｔｈを決定する電流値における電圧が上昇することになり、Ｖｔｈが増加する。この際、Ｓ値を、窒化に伴いＳ値が飽和する値の１．１倍以上１．４倍以下となるように制御することで、ＮＯ－ＰＤＡ処理時の残留炭素発生が抑えられ、移動度も向上する。Ｓ値をさらに大きくしてしまうと、欠陥密度増加が顕著となり、移動度が低下する。
図７は、実施の形態にかかる炭化珪素半導体装置において、ＮＯ－ＰＤＡのアニール時間をパラメータとしたＩｄＶｇ特性を示すグラフである。図７において、縦軸は、ソース－ドレイン間の電流Ｉｄを示し、単位はＡである。横軸は、ゲート電圧Ｖｇを示し、単位はＶである。図７は、ＮＯ－ＰＤＡのアニール時間を５分、１０分、１５分、３０分にした場合のＩｄＶｇ特性を示す。ここで、図７および以下の図８、図９はゲート絶縁膜９を形成する前に犠牲酸化を行わなかった場合の例である。
図７に示すように、アニール時間が長くなるほど、ＩｄＶｇ特性のグラフの傾きが急峻になり、Ｓ値が減少し、アニール時間が短くなるほど、Ｖｔｈを決定する電流値（図７のＶｔｈ決定ラインの電流値）の電圧が高くなり、Ｖｔｈが高くなる。これは、窒化時間短縮により窒素終端が不十分になり、界面準位密度（Ｄｉｔ）およびＳ値の増加が発生しているためである。このように、Ｓ値の増加に従い、Ｖｔｈは単純増加することがわかる。
図８は、実施の形態にかかる炭化珪素半導体装置において、ＮＯ－ＰＤＡのアニール時間と最大移動度との関係を示すグラフである。図８において、縦軸は、最大移動度μＦＥｍａｘを示し、単位はｃｍ2／Ｖｓである。横軸は、ＮＯ－ＰＤＡのアニール時間のリファレンスとの比を示す。リファレンスのＮＯ－ＰＤＡのアニール時間は３０分である。
図８に示すように、アニール時間を長くすると、チャネル移動度が増加するが、１０分程度でピークになり、さらに長くするとチャネル移動度が減少していくことがわかる。これは、窒化時間短縮により残留炭素が低下することによるチャネル移動度の増加およびＤｉｔ増加によるチャネル移動度の減少が同時に発生しているためである。
以上のように、図７および図８の結果より、ＮＯ－ＰＤＡのアニール時間を８分以上１２分以下とすることにより、リファレンスの場合よりも高いＶｔｈおよび高いチャネル移動度を実現することができる。
図９は、実施の形態にかかる炭化珪素半導体装置において、Ｓ値のＮＯ－ＰＤＡのアニール時間依存性を示すグラフである。図９において、縦軸は、Ｓ値のリファレンスとの比を示し、横軸は、ＮＯ－ＰＤＡのアニール時間のリファレンスとの比を示す。Ｓ値のリファレンスの値は、ゲート絶縁膜９を形成する際の窒化に伴いＳ値が飽和する値であり、０．２１Ｖ／ｄｅｃ．程度であり、ＮＯ－ＰＤＡのアニール時間のリファレンスは３０分である。図９では、図７に示す領域Ｓ１、Ｓ２、Ｓ３、Ｓ４でのＳ値の測定結果を示している。図９において、Ｓ４よりもＩｄが低い領域では、リーク電流による影響が大きいため、Ｓ値の測定は、Ｓ４以上のＩｄの領域で測定している。
図９に示すように、サブスレッショルド領域のＳ１、Ｓ２、Ｓ３、Ｓ４では、Ｖｔｈ決定ラインより低い領域ほどＳ値が小さくなっている。最もＳ値が小さい領域Ｓ４では、リファレンスの場合よりも高いＶｔｈおよび高いチャネル移動度を実現できるＮＯ－ＰＤＡのアニール時間は、ゲート絶縁膜９を形成する際の窒化に伴いＳ値が飽和する値の１．１倍以上１．４倍以下となっている（図９のＳ値許容範囲）。
図１０は、実施の形態にかかる炭化珪素半導体装置において、ＮＯ－ＰＤＡのＮＯ濃度をパラメータとしたＩｄＶｇ特性を示すグラフである。図１０において、縦軸は、ソース－ドレイン間の電流Ｉｄを示し、単位はＡである。横軸は、ゲート電圧Ｖｇを示し、単位はＶである。図１０は、ＮＯ－ＰＤＡのＮＯ濃度を３％、５％、１０％、５０％にした場合のＩｄＶｇ特性を示す。ＮＯ濃度とは、Ｎ2ガス中のＮＯの比率である。ここで、図１０および以下の図１１、図１２はゲート絶縁膜９を形成する前に犠牲酸化を行った場合の例である。
図１０に示すように、ＮＯ－ＰＤＡのＮＯ濃度が高くなるほど、ＩｄＶｇ特性のグラフの傾きが急峻になり、Ｓ値が減少し、ＮＯ－ＰＤＡのＮＯ濃度が低くなるほど、Ｖｔｈを決定する電流値の電圧が高くなり、Ｖｔｈが高くなる。これは、窒化時間短縮の場合と同じ理由であり、Ｓ値の増加に従い、Ｖｔｈは単純増加することがわかる。
図１１は、実施の形態にかかる炭化珪素半導体装置において、ＮＯ－ＰＤＡのＮＯ濃度と最大移動度との関係を示すグラフである。図１１において、縦軸は、最大移動度μＦＥｍａｘを示し、単位はｃｍ2／Ｖｓである。横軸は、ＮＯ－ＰＤＡのＮＯ濃度を示し、単位は％である。
図１１に示すように、ＮＯ－ＰＤＡのＮＯ濃度を高くすると、チャネル移動度が増加するが、５％程度でピークになり、さらに高くするとチャネル移動度が減少していくことがわかる。これは、窒化時間短縮の場合と同じ理由である。ここで、図８と図１１とを比較すると、図８の方がピークのチャネル移動度が高くなっている。これは、図１１では犠牲酸化を行ったためである。このため、チャネル移動度を低下させないため、犠牲酸化を行わない方が好ましい。
以上のように、図１０および図１１の結果より、ＮＯ－ＰＤＡのＮＯ濃度を３％以上７％以下とすることにより、リファレンスの場合よりも高いＶｔｈおよび高いチャネル移動度を実現することができる。
図１２は、実施の形態にかかる炭化珪素半導体装置において、Ｓ値のＮＯ－ＰＤＡのＮＯ濃度依存性を示すグラフである。図１２において、縦軸は、Ｓ値のリファレンスとの比を示し、横軸は、ＮＯ－ＰＤＡのＮＯ濃度のリファレンスとの比を示す。Ｓ値のリファレンスの値は、ゲート絶縁膜９を形成する際の窒化に伴いＳ値が飽和する値であり、０．２１Ｖ／ｄｅｃ．程度であり、ＮＯ－ＰＤＡのＮＯ濃度のリファレンスは１０％である。図１２では、図１０に示す領域Ｓ１、Ｓ２、Ｓ３でのＳ値の測定結果を示している。図１２において、Ｓ３よりもＩｄが低い領域では、リーク電流による影響が大きいため、Ｓ値の測定は、Ｓ３以上のＩｄの領域で測定している。
図１２に示すように、サブスレッショルド領域のＳ１、Ｓ２、Ｓ３では、Ｖｔｈ決定ラインより低い領域ほどＳ値が小さくなっている。最もＳ値が小さい領域Ｓ３では、リファレンスの場合よりも高いＶｔｈおよび高いチャネル移動度を実現できるＮＯ－ＰＤＡのＮＯ濃度では、ゲート絶縁膜９を形成する際の窒化に伴いＳ値が飽和する値の１．１倍以上１．４倍以下となっている（図１２のＳ値許容範囲）。
以上の図７～図１２の結果をまとめると、ＮＯ－ＰＤＡのアニール時間を８分以上１２分以下とする、または、ＮＯ－ＰＤＡのＮＯ濃度を３％以上７％以下とすることにより、リファレンスの場合よりも高いＶｔｈおよび高いチャネル移動度を実現することができる。この場合のＳ値は、ゲート絶縁膜９を形成する際の窒化に伴いＳ値が飽和する値の１．１倍以上１．４倍以下となっている。
図１３は、実施の形態にかかる炭化珪素半導体装置および従来の炭化珪素半導体装置のＳ値、しきい値電圧、オン抵抗を示す表である。図１３の実施例は、ＮＯ－ＰＤＡのアニール時間を１０分、ＮＯ濃度を１０％として、炭化珪素半導体装置を形成した実施の形態の例であり、図１３の従来例は、ＮＯ－ＰＤＡのアニール時間を３０分、ＮＯ濃度を１０％として、炭化珪素半導体装置を形成した例である。
図１３に示すように、実施例ではＳ値が従来例より増加して、Ｓ値増加に伴う効果としてしきい値電圧Ｖｔｈが増加していることが確認できる。一方、実施例では、オン抵抗（ＲｏｎＡ）が従来例と同程度になっている。これは、チャネル移動度が実施例と従来例と同程度であるためである。このように、実施例では、Ｖｔｈとキャリア移動度のトレードオフを改善することができている。
次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ１６内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ１６内部に残すことによって、ゲート電極１０を形成する。
次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。次に、層間絶縁膜１１を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）からなるバリアメタル１４を形成してもよい。層間絶縁膜１１およびゲート絶縁膜９をフォトリソグラフィによりパターニングしｎ+型ソース領域７およびｐ+型コンタクト領域８を露出させたコンタクトホールを形成する。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。
次に、層間絶縁膜１１を選択的に除去して炭化珪素半導体基体１８の表面に、ニッケル（Ｎｉ）かＴｉの膜を成膜する。次に、表面を保護してｎ+型炭化珪素基板１の裏面側にＮｉかＴｉの膜を成膜する。次に１０００℃程度の熱処理を行い炭化珪素半導体基体１８の表面側とｎ+型炭化珪素基板１の裏面の表面側にオーミック電極を形成する。
次に、上記コンタクトホール内に形成したオーミック電極部分に接触するように、および層間絶縁膜１１上にソース電極１２となる導電性の膜を設け、ｎ+型ソース領域７およびｐ+型コンタクト領域８とソース電極１２とを接触させる。
次いで、ｎ+型炭化珪素基板１の第２主面上に、例えばニッケル（Ｎｉ）膜でできた裏面電極１３を形成する。その後、例えば９７０℃程度の温度で熱処理を行って、ｎ+型炭化珪素基板１と裏面電極１３とをオーミック接合する。
次に、例えばスパッタ法によって、炭化珪素半導体基体１８のおもて面のソース電極１２上および層間絶縁膜１１の開口部に、ソース電極パッド（不図示）となる電極パッドを堆積する。電極パッドの層間絶縁膜１１上の部分の厚さは、例えば５μｍであってもよい。電極パッドは、例えば、１％の割合でシリコンを含んだアルミニウム（Ａｌ－Ｓｉ）で形成してもよい。次に、ソース電極パッドを選択的に除去する。
次に、裏面電極１３の表面に、ドレイン電極パッド（不図示）として例えばチタン（Ｔｉ）、ニッケル（Ｎｉ）および金（Ａｕ）をこの順に成膜する。以上のようにして、図１に示す半導体装置が完成する。
以上、説明したように、実施の形態によれば、サブスレッショルド領域におけるＳ値の最小値が０．２４Ｖ／ｄｅｃ．以上０．３Ｖ／ｄｅｃ．以下となっている。これは、ＮＯ－ＰＤＡのアニール時間を８分以上１２分以下とする、または、ＮＯ－ＰＤＡのＮＯ濃度を３％以上７％以下とすることにより、上記のＳ値が実現でき、これにより、キャリア移動度を従来のトレンチ型ＭＯＳＦＥＴと同程度にして、Ｖｔｈを増加させることができ、Ｖｔｈとキャリア移動度のトレードオフを改善することができる。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。
１ ｎ+型炭化珪素基板
２ ｎ-型炭化珪素エピタキシャル層
２ａ 下部ｎ-型炭化珪素エピタキシャル層
２ｂ 上部ｎ-型炭化珪素エピタキシャル層
３ 第１ｐ+型ベース領域
３ａ 下部第１ｐ+型ベース領域
３ｂ 上部第１ｐ+型ベース領域
４ 第２ｐ+型ベース領域
５ ｎ型高濃度領域
５ａ 下部ｎ型高濃度領域
５ｂ 上部ｎ型高濃度領域
６ ｐ型ベース層
７ ｎ+型ソース領域
８ ｐ+型コンタクト領域
９ ゲート絶縁膜
１０ ゲート電極
１１ 層間絶縁膜
１２ ソース電極
１３ 裏面電極
１４ バリアメタル
１６ トレンチ
１７ ｎ+型領域
１８ 炭化珪素半導体基体
７０ トレンチ型ＭＯＳＦＥＴ

Claims (3)

  1. 第１導電型の炭化珪素半導体基板と、
    前記炭化珪素半導体基板のおもて面に設けられた、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層と、
    前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に設けられた第２導電型の第２半導体層と、
    前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、
    前記第１半導体領域および前記第２半導体層を貫通し、前記第１半導体層に達するトレンチと、
    前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記第２半導体層および前記第１半導体領域の表面に設けられた第１電極と、
    前記炭化珪素半導体基板の裏面に設けられた第２電極と、
    を備え、
    サブスレッショルド領域におけるＳ値の最小値が０．２４Ｖ／ｄｅｃ．以上０．３Ｖ／ｄｅｃ．以下であり、
    しきい値電圧は、５．９Ｖ以上であり、
    前記第２半導体層は、前記第１半導体領域と深さ方向に対向する領域では不純物濃度が一様であることを特徴とする炭化珪素半導体装置。
  2. 前記サブスレッショルド領域におけるＳ値の最小値は、前記ゲート絶縁膜を形成する際の窒化に伴いＳ値が飽和する値の１．１倍以上１．４倍以下であることを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程と、
    前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第２導電型の第２半導体層を形成する第２工程と、
    前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域を形成する第３工程と、
    前記第２半導体層に接触するゲート絶縁膜を形成する第４工程と、
    前記ゲート絶縁膜に対して、窒素を含んだガスでポストアニールを行う第５工程と、
    前記ゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面にゲート電極を形成する第６工程と、
    前記第２半導体層および前記第１半導体領域の表面に第１電極を形成する第７工程と、
    前記炭化珪素半導体基板の裏面に第２電極を形成する第８工程と、
    を含み、
    前記第５工程では、前記ポストアニールのアニール時間は８分以上１２分以下、または、前記ポストアニールでの一酸化窒素濃度を３％以上７％以下とし、
    前記第４工程より前に、前記第１半導体領域および前記第２半導体層を貫通し、前記第１半導体層に達するトレンチを形成する工程を含み、
    前記第４工程では、前記トレンチの内部に前記ゲート絶縁膜を形成し、
    前記第６工程では、前記トレンチの内部に前記ゲート絶縁膜を介して前記ゲート電極を形成し、
    前記トレンチに対して、犠牲酸化を行わないことを特徴とする炭化珪素半導体装置の製造方法。
JP2021008005A 2021-01-21 2021-01-21 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 Active JP7697210B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2021008005A JP7697210B2 (ja) 2021-01-21 2021-01-21 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US17/538,715 US12046642B2 (en) 2021-01-21 2021-11-30 Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021008005A JP7697210B2 (ja) 2021-01-21 2021-01-21 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2022112246A JP2022112246A (ja) 2022-08-02
JP7697210B2 true JP7697210B2 (ja) 2025-06-24

Family

ID=82405393

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021008005A Active JP7697210B2 (ja) 2021-01-21 2021-01-21 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Country Status (2)

Country Link
US (1) US12046642B2 (ja)
JP (1) JP7697210B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7711436B2 (ja) * 2021-06-07 2025-07-23 富士電機株式会社 炭化珪素半導体装置の製造方法および炭化珪素半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014045053A (ja) 2012-08-27 2014-03-13 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法
JP2018088527A (ja) 2013-03-19 2018-06-07 住友電気工業株式会社 炭化珪素半導体装置
JP2019519938A (ja) 2016-06-29 2019-07-11 アーベーベー・シュバイツ・アーゲー 短チャネルトレンチ型パワーｍｏｓｆｅｔ
JP2019186545A (ja) 2018-04-04 2019-10-24 インフィニオン テクノロジーズ アクチエンゲゼルシャフトＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＡＧ ワイドバンドギャップ半導体デバイスおよびワイドバンドギャップ半導体デバイスを形成する方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3471509B2 (ja) * 1996-01-23 2003-12-02 株式会社デンソー 炭化珪素半導体装置
JP4696335B2 (ja) * 2000-05-30 2011-06-08 株式会社デンソー 半導体装置およびその製造方法
US8258511B2 (en) * 2008-07-02 2012-09-04 Applied Materials, Inc. Thin film transistors using multiple active channel layers
JP6119100B2 (ja) 2012-02-01 2017-04-26 住友電気工業株式会社 炭化珪素半導体装置
JP7052330B2 (ja) * 2017-12-13 2022-04-12 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014045053A (ja) 2012-08-27 2014-03-13 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法
JP2018088527A (ja) 2013-03-19 2018-06-07 住友電気工業株式会社 炭化珪素半導体装置
JP2019519938A (ja) 2016-06-29 2019-07-11 アーベーベー・シュバイツ・アーゲー 短チャネルトレンチ型パワーｍｏｓｆｅｔ
JP2019186545A (ja) 2018-04-04 2019-10-24 インフィニオン テクノロジーズ アクチエンゲゼルシャフトＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＡＧ ワイドバンドギャップ半導体デバイスおよびワイドバンドギャップ半導体デバイスを形成する方法

Also Published As

Publication number Publication date
US12046642B2 (en) 2024-07-23
US20220231128A1 (en) 2022-07-21
JP2022112246A (ja) 2022-08-02

Similar Documents

Publication Publication Date Title
JP7190144B2 (ja) 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法
JP7806834B2 (ja) 半導体装置の製造方法
US10217858B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP6572423B2 (ja) 半導体装置および半導体装置の製造方法
KR101613930B1 (ko) 탄화규소 반도체 장치 및 그 제조 방법
JP5586887B2 (ja) 半導体装置及びその製造方法
JP7613042B2 (ja) 炭化珪素半導体装置
JP7379880B2 (ja) 半導体装置
JP2012164707A (ja) 半導体装置およびその製造方法
JP6802454B2 (ja) 半導体装置およびその製造方法
US20180366549A1 (en) Semiconductor device and method of manufacturing a semiconductor device
JP2024111301A (ja) 炭化珪素半導体装置
JP2018206872A (ja) 半導体装置
JP6648852B1 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7661711B2 (ja) 炭化珪素半導体装置
JP7574575B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7501000B2 (ja) 半導体装置
US20230253458A1 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
JP7310184B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7697210B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7532965B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7462394B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2022144699A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US12191359B2 (en) Method of manufacturing silicon carbide semiconductor device and silicon carbide semiconductor device
JP2023154314A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211104

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20231214

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20241001

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240930

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20241118

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20250204

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20250411

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20250513

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20250526

R150 Certificate of patent or registration of utility model

Ref document number: 7697210

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150