JP7472668B2 - スイッチング制御回路、及び電源回路 - Google Patents

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Description

本発明は、スイッチング制御回路、及び電源回路に関する。
ＡＣ―ＤＣコンバータに用いられる力率改善ＩＣには、ＡＣ－ＤＣコンバータのインダクタに流れるインダクタ電流がほぼゼロになる際にトランジスタをオンする臨界モードで動作するものがある。そのような力率改善ＩＣには、インダクタ電流がほぼゼロになるタイミングを、入力電圧及び出力電圧に基づく計算によって求める計算方式を用いるものがある。（例えば、特許文献１、特許文献２及び特許文献３）
特許第５３２６８０４号公報 特開２０１７－０７０１９２号公報 国際公開第２０１０／０６１６５４号
ところで、上述した計算方式を用いる臨界モード用の力率改善ＩＣは、ＡＣ－ＤＣコンバータの入力電圧及び出力電圧に応じた電圧を生成する部品の値が定格値からのずれるため、インダクタ電流がまだ流れている際にトランジスタがオンされる連続モードで動作することがある。
本発明は、上記のような従来の問題に鑑みてなされたものであって、その目的は、ＡＣ－ＤＣコンバータの部品の値が定格値からずれた場合であっても、ＡＣ－ＤＣコンバータを臨界モードで動作させる技術を提供することにある。
前述した課題を解決する本発明にかかるスイッチング制御回路は、交流電圧に応じた整流電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、を備え、前記交流電圧から出力電圧を生成する電源回路の前記トランジスタのスイッチングを制御するスイッチング制御回路であって、前記整流電圧に応じた第１電圧と、前記出力電圧に応じた第２電圧と、前記トランジスタがオンした際の前記インダクタ電流と、に基づいて、前記トランジスタがオフした後に前記インダクタ電流が所定値となるまでの第１期間を演算する第１演算回路と、前記第２電圧に応じた第２期間で前記トランジスタをオンし、前記第１期間で前記トランジスタをオフする駆動回路と、を備える。
前述した課題を解決する本発明にかかるスイッチング制御回路は、交流電圧に応じた整流電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、を備え、前記交流電圧から出力電圧を生成する電源回路の前記トランジスタのスイッチングを制御するスイッチング制御回路であって、記憶回路と、演算回路と、を備え、前記演算回路は、前記整流電圧に応じた第１電圧と、前記出力電圧に応じた第２電圧と、前記トランジスタがオンした際の前記インダクタ電流と、に基づいて、前記トランジスタがオフした後に前記インダクタ電流が所定値となるまでの第１期間を演算する第１演算部、を備える。
前述した課題を解決する本発明にかかる電源回路は、交流電圧から出力電圧を生成する電源回路であって、前記交流電圧に応じた整流電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、前記整流電圧に応じた第１電圧と、前記出力電圧に応じた第２電圧と、前記トランジスタがオンした際の前記インダクタ電流と、に基づいて、前記トランジスタがオフした後に前記インダクタ電流が所定値となるまでの第１期間を演算する第１演算回路と、前記第２電圧に応じた第２期間で前記トランジスタをオンし、前記第１期間で前記トランジスタをオフする駆動回路と、を備える。
ＡＣ－ＤＣコンバータの部品の値が定格値からずれた場合であっても、ＡＣ－ＤＣコンバータを臨界モードで動作させる技術を提供することができる。
ＡＣ－ＤＣコンバータ１０の構成の一例を示す図である。 抵抗３０～３３の抵抗値が定格値である場合の駆動信号Ｖｄｒと電圧Ｖｃｓの一例を示す図である。 抵抗３０～３３の抵抗値が定格値からずれた場合の駆動信号Ｖｄｒと電圧Ｖｃｓの一例を示す図である。 力率改善ＩＣ２４の構成の一例を示す図である。 第１演算回路４４の構成の一例を示す図である。 第１演算回路４４の動作を説明するための図である。 力率改善ＩＣ２４の動作を示すフローチャートである。 ＡＣ－ＤＣコンバータ１０が臨界モードで動作する場合の駆動信号Ｖｄｒと電圧Ｖｃｓの一例を示す図である。 力率改善ＩＣ１００の構成の一例を示す図である。
本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。
＝＝＝＝＝本実施形態＝＝＝＝＝
図１は、本発明の一実施形態であるＡＣ－ＤＣコンバータ１０の構成の一例を示す図である。ＡＣ－ＤＣコンバータ１０は、商用電源の交流電圧Ｖａｃから目的レベルの出力電圧Ｖｏｕｔを生成する昇圧チョッパー型の電源回路である。
負荷１１は、例えば、ＤＣ－ＤＣコンバータや直流電圧で動作する電子機器である。
＜＜＜ＡＣ－ＤＣコンバータ１０の概要＞＞＞
ＡＣ－ＤＣコンバータ１０は、全波整流回路２０、コンデンサ２１，２３、ダイオード２２、力率改善ＩＣ２４、ＮＭＯＳトランジスタ２５、及び抵抗２６，３０～３３を含んで構成される。
全波整流回路２０は、所定の交流電圧Ｖａｃを全波整流し、整流電圧Ｖｉｎとして、コンデンサ２１と、インダクタＬ１とに印加する。
なお、整流電圧Ｖｉｎは、インダクタＬ１に直接印加されているが、例えば、抵抗（不図示）等の素子を介してインダクタＬ１に印加されても良い。コンデンサ２１は、整流電圧Ｖｉｎを平滑化する素子である。
また、インダクタＬ１は、ダイオード２２、及びコンデンサ２３及びＮＭＯＳトランジスタ２５とともに昇圧チョッパー回路を構成する。このため、コンデンサ２３の充電電圧が直流の出力電圧Ｖｏｕｔとなる。
力率改善ＩＣ２４は、ＡＣ－ＤＣコンバータ１０の力率を改善しつつ、出力電圧Ｖｏｕｔのレベルが目的レベルとなるよう、ＮＭＯＳトランジスタ２５のスイッチングを制御する集積回路である。具体的には、力率改善ＩＣ２４は、インダクタＬ１に流れるインダクタ電流ＩＬ、整流電圧Ｖｉｎ及び出力電圧Ｖｏｕｔに基づいて、ＮＭＯＳトランジスタ２５を駆動する。
力率改善ＩＣ２４の詳細については後述するが、力率改善ＩＣ２４には、端子ＶＩＮ、ＦＢ，ＯＵＴ，ＣＳ，ＧＮＤが設けられている。なお、力率改善ＩＣ２４には、上述した５つの端子ＶＩＮ、ＦＢ，ＯＵＴ，ＣＳ，ＧＮＤ以外にも端子が設けられているが、ここでは便宜上省略されている。また、端子ＧＮＤは、接地されている。
ＮＭＯＳトランジスタ２５は、ＡＣ－ＤＣコンバータ１０の負荷１１への電力を制御するためのトランジスタである。なお、本実施形態では、ＮＭＯＳトランジスタ２５は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタであることとしたがこれに限られない。ＮＭＯＳトランジスタ２５は、電力を制御できるトランジスタであれば、例えば、バイポーラトランジスタであっても良い。また、ＮＭＯＳトランジスタ２５のゲート電極は、端子ＯＵＴからの駆動信号Ｖｄｒにより駆動されるよう、端子ＯＵＴに接続されている。
ＮＭＯＳトランジスタ２５の接地側の抵抗２６は、ＮＭＯＳトランジスタ２５がオンした際のインダクタ電流ＩＬに応じた電圧Ｖｃｓを生成する素子である。なお、抵抗２６に生じる電圧Ｖｃｓは端子ＣＳに印加される。
抵抗３０，３１は、整流電圧Ｖｉｎを分圧する第１分圧回路を構成し、ＮＭＯＳトランジスタ２５をスイッチングする際に用いられる入力電圧Ｖｉｎ＿ｌを生成する。なお、抵抗３０，３１が接続されるノードに生成される入力電圧Ｖｉｎ＿ｌは、端子ＶＩＮに印加される。
抵抗３２，３３は、出力電圧Ｖｏｕｔを分圧する第２分圧回路を構成し、ＮＭＯＳトランジスタ２５をスイッチングする際に用いられる帰還電圧Ｖｆｂを生成する。なお、抵抗３２，３３が接続されるノードに生成される帰還電圧Ｖｆｂは、端子ＦＢに印加される。
なお、ＡＣ－ＤＣコンバータ１０は、「電源回路」に相当し、力率改善ＩＣ２４は、「スイッチング制御回路」に相当する。
図２は、抵抗３０～３３の抵抗値が定格値である場合の駆動信号Ｖｄｒと電圧Ｖｃｓの関係を示す図である。
以下で、ＮＭＯＳトランジスタ２５をオンする期間であるオン期間ｔｏｎと、ＮＭＯＳトランジスタ２５をオフする期間であるオフ期間ｔｏｆｆの関係について説明する。なお、力率改善ＩＣ２４は、ハイレベル（以下、“Ｈ”レベルとする。）の駆動信号Ｖｄｒを出力してオン期間ｔｏｎが経過すると、ローレベル（以下、“Ｌ”レベルとする。）の駆動信号Ｖｄｒを出力する。その後、オフ期間ｔｏｆｆが経過すると、力率改善ＩＣ２４は、再度“Ｈ”レベルの駆動信号Ｖｄｒを出力する。
ＡＣ－ＤＣコンバータ１０において、オン期間ｔｏｎ中に流れる電流を電流Ｉｏｎとし、インダクタＬ１のインダクタンスをＬとすると、電流Ｉｏｎは、以下のように表される。
Ｉｏｎ＝Ｖｉｎ／Ｌ×ｔｏｎ ・・・（１）
一方、オフ期間ｔｏｆｆ中に流れる電流を電流Ｉｏｆｆとすると、電流Ｉｏｆｆは、以下のように表される。
Ｉｏｆｆ＝（Ｖｏｕｔ－Ｖｉｎ）／Ｌ×ｔｏｆｆ ・・・（２）
ＡＣ－ＤＣコンバータ１０を臨界モードで動作させる場合、電流Ｉｏｎと電流Ｉｏｆｆは、等しくなるため、式（１）と、式（２）と、から、オフ期間ｔｏｆｆについて表すと、以下のようになる。
ｔｏｆｆ ＝ ｔｏｎ×Ｖｉｎ／（Ｖｏｕｔ－Ｖｉｎ） ・・・（３）
そして、図２に示すように、力率改善ＩＣ２４が、インダクタ電流がほぼゼロになる際にＮＭＯＳトランジスタ２５をオンし、式（３）に示すオフ期間ｔｏｆｆでＮＭＯＳトランジスタ２５をオフすると、ＡＣ－ＤＣコンバータ１０は、臨界モードで動作することになる。
しかしながら、実際のＡＣ－ＤＣコンバータ１０では、整流電圧Ｖｉｎと、出力電圧Ｖｏｕｔと、を、第１分圧回路及び第２分圧回路によって生成される電圧Ｖｉｎ＿ｌ，Ｖｆｂとして取得し、以下の式に示す通り、オン期間ｔｏｆｆを演算している。
ｔｏｆｆ＝ｔｏｎ×Ｖｉｎ＿ｌ／（Ｖｆｂ－Ｖｉｎ＿ｌ） ・・・（４）
なお、第１分圧回路は整流電圧Ｖｉｎを１／Ｎ（Ｎは正の数）に小さくするように分圧して電圧Ｖｉｎ＿ｌを生成する。同じく第２分圧回路は出力電圧Ｖｏｕｔを、１／Ｎ（Ｎは正の数）に小さくするように分圧して電圧Ｖｆｂを生成している。第１および第２分圧回路の分圧比は同じになるようになる。異なる場合は式（４）の演算を調整すればよい。
そして、第１分圧回路及び第２分圧回路を構成する抵抗３０～３３の抵抗値は、一般的に定格値からずれている。例えば、抵抗３１の抵抗値が定格値より小さくなると、電圧Ｖｉｎ＿ｌが小さくなり、式（４）で演算されるオフ期間ｔｏｆｆは、式（３）のオフ期間ｔｏｆｆに比べ短くなる。この結果、図３に示すように、オフ期間ｔｏｆｆにおいて、インダクタ電流ＩＬはゼロまで低下せず、ＡＣ－ＤＣコンバータ１０は連続モードで動作してしまう。
そこで、本実施形態のＡＣ－ＤＣコンバータ１０では、抵抗３０～３３の抵抗値が定格値からずれていても、ＡＣ－ＤＣコンバータ１０を臨界モードで動作させる力率改善ＩＣ２４を設けている。
＜＜＜力率改善ＩＣ２４の構成＞＞＞
図４は、力率改善ＩＣ２４の構成の一例を示す図である。力率改善ＩＣ２４は、アナログ・デジタル変換回路（ＡＤＣ）４０～４２、オン期間出力回路４３、第１演算回路４４、駆動回路４５を含んで構成される。
なお、図４において、便宜上、図１と異なる位置に端子を描いているが、夫々の端子に接続される配線、素子等は、図１と図４で同じである。
また、ＡＤＣ４０は、端子ＣＳの電圧Ｖｃｓをデジタル値に変換して第１演算回路４４へ出力する。
ＡＤＣ４１は、端子ＶＩＮの電圧Ｖｉｎ＿ｌをデジタル値に変換して第１演算回路４４へ出力する。
ＡＤＣ４２は、端子ＦＢの電圧Ｖｆｂをデジタル値に変換して第１演算回路４４へ出力する。なお、以下で、第１演算回路４４に入力される電圧Ｖｃｓ，Ｖｉｎ＿ｌ，Ｖｆｂは、デジタル値であるが、単に電圧Ｖｃｓ，Ｖｉｎ＿ｌ，Ｖｆｂとして説明する。
オン期間出力回路４３は、電圧Ｖｆｂと、目的レベルの出力電圧Ｖｏｕｔの基準となる基準電圧（不図示）と、の誤差に応じたオン期間ｔｏｎを示すデジタル値を第１演算回路４４及び駆動回路４５へ出力する。
第１演算回路４４は、ＮＭＯＳトランジスタ２５がオフした後にインダクタ電流ＩＬがほぼゼロとなるまでのオフ期間ｔｏｆｆ＿ｃｏｍｐを演算する回路であり、詳細は後述する。「インダクタ電流ＩＬがほぼゼロ」とは、インダクタ電流ＩＬが、ほぼゼロを示す電流値（例えば、１ｍＡ）となることを指す。なお、以下、便宜上、「ほぼゼロ」を単にゼロと称する。
駆動回路４５は、オン期間ｔｏｎでＮＭＯＳトランジスタ２５をオンし、オフ期間ｔｏｆｆ＿ｃｏｍｐでＮＭＯＳトランジスタ２５をオフする回路である。
なお、ＡＤＣ４１は、「第１アナログ・デジタル変換回路」に相当し、ＡＤＣ４２は、第２アナログ・デジタル変換回路」に相当し、ＡＤＣ４０は、「第３アナログ・デジタル変換回路」に相当する。
また、電圧Ｖｉｎ＿ｌは、「第１電圧」に相当し、電圧Ｖｆｂは、「第２電圧」に相当し、電圧Ｖｃｓは、「第３電圧」に相当する。また、電圧Ｖｉｎ＿ｌのデジタル値は、「第１デジタル値」に相当し、電圧Ｖｆｂのデジタル値は、「第２デジタル値」に相当し、電圧Ｖｃｓのデジタル値は、「第３デジタル値」に相当する。そして、オン期間出力回路４３は「出力回路」に相当する。
＜＜＜第１演算回路４４の構成＞＞＞
図５は、第１演算回路４４の構成の一例を示す図である。第１演算回路４４は、第２演算回路５０、第３演算回路５１及び第４演算回路５２を含んで構成される。
第１演算回路４４は、電圧Ｖｉｎ＿ｌと、電圧Ｖｆｂと、電圧Ｖｃｓと、に基づいて、ＮＭＯＳトランジスタ２５がオフした後にインダクタ電流がゼロとなるまでのオフ期間ｔｏｆｆ＿ｃｏｍｐを演算する回路である。
また、インダクタ電流ＩＬがゼロとなるようオフ期間ｔｏｆｆ＿ｃｏｍｐを演算することにより、ＡＣ－ＤＣコンバータ１０を臨界モードで動作させることができる。なお、電圧Ｖｃｓは、抵抗２６にインダクタ電流ＩＬが流れる際に抵抗２６によって生成される電圧である。
以下で、図６を参照しつつ、第２演算回路５０、第３演算回路５１及び第４演算回路５２について説明する。
第２演算回路５０は、電圧Ｖｉｎ＿ｌと、電圧Ｖｆｂと、ＮＭＯＳトランジスタ２５をオンするオン期間ｔｏｎと、に基づいて、ＮＭＯＳトランジスタ２５をオフする期間ｔｏｆｆ＿ｃｏｍｐのうちオフ期間ｔｏｆｆを演算する回路である。具体的には、第２演算回路５０は、オン期間出力回路４３からのオン期間ｔｏｎと、電圧Ｖｉｎ＿ｌ，Ｖｆｂと、から前述の式（４）を用いてオフ期間ｔｏｆｆを演算する。
第３演算回路５１は、ＮＭＯＳトランジスタ２５がオフした際のインダクタ電流ＩＬの減少率を演算する回路である。具体的には、第３演算回路５１は、図６に示すように、オン期間ｔｏｎ中の中心（ｔｏｎ/２）付近において、少なくとも２回、インダクタ電流ＩＬに応じた電圧Ｖｃｓを取得し、オン期間ｔｏｎ中のインダクタ電流ＩＬの増加率Ｓｏｎを演算する。
Ｓｏｎ＝［Ｖｃｓ（ｔｏｎ／２）－Ｖｃｓ（ｔｏｎ／２－Δｔ）］／（Δｔ） ・・・（５）
なお、増加率Ｓｏｎは、図６において、オン期間ｔｏｎにおける電圧Ｖｃｓの変化と等しいため、実線で示される斜線で表される。ここで、オン期間ｔｏｎの中心（ｔｏｎ/２）は「所定タイミング」に相当する。
その後、第３演算回路５１は、オン期間ｔｏｎと、第２演算回路５０が演算したオフ期間ｔｏｆｆと、増加率Ｓｏｎと、から、以下の式を用いて、オフ期間ｔｏｆｆ中のインダクタ電流ＩＬの減少率Ｓｏｆｆを演算する。なお、減少率Ｓｏｆｆは、図６において、オフ期間ｔｏｆｆにおける電圧Ｖｃｓの変化と等しいため、点線で示される斜線で表される。
Ｓｏｆｆ＝Ｓｏｎ×ｔｏｎ／ｔｏｆｆ ・・・（６）
なお、第３演算回路５１は、増加率Ｓｏｎを、オン期間ｔｏｎの中心付近での電圧Ｖｃｓに基づいて演算することとしたが、増加率Ｓｏｎを、オン期間ｔｏｎ開始後に所定期間が経過した後のタイミングでの電圧Ｖｃｓに基づいて演算してもよい。
ただし、所定期間が経過した後のタイミング（ｔｏｎ/２）での電圧Ｖｃｓから増加率Ｓｏｎを演算することは、ＮＭＯＳトランジスタ２５がオンした際のノイズの影響を抑制できるため好ましい。
第４演算回路５２は、オフセット演算回路６０、期間演算回路６１、加算回路６２を含んで構成され、減少率Ｓｏｆｆに基づいて、ＮＭＯＳトランジスタ２５をオフするオフ期間ｔｏｆｆ＿ｃｏｍｐを演算する回路である。
オフセット演算回路６０は、オン期間ｔｏｎの中心（ｔｏｎ/２）におけるインダクタ電流ＩＬと、増加率Ｓｏｎと、から、インダクタ電流ＩＬの所定値からのずれを示すオフセット値Ｖｏｆｆｓｅｔを演算する回路である。
具体的には、オフセット演算回路６０は、オン期間ｔｏｎの中心（ｔｏｎ/２）におけるインダクタ電流ＩＬに応じた電圧Ｖｃｓの値Ｖｃｓｄｅｔと、増加率Ｓｏｎと、から、以下の式を用いてオフセット値Ｖｏｆｆｓｅｔを演算する。
Ｖｏｆｆｓｅｔ＝Ｖｃｓｄｅｔ－Ｓｏｎ×ｔｏｎ/２ ・・・（７）
期間演算回路６１は、オフセット値Ｖｏｆｆｓｅｔを減少率Ｓｏｆｆで除算し、オフセット期間ｔｏｆｆ_ｏｆｆｓｅｔを演算する回路である。具体的には、期間演算回路６１は、オフセット期間ｔｏｆｆ_ｏｆｆｓｅｔを以下の式を用いて演算する。
ｔｏｆｆ_ｏｆｆｓｅｔ＝Ｖｏｆｆｓｅｔ／Ｓｏｆｆ ・・・（８）
加算回路６２は、オフセット期間ｔｏｆｆ_ｏｆｆｓｅｔを、第２演算回路５０が演算したオフ期間ｔｏｆｆに加算し、オフ期間ｔｏｆｆ＿ｃｏｍｐを演算する回路である。具体的には、加算回路６２は、以下の式を用いてオフ期間ｔｏｆｆ＿ｃｏｍｐを演算する。
ｔｏｆｆ＿ｃｏｍｐ＝ｔｏｆｆ＋ｔｏｆｆ_ｏｆｆｓｅｔ ・・・（９）
なお、第４演算回路５２は、オフセット演算回路６０、期間演算回路６１、加算回路６２を用いて、オフ期間ｔｏｆｆ＿ｃｏｍｐを演算することとした。しかしながら、第４演算回路５２は、インダクタ電流ＩＬのピーク値Ｖｃｓｐｋと、減少率Ｓｏｆｆと、から、オフ期間ｔｏｆｆ＿ｃｏｍｐを以下の式を用いて演算してもよい。
ｔｏｆｆ＿ｃｏｍｐ＝Ｖｃｓｐｋ／Ｓｏｆｆ ・・・（１０）
また、インダクタ電流ＩＬのピーク値Ｖｃｓｐｋは、オン期間ｔｏｎの最後の電圧Ｖｃｓの値から取得してもよいし、以下の式を用いて演算してもよい。
Ｖｃｓｐｋ＝Ｖｃｓｄｅｔ＋Ｓｏｎ×ｔｏｎ/２ ・・・（１１）
なお、オフ期間ｔｏｆｆ＿ｃｏｍｐは、「第１期間」に相当し、オン期間ｔｏｎは、「第２期間」に相当し、オフ期間ｔｏｆｆは、「第３期間」に相当し、オフセット期間ｔｏｆｆ_ｏｆｆｓｅｔは、「第４期間」に相当する。また、インダクタ電流ＩＬがゼロになることは、インダクタ電流ＩＬが「所定値」になることに相当する。
＜＜＜力率改善ＩＣ２４の動作＞＞＞
図７は、力率改善ＩＣ２４の動作を示すフローチャートであり、図８は、力率改善ＩＣ２４の動作の一例を示す図である。
以下では、図７及び図８を参照しつつ、力率改善ＩＣ２４の動作について説明する。
図８の時刻ｔ０において、力率改善ＩＣ２４は、“Ｈ”レベルの駆動信号Ｖｄｒを出力し、オン期間ｔｏｎが開始する。
オン期間ｔｏｎの開始後、第２演算回路５０は、オン期間出力回路４３からのオン期間ｔｏｎと、電圧Ｖｉｎ＿ｌ，Ｖｆｂと、から前述の式（４）を用いてオフ期間ｔｏｆｆを演算する（Ｓ１００）。
時刻ｔ０からｔｏｎ/２が経過した時刻ｔ１において、第３演算回路５１は、インダクタ電流ＩＬに応じた電圧Ｖｃｓの値Ｖｃｓｄｅｔ１を取得し、増加率Ｓｏｎを演算する（Ｓ１０１）。
その後、第３演算回路５１は、オン期間ｔｏｎ及びオフ期間ｔｏｆｆと、ＮＭＯＳトランジスタ２５がオンした際のインダクタ電流ＩＬの増加率Ｓｏｎと、から、前述の式（６）を用いて減少率Ｓｏｆｆを演算する（Ｓ１０２）。
そして、オフセット演算回路６０は、値Ｖｃｓｄｅｔ１と、増加率Ｓｏｎと、から、前述の式（７）を用いてオフセット値Ｖｏｆｆｓｅｔを演算する（Ｓ１０３）。
さらに、期間演算回路６１は、オフセット期間ｔｏｆｆ_ｏｆｆｓｅｔを前述の式（８）を用いて演算する（Ｓ１０４）。
最後に、加算回路６２は、オフセット期間ｔｏｆｆ_ｏｆｆｓｅｔをオフ期間ｔｏｆｆに加算し、オフ期間ｔｏｆｆ＿ｃｏｍｐを演算する（Ｓ１０５）。
その後、オン期間ｔｏｎが経過した後の時刻ｔ２において、力率改善ＩＣ２４は、“Ｌ”レベルの駆動信号Ｖｄｒを出力し、ＮＭＯＳトランジスタ２５をオフする（Ｓ１０６）。
そして、オフ期間ｔｏｆｆ_ｃｏｍｐが経過した後の時刻ｔ３において、力率改善ＩＣ２４は、“Ｈ”レベルの駆動信号Ｖｄｒを出力し、ＮＭＯＳトランジスタ２５をオンする（Ｓ１０７）。
なお、時刻ｔ３以降において、力率改善ＩＣ２４は、図７で示した処理Ｓ１００～Ｓ１０７を繰り返す。そして、力率改善ＩＣ２４が“Ｈ”レベルの駆動信号Ｖｄｒを出力し、ＮＭＯＳトランジスタ２５がオンする際に、インダクタ電流ＩＬがゼロとなると、オフセット期間ｔｏｆｆ_ｏｆｆｓｅｔもゼロとなる。このため、オフ期間ｔｏｆｆ_ｃｏｍｐは、オフ期間ｔｏｆｆと等しくなり、ＡＣ－ＤＣコンバータ１０は、臨界モードで動作する。
したがって、本実施形態の力率改善ＩＣ２４は、仮に、図８の時刻ｔ０に示したように、ＮＭＯＳトランジスタ２５がオンする際のインダクタ電流ＩＬがゼロとならなくとも、ＡＣ－ＤＣコンバータ１０を臨界モードで動作させ続けることができる。
＝＝＝変形例＝＝＝
図９は、デジタル信号処理回路（ＤＳＰ）を含む力率改善ＩＣ１００の構成の一例を示す図である。なお、図９において、図４と同じ参照符号が付されている回路は、図４と同一である。
力率改善ＩＣ１００は、アナログ・デジタル変換回路（ＡＤＣ）４０～４２、オン期間出力回路４３、ＤＳＰ７０、駆動回路４５を含んで構成される。
ＤＳＰ７０は、力率改善ＩＣ１００を動作させるためのプログラムが格納されたメモリ８０、ＡＣ－ＤＣコンバータ１０を臨界モードで動作させるための演算を行うコア回路８１を含んで構成される。
コア回路８１は、メモリ８０に格納されたプログラムを実行することにより、ＤＳＰ７０に様々な機能ブロックを実現する。コア回路８１は、ＡＣ－ＤＣコンバータ１０を臨界モードで動作させるための演算を行う第１演算部９０を実現する。
なお、詳細な説明は省略するが、第１演算部９０は、力率改善ＩＣ２４の第１演算回路４４に相当し、第１演算回路４４が行う図７の各処理を行う。したがって、このような力率改善ＩＣ１００を用いた場合であってもＡＣ－ＤＣコンバータ１０を臨界モードで動作させることができる。また、メモリ８０は、「記憶回路」に相当し、コア回路８１は、「演算回路」に相当する。
＝＝＝まとめ＝＝＝
以上、本実施形態のＡＣ－ＤＣコンバータ１０について説明した。力率改善ＩＣ２４の第１演算回路４４は、電圧Ｖｉｎ＿ｌ，Ｖｆｂと、ＮＭＯＳトランジスタ２５がオンする際の電圧Ｖｃｓと、から、ＮＭＯＳトランジスタ２５がオフした後にインダクタ電流ＩＬがゼロとなるまでのオフ期間ｔｏｆｆ＿ｃｏｍｐを演算する。これにより、第１分圧回路及び第２分圧回路を構成する抵抗３０～３３の抵抗値が定格値からずれた場合であっても、力率改善ＩＣ２４は、ＡＣ－ＤＣコンバータ１０を臨界モードで動作させることができる。
第１演算回路４４は、電圧Ｖｉｎ＿ｌ，Ｖｆｂと、オン期間ｔｏｎと、から、オフ期間ｔｏｆｆを演算し、減少率Ｓｏｆｆを演算し、オフ期間ｔｏｆｆ＿ｃｏｍｐを演算する。これにより、オン期間ｔｏｎ中に流れるインダクタ電流ＩＬを測定し続けることなく、オン期間ｔｏｎ中に流れるインダクタ電流ＩＬ及びオフ期間ｔｏｆｆ＿ｃｏｍｐ中に流れるインダクタ電流ＩＬをほぼ等しくすることができる。そして、力率改善ＩＣ２４は、ＡＣ－ＤＣコンバータ１０を臨界モードで動作させることができる。また、ＮＭＯＳトランジスタ２５がオフする際のインダクタ電流ＩＬを検出するための補助巻線や、マイナス検出用の抵抗が不要である。
第３演算回路５１は、オン期間ｔｏｎと、オフ期間ｔｏｆｆと、増加率Ｓｏｎと、から減少率Ｓｏｆｆを演算する。これにより、ＮＭＯＳトランジスタ２５がオフしている際のインダクタ電流ＩＬを測定することなく、減少率Ｓｏｆｆを演算することができる。
第３演算回路５１は、オン期間ｔｏｎのｔｏｎ/２における電圧Ｖｃｓから増加率Ｓｏｎを演算する。これにより、上述した通り、ＮＭＯＳトランジスタ２５がオフしている際のインダクタ電流ＩＬを測定することなく、減少率Ｓｏｆｆを演算することができるようになる。
オン期間ｔｏｎのｔｏｎ/２で電圧Ｖｃｓを検出することにより、ＮＭＯＳトランジスタ２５がオンする際のノイズの影響を抑制することができる。
第４演算回路５２は、オン期間ｔｏｎのｔｏｎ/２におけるインダクタ電流ＩＬと、増加率Ｓｏｎと、からインダクタ電流ＩＬのゼロからのずれを示すオフセット値Ｖｏｆｆｓｅｔを演算し、オフセット値Ｖｏｆｆｓｅｔを減少率Ｓｏｆｆで除算し、オフセット期間ｔｏｆｆ_ｏｆｆｓｅｔを演算し、オフセット期間ｔｏｆｆ_ｏｆｆｓｅｔをオフ期間ｔｏｆｆに加算し、オフ期間ｔｏｆｆ＿ｃｏｍｐを演算する。これにより、ＮＭＯＳトランジスタ２５がオンする際のノイズの影響を受けることなく、オフセット値Ｖｏｆｆｓｅｔを演算し、オフ期間ｔｏｆｆ＿ｃｏｍｐを演算することができる。
オフ期間ｔｏｆｆ＿ｃｏｍｐは、オン期間ｔｏｎの最後の電圧Ｖｃｓのピーク値Ｖｃｓｐｋから演算することもできる。
オン期間ｔｏｎを、電圧Ｖｆｂと、出力電圧Ｖｏｕｔが目的レベルとなる際の電圧Ｖｆｂを示す基準電圧と、の間の誤差から演算することができる。
力率改善ＩＣ２４の第１演算回路４４は、電圧Ｖｉｎ＿ｌ，Ｖｆｂ，Ｖｃｓのデジタル値に基づいて、オフ期間ｔｏｆｆ＿ｃｏｍｐを演算することができる。
力率改善ＩＣ２４は、オン期間ｔｏｎと、オフ期間ｔｏｆｆ＿ｃｏｍｐと、に従って、ＡＣ－ＤＣコンバータ１０を臨界モードで動作させることができる。
力率改善ＩＣ２４は、デジタル信号処理回路を含んでいてもよい
本実施形態の回路は、電源回路に用いて好適である。
上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。
１０ ＡＣ－ＤＣコンバータ
１１ 負荷
２０ 全波整流回路
２１，２３ コンデンサ
２２ ダイオード
２４，２４ａ，１００ 力率改善ＩＣ
２５ ＮＭＯＳトランジスタ
２６，３０～３３ 抵抗
４０～４２ アナログ・デジタル変換回路（ＡＤＣ）
４３ オン期間出力回路
４４ 第１演算回路
４５ 駆動回路
５０ 第２演算回路
５１ 第３演算回路
５２ 第４演算回路
６０ オフセット演算回路
６１ 期間演算回路
６２ 加算回路
８０ メモリ
８１ コア回路
９０ 第１演算部

Claims (11)

  1. 交流電圧に応じた整流電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、を備え、前記交流電圧から出力電圧を生成する電源回路の前記トランジスタのスイッチングを制御するスイッチング制御回路であって、
    前記整流電圧に応じた第１電圧と、前記出力電圧に応じた第２電圧と、前記トランジスタがオンした際の前記インダクタ電流と、に基づいて、前記トランジスタがオフした後に前記インダクタ電流が所定値となるまでの第１期間を演算する第１演算回路と、
    前記第２電圧に応じた第２期間で前記トランジスタをオンし、前記第１期間で前記トランジスタをオフする駆動回路と、
    を備え、
    前記第１演算回路は、
    前記第１電圧と、前記第２電圧と、前記トランジスタをオンする前記第２期間と、に基づいて、前記トランジスタをオフする期間のうち第３期間を演算する第２演算回路と、
    少なくとも前記第３期間に基づいて、前記トランジスタがオフした際の前記インダクタ電流の減少率を演算する第３演算回路と、
    前記減少率に基づいて、前記トランジスタをオフする前記第１期間を演算する第４演算回路と、
    を備える、スイッチング制御回路。
  2. 請求項１に記載のスイッチング制御回路であって、
    前記第３演算回路は、
    前記第２期間及び前記第３期間と、前記トランジスタがオンした際の前記インダクタ電流の増加率に基づいて、前記減少率を演算する、
    スイッチング制御回路。
  3. 請求項２に記載のスイッチング制御回路であって、
    前記第３演算回路は、
    前記第２期間中の所定タイミングにおける前記インダクタ電流に応じた第３電圧に基づいて、前記増加率を演算する、
    スイッチング制御回路。
  4. 請求項３に記載のスイッチング制御回路であって、
    前記所定タイミングは、前記第２期間の開始後に所定期間が経過した後のタイミングである、
    スイッチング制御回路。
  5. 請求項３又は請求項４に記載のスイッチング制御回路であって、
    前記第４演算回路は、
    前記所定タイミングにおける前記インダクタ電流と、前記増加率と、に基づいて、前記インダクタ電流の前記所定値からのずれを示すオフセット値を演算するオフセット演算回路と、
    前記オフセット値を前記減少率で除算し、第４期間を演算する期間演算回路と、
    前記第４期間を前記第３期間に加算し、前記第１期間を演算する加算回路と、
    を備える、スイッチング制御回路。
  6. 請求項１から請求項４のいずれか一項に記載のスイッチング制御回路であって、
    前記第４演算回路は、
    前記インダクタ電流のピーク値と、前記減少率に基づいて、前記第１期間を演算する、
    スイッチング制御回路。
  7. 請求項１から請求項６のいずれか一項に記載のスイッチング制御回路であって、
    前記第２電圧と、前記出力電圧の基準となる基準電圧と、の誤差に応じた前記第２期間を出力する出力回路と、
    を更に備える、スイッチング制御回路。
  8. 請求項１から請求項７のいずれか一項に記載のスイッチング制御回路であって、
    前記整流電圧を分圧して前記第１電圧を生成する第１分圧回路からの前記第１電圧を第１デジタル値に変換する第１アナログ・デジタル変換回路と、
    前記出力電圧を分圧して前記第２電圧を生成する第２分圧回路からの前記第２電圧を第２デジタル値に変換する第２アナログ・デジタル変換回路と、
    前記トランジスタの接地側の抵抗に生じる電圧を第３デジタル値に変換する第３アナログ・デジタル変換回路と、
    を更に備える、スイッチング制御回路。
  9. 請求項１から請求項８のいずれか一項に記載のスイッチング制御回路であって、
    前記所定値は、前記電源回路を臨界モードで動作させるための値である、
    スイッチング制御回路。
  10. 交流電圧に応じた整流電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、を備え、前記交流電圧から出力電圧を生成する電源回路の前記トランジスタのスイッチングを制御するスイッチング制御回路であって、
    記憶回路と、
    演算回路と、
    を備え、
    前記演算回路は、
    前記整流電圧に応じた第１電圧と、前記出力電圧に応じた第２電圧と、前記トランジスタがオンした際の前記インダクタ電流と、に基づいて、前記トランジスタがオフした後に前記インダクタ電流が所定値となるまでの第１期間を演算する第１演算部、
    を備え、
    前記第１演算部は、
    前記第１電圧と、前記第２電圧と、前記第２電圧に応じて前記トランジスタをオンする第２期間と、に基づいて、前記トランジスタをオフする期間のうち第３期間を演算する第２演算部と、
    少なくとも前記第３期間に基づいて、前記トランジスタがオフした際の前記インダクタ電流の減少率を演算する第３演算部と、
    前記減少率に基づいて、前記トランジスタをオフする前記第１期間を演算する第４演算部と、
    を備える、スイッチング制御回路。
  11. 交流電圧から出力電圧を生成する電源回路であって、
    前記交流電圧に応じた整流電圧が印加されるインダクタと、
    前記インダクタに流れるインダクタ電流を制御するトランジスタと、
    前記整流電圧に応じた第１電圧と、前記出力電圧に応じた第２電圧と、前記トランジスタがオンした際の前記インダクタ電流と、に基づいて、前記トランジスタがオフした後に前記インダクタ電流が所定値となるまでの第１期間を演算する第１演算回路と、
    前記第２電圧に応じた第２期間で前記トランジスタをオンし、前記第１期間で前記トランジスタをオフする駆動回路と、
    を備え、
    前記第１演算回路は、
    前記第１電圧と、前記第２電圧と、前記トランジスタをオンする前記第２期間と、に基づいて、前記トランジスタをオフする期間のうち第３期間を演算する第２演算回路と、
    少なくとも前記第３期間に基づいて、前記トランジスタがオフした際の前記インダクタ電流の減少率を演算する第３演算回路と、
    前記減少率に基づいて、前記トランジスタをオフする前記第１期間を演算する第４演算回路と、
    を備える、電源回路。
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