JP2015039261A - 半導体装置及びスイッチング電源装置 - Google Patents

Abstract

【課題】ＣＰＵのＰＦＣ制御に係る処理負荷を軽減させる。
【解決手段】半導体装置（５）は、カウンタ回路のカウント値（ＣＯＵＴ）と第１基準値（ＣＰ１）との比較結果に応じてスイッチング素子を制御する制御信号（ＶＰＷＭ）を生成する。半導体装置は、制御信号を生成するとき、複数のコンパレータ回路（ＣＭＰ１〜４）によって、スイッチング電源装置の出力電圧と目標電圧との第１の比較、スイッチング電源装置の入力電圧と基準電圧との第２の比較、前記検出電圧と前記基準電圧との第３の比較、及びインダクタの電流に応じた電圧と前記入力電圧との第４の比較を行う。更に半導体装置は、第３の比較の結果信号と第４の比較の結果信号との位相差が検出されない場合に、更新部によって第１及び第２の比較の結果信号に基づいて第１基準値を更新し、前記位相差が検出された場合に、更新部によって当該位相差に基づいて第１基準値を更新する。
【選択図】図１

Description

本発明は、スイッチング電源装置、及びスイッチング電源装置を構成するスイッチング素子を制御するための半導体装置に関し、特に、ＡＣ／ＤＣコンバータを構成するスイッチング電源装置に適用して有効な技術に関する。

交流電圧を直流電圧に変換するＡＣ／ＤＣコンバータを構成するスイッチング電源装置は、交流電源から供給される入力電圧及び入力電流の位相差に起因する力率の悪化や高調波ノイズの発生を抑制するため、ＰＦＣ回路が広く用いられている。

ＰＦＣ回路は、スイッチング電源装置内の各種の電圧及び電流を検出するとともに、それらの検出結果に基づいて所定の周期のＰＷＭ（ｐｕｌｓｅ ｗｉｄｔｈ ｍｏｄｕｌａｔｉｏｎ）信号を生成し、そのＰＷＭ信号によってインダクタ（コイル）の電流をスイッチング制御することで、所望の出力電圧を生成し、且つＡＣ／ＤＣコンバータに入力される電圧と電流の力率を改善する。

従来、ＰＦＣ回路を含む種々のスイッチング電源装置は、主にアナログ制御によって実現されていた。アナログ制御のＰＦＣ回路の従来技術としては、例えば特許文献１及び特許文献２に開示がある。

しかしながら、近年、低コスト化やチューニングの容易化等の要求から、ＰＦＣ回路を含む種々のスイッチング電源回路は、ディジタル制御を主とした制御方式に代わりつつある。具体的には、ＰＦＣ回路において、インダクタの電流を制御するためのスイッチング素子（ＭＯＳＦＥＴ等）のオン・オフを制御するコントロール部が、従来の誤差増幅回路（エラーアンプ）を備えたアナログＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）からマイクロコントローラ（以下、単にマイコンと称する。）等のプログラム処理装置に置き換わりつつある。例えば、エアコン等の民生用機器におけるモータ制御システムでは、システム全体を統括するマイコンによってＰＦＣ制御を実現している。ディジタル制御方式のＰＦＣ回路の従来技術としては、例えば特許文献３に開示がある。

特開２００９−３８９５７号公報 特開平５−２１９７２８号公報 特開２００８−９９４４０号公報

ディジタル制御方式のＰＦＣ回路では、マイコンにおけるＰＷＭタイマ（例えば、汎用タイマ（ＧＰＴ；Ｇｅｎｅｒａｌ Ｐｕｒｐｏｓｅ Ｔｉｍｅｒ））によって、所望のデューティ比のＰＷＭ信号を生成する。具体的には、先ず、マイコンに搭載された複数のＡ／Ｄコンバータが、ＰＦＣ回路の出力電圧、入力電圧、及びインダクタに流れる電流を所定のサンプリング周期で夫々サンプリングし、ディジタルコードに変換するとともに、ＣＰＵに対して割り込み要求を発行する。次に、ＣＰＵが、Ａ／Ｄコンバータから発行された割り込み要求に応じて、出力すべきＰＷＭ信号のパルス幅（デューティ比）を決定するための演算処理を行う。例えば、ＣＰＵは、ＰＦＣ回路の出力電圧の検出値と出力電圧の目標値との差分を算出するとともに、その差分と入力電圧の検出値とを乗算し、その乗算結果とインダクタに流れる電流の検出値との偏差を算出する。更に、ＣＰＵは、算出した偏差に基づいて、出力すべきＰＷＭ信号のパルス幅（デューティ比）を決定し、ＰＭＷタイマに設定する。ＰＷＭタイマが設定された制御条件に従ってパルスを生成することにより、所望のＰＷＭ信号が出力される。パルス幅を決定するためのＣＰＵによる演算処理とＰＷＭタイマの制御条件の更新は、例えばＰＷＭ信号の一周期毎に実行される。

このように、ディジタル制御方式のＰＦＣ回路では、Ａ／Ｄコンバータによって各種の電圧及び電流を検出しているため、夫々のＡ／ＤコンバータによるＡＤ変換の開始タイミングやＡＤ変換の終了タイミング等においてＣＰＵに対する割込み制御が発生する。しかしながら、ＣＰＵは、スイッチング電源装置のＰＦＣ制御のみならず、それ以外の制御（例えば、モータ制御システムにおける全体制御等）も行うことから、ＰＦＣ制御以外の制御に係る処理内容によっては、ＣＰＵが高負荷状態に陥る虞がある。ＣＰＵが高負荷状態に陥ってしまうと、上記のようにＡ／Ｄコンバータから割り込み要求が発生したとしても、ＣＰＵによる割り込み処理が速やかに実行されず、最適なタイミングで最適なパルス幅のＰＷＭ信号を生成することができない。その結果、電力の変換効率の低下や力率の改善効果の低下を招くという問題がある。逆に、ＰＦＣ制御をその他の制御よりも優先して行うようにすると、ＰＦＣ制御に係るＡ／Ｄコンバータからの割り込み要求が高頻度で発生することから、ＰＦＣ制御によってＣＰＵの処理負荷が高くなり、ＰＦＣ制御以外のその他の制御に影響を与える虞がある。

このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記のとおりである。

すなわち、半導体装置は、カウンタ回路のカウント値と第１基準値との比較結果に応じてスイッチング素子のオン・オフを制御するための制御信号を生成する。半導体装置は、制御信号を生成するとき、複数のコンパレータ回路によって、スイッチング電源装置の出力電圧と目標電圧との第１の比較、スイッチング電源装置の入力電圧と基準電圧との第２の比較、前記検出電圧と前記基準電圧との第３の比較、及びインダクタの電流に応じた電圧と前記入力電圧との第４の比較を行う。更に半導体装置は、第３の比較に応じた比較結果信号と第４の比較に応じた比較結果信号との位相差比較を行う。前記位相差が検出されない場合に、プログラム処理を実行するデータ処理制御部の代わりに更新部によって、第１及び第２の比較に応じた比較結果信号に基づいて前記第１基準値を更新し、前記位相差が検出された場合に、前記更新部によって当該位相差に基づいて前記第１基準値を更新する。

本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、本スイッチング電源装置によれば、ＣＰＵのＰＦＣ制御に係る処理負荷を軽減させることができる。

図１は、実施の形態１に係るスイッチング電源装置を例示するブロック図である。 図２は、ＰＷＭタイマ１１の具体的な構成を例示するブロック図である。 図３は、制御信号ＶＰＷＭとイネーブル信号ＶＥＮを例示するタイミングチャート図である。 図４は、コンパレータ回路ＣＭＰ１〜ＣＭＰ４の動作例を示すタイミングチャート図である。 図４は、コンパレータ回路ＣＭＰ１〜ＣＭＰ４の内部構成を例示する図である。 図６は、コンパレータ回路ＣＭＰ１による比較結果信号ＶＣＭＰ１を例示するタイミングチャート図である。 図７は、コンパレータ回路ＣＭＰ４による比較結果信号ＶＣＭＰ４を例示するタイミングチャート図である。 図８は、コンパレータ回路ＣＭＰ２、３による比較結果信号ＶＣＭＰ２、３と位相比較回路１２による位相差信号ＶＵＰ、ＶＤＷＮを例示するタイミングチャート図である。 図９は、比較結果信号ＶＣＭＰ２、ＶＣＭＰ３の立ち上がりエッジと立ち下がりエッジの双方で位相差信号ＶＵＰ、ＶＤＷＮを生成する場合のタイミングチャート図である。 図１０は、位相比較回路１２の内部構成を例示する図である。 図１１は、スイッチング電源装置１００における入力電圧ＶＩＮの検出電圧ＶＳ＿ＩＮのタイミングチャート図である。 図１２は、図１１に示される範囲Ｘを拡大したタイミングチャート図である。 図１３は、図１１に示される範囲Ｙを拡大したタイミングチャート図である。 図１４は、更新部１４の内部構成を例示する図である。 図１５は、更新部１４によるコンペアレジスタ１１１の更新タイミングを例示するタイミングチャート図である。 図１６は、スイッチング電源装置１００による入力電圧ＶＩＮと入力電流ＩＩＮの波形例を示す図である。 図１７は、実施の形態２に係るスイッチング電源装置を例示するブロック図である。 図１８は、実施の形態２に係るスイッチング電源装置におけるコンパレータ回路ＣＭＰ２、ＣＭＰ３と位相比較回路１２の動作タイミングを例示する図である。

１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕（コンパレータ回路と位相比較回路によって出力電圧と目標電圧との比較及び入力電圧と入力電流の位相比較を行い、更新部によって前記比較の結果に基づいてＰＷＭタイマ部のコンペア値を更新する半導体装置）
本願の代表的な実施の形態に係る半導体装置（５，８）は、スイッチング電源装置（１００、１０１）におけるスイッチング素子のオン・オフを制御する制御信号（ＶＰＷＭ）を生成する。前記半導体装置は、プログラム処理を行うデータ処理制御部（１０）と、前記データ処理制御部からの指示に応じて周期的なカウント動作を行うとともに、当該カウント動作によるカウント値（ＣＯＵＴ）と第１基準値（ＣＰ１）とを比較し、比較結果に応じて前記制御信号を生成するタイマ部（１１）と、を有する。前記半導体装置は更に、前記スイッチング電源装置の出力電圧（ＶＯＵＴ）と目標電圧（ＴＧＴ）とを比較し、比較結果に応じた第１比較結果信号（ＶＣＭＰ１）を出力する第１コンパレータ回路（ＣＭＰ１）を有する。前記半導体装置は更に、前記スイッチング電源装置の入力電圧（ＶＩＮ）と所定の基準電圧（ＶＲＥＦ）とを比較し、比較結果に応じた第２比較結果信号（ＶＣＭＰ２）を出力する第２コンパレータ回路（ＣＭＰ２）を有する。前記半導体装置は更に、前記スイッチング電源装置におけるインダクタ（Ｌ）に流れる電流（ＩＩＮ）に応じた電圧と前記所定の基準電圧とを比較し、比較結果に応じた第３比較結果信号（ＶＣＭＰ３）を出力する第３コンパレータ回路（ＣＭＰ３）を有する。前記半導体装置は更に、前記インダクタに流れる電流に応じた電圧と前記入力電圧とを比較し、比較結果に応じた第４比較結果信号（ＶＣＭＰ４）を生成する第４コンパレータ回路（ＣＭＰ４）を有する。前記半導体装置は、更に、前記第２比較結果信号と前記第３比較結果信号との位相比較を行い、位相差が検出された場合に、その位相差に応じたパルス幅を持つ位相差信号（ＶＵＰ、ＶＤＷＮ）を出力する位相比較回路（１２）と、更新部（１４）とを有する。前記更新部は、前記位相比較回路によって前記位相差が検出されない場合に、前記第１比較結果信号及び前記第４比較結果信号に基づいて前記第１基準値を更新し、前記位相比較回路によって前記位相差が検出された場合に、前記位相差信号のパルス幅に応じて前記第１基準値を更新する。

本半導体装置によれば、スイッチング電源装置の出力電圧、入力電圧、及びインダクタに流れる電流の検出をＡ／Ｄコンバータではなく第１乃至４コンパレータ回路によって行うから、データ処理制御部（ＣＰＵ）に対する割り込み要求の発生の頻度を低減させることができる。これにより、データ処理制御部が、ＰＦＣ制御の他に別の制御（例えば、システム全体の制御等）を行う場合であっても、その制御に与える悪影響を抑えることができる。また、本半導体装置によれば、データ処理制御部に代わって更新部が第１基準値の更新を行うから、データ処理制御部が別の処理で高負荷状態に陥ったとしても、最適なタイミングで最適なデューティ比の制御信号を生成することができ、スイッチング電源装置における電力の変換効率や力率の改善効果の低下を防ぐことができる。更に、第１比較結果信号（出力電圧と目標電圧との比較結果）と第４比較結果信号（入力電圧とインダクタの電流に応じた電圧との比較結果）に基づいて第１基準値を更新するだけでなく、第２及び第３比較結果信号の位相差（入力電圧とインダクタの電流の位相差）に応じて第１基準値を更新するので、より短時間にスイッチング電源装置の入力電圧と電流の位相合わせを行うことができる。

〔２〕（第２及び第３比較結果信号の立ち上がりと立ち下がりの双方のタイミングで位相比較：図９参照）
項１の半導体装置において、前記位相比較回路は、前記第２比較結果信号及び前記第３比較結果信号の立ち上がり及び立ち下がり時の位相差を検出し、その位相差に応じた前記位相差信号を生成する。

これによれば、第２比較結果信号及び第３比較結果信号の立ち上がり時又は立ち下がり時の何れか一方のみで位相差信号を出力する場合に比べてスイッチング電源装置の入力電圧と入力電流の位相差に基づく制御信号のデューティ比の更新頻度が上がるから、入力電圧と入力電流の位相合わせの時間を更に短くすることができる。

〔３〕（コンペアレジスタの変更量の重み付けを相異させる：図１５参照）
項１又は２の半導体装置において、前記位相差信号に基づく前記第１基準値の変更量は、前記第１比較結果信号及び前記第４比較結果信号に基づく前記第１基準値の変更量よりも大きくされる。

これによれば、入力電圧と入力電流の位相がずれているときの位相合わせの時間を更に短くすることができ、且つ、スイッチング電源装置が安定状態（出力電圧が目標電圧に到達し、入力電圧と入力電流の位相が限りなく近づいた状態）に入ったときの力率の低下を抑えることができる。

〔４〕（更新部の詳細動作：図１５参照）
項１乃至３の何れかの半導体装置において、前記更新部は、前記位相比較回路によって前記位相差が検出されない場合に、前記出力電圧が前記目標電圧よりも低く、且つ前記インダクタに流れる電流に応じた電圧が前記入力電圧よりも低ければ、前記制御信号のパルス幅が大きくなるように前記第１基準値を変更する。また、更新部は、前記出力電圧が前記目標電圧よりも高く、又は前記インダクタに流れる電流に応じた電圧が前記入力電圧よりも高ければ、前記制御信号のパルス幅が小さくなるように前記第１基準値を変更する。更に更新部は、前記位相比較回路によって前記位相差が検出された場合に、前記第３比較結果信号が前記第２比較結果信号よりも位相が遅れていれば、前記位相差信号のパルス幅に応じて前記制御信号のパルス幅が大きくなるように前記第１基準値を変更する。更に更新部は、前記第３比較結果信号が前記第２比較結果信号よりも位相が進んでいれば、前記位相差信号のパルス幅に応じて前記制御信号のパルス幅が小さくなるように前記第１基準値を変更する。

これによれば、スイッチング電源装置の出力電圧が目標電圧と等しく、且つスイッチング電源装置の入力電圧と入力電流との位相差が小さくなるようにスイッチング素子を制御する制御信号を、容易に生成することが可能となる。

〔５〕（スイッチング電源装置）
本願の代表的な実施の形態に係るスイッチング電源装置（１００、１０１）は、交流電圧を整流して出力する整流回路（２）と、整流回路から出力された電圧の供給を受ける入力ノード（ＶＩＮ）と第１ノード（ＮＳＷ）との間に設けられる第１インダクタ（Ｌ）と、出力ノード（ＶＯＵＴ）とグラウンド電圧が供給されるグラウンドノードとの間に設けられる容量（Ｃ）を有する。スイッチング電源装置は更に、項１乃至４の何れかの半導体装置（５，８）と、前記グラウングラウンドノードと前記第１ノードとの間に設けられ、前記半導体装置によって生成された前記制御信号に基づいてオン・オフが制御されるスイッチング素子（ＳＷ）と、を有する。前記スイッチング電源装置は、更に、前記第１ノードと前記出力ノード（ＶＯＵＴ）との間に設けられ、前記スイッチング素子がオフしている期間に前記第１ノードと前記出力ノードとの間に電流経路を形成する整流素子（Ｄ）を有する。

これによれば、力率の改善効果が高く、且つ出力電圧の安定性が高いスイッチング電源装置を提供することができる。

〔６〕（スイッチング素子と直列接続された抵抗の電圧をスイッチング素子のオン期間に検出）
項５のスイッチング電源装置は、前記第１ノードと前記グラウンドノードとの間に前記スイッチング素子と直列に接続される抵抗（ＲＩＯＮ）を更に有する。前記半導体装置は、前記抵抗の両端に発生する電圧を前記インダクタに流れる電流に応じた電圧（ＶＳ＿ＩＯＮ）として入力する。前記第２乃至４コンパレータ回路は、前記スイッチング素子のオン期間における所定のタイミングで、夫々の比較動作を行う。

スイッチング素子がオンしている期間は、第１インダクタからスイッチング素子及び抵抗を経由してグラウンドノードに電流が流れる。本スイッチング電源装置によれば、スイッチング素子のオン期間に、抵抗の両端に発生する電圧を前記検出電圧として取り込むので、第１インダクタに流れる電流を精度良く且つ容易に検出することができる。

〔７〕（アップカウントとダウンカウントの切り替わりタイミングで比較動作を実行）
項６のスイッチング電源装置において、前記スイッチング素子は、前記制御信号が第１論理レベル（ハイレベル）の場合にオン状態とされ、前記制御信号が前記第１論理レベルと反対の第２論理レベル（ローレベル）の場合にオフ状態とされる。前記タイマ部は、アップカウントとダウンカウントを所定の周期で繰り返し実行し、三角波状のカウント値を出力するカウンタ回路（１１０）と、前記第１基準値が設定される第１レジスタ（１１１）と、前記カウンタ回路のアップカウントとダウンカウントの切り替わり点に応じた第２基準値（ＣＰ２）が設定される第２レジスタ（１１２）と、信号生成部（１１３）とを含む。前記信号生成部は、前記カウンタ回路のカウント値（ＣＯＵＴ）と前記第１レジスタに設定された前記第１基準値とを比較し、比較結果に応じて信号レベルが前記第１論理レベルと前記第２論理レベルで切り替わるように前記制御信号を生成する。信号生成部は更に、前記制御信号が前記第１論理レベルとなる期間において前記カウント値が前記第２基準値と一致したらイネーブル信号（ＶＥＮ）をアサートする。前記第２乃至４コンパレータ回路は、前記イネーブル信号がアサートされたことに応じて、夫々の比較動作を行う。

これによれば、スイッチング素子のオン期間に第１インダクタに流れる電流を精度良く検出するとともに、その検出結果に基づいて位相差信号を生成することが容易となる。

〔８〕（インダクタの二次巻線に流れる電流を検出）
項５のスイッチング電源装置（１０１）は、前記第１インダクタと磁気的に結合される第２インダクタ（ＬＡ）と、前記第２インダクタに流れる電流を電圧に変換する抵抗（ＲＩＳＡ）と、を更に有する。前記半導体装置は、前記抵抗によって変換された電圧（ＶＳ＿ＩＬ）を前記インダクタに流れる電流に応じた電圧として入力する。

これによれば、第１インダクタに流れる電流を常時検出することができるので、第２乃至４コンパレータ回路は、スイッチング素子のオン・オフのタイミングに限定されず、所望のタイミングで比較動作を行うことが可能となる。これにより、ＰＦＣ制御のリアルタイム性が向上する。

〔９〕（半導体装置）
本願の代表的な実施の形態に係る半導体装置（５，８）は、スイッチング電源装置（１００、１０１）におけるスイッチング素子（ＳＷ）のオン・オフを制御する制御信号（ＶＰＷＭ）を生成する。本半導体装置は、プログラム処理を行うデータ処理制御部（１０）と、前記データ処理制御部からの指示に応じて周期的なカウント動作を行うとともに、当該カウント動作によるカウント値（ＣＯＵＴ）と第１基準値（ＣＰ１）とを比較し、比較結果に応じて前記制御信号を生成するタイマ部（１１）と、を有する。前記半導体装置は更に、前記スイッチング電源装置の出力電圧を入力するための第１端子（ＰＶＯＵＴ）と、前記スイッチング電源装置の入力電圧（ＶＩＮ）を入力するための第２端子（ＰＶＩＮ）と、前記スイッチング電源装置におけるインダクタ（Ｌ）に流れる電流（ＩＩＮ）の検出値に応じた検出電圧を入力するための第３端子（ＰＩＳ）と、を有する。前記半導体装置は更に、前記スイッチング電源装置の出力電圧の目標値に応じた電圧と、前記第１端子に入力された電圧とを比較し、比較結果に応じた第１比較結果信号（ＶＣＭＰ１）を出力する第１コンパレータ回路（ＣＭＰ１）を有する。前記半導体装置は更に、前記第２端子に入力された電圧と所定の基準電圧（ＶＲＥＦ）とを比較し、比較結果に応じた第２比較結果信号（ＶＣＭＰ２）を出力する第２コンパレータ回路（ＣＭＰ２）と、前記第３端子に入力された電圧と前記所定の基準電圧とを比較し、比較結果に応じた第３比較結果信号（ＶＣＭＰ３）を生成する第３コンパレータ回路（ＣＭＰ３）と、を有する。前記半導体装置は更に、前記第２端子に入力された電圧と前記第３端子に入力された電圧とを比較し、比較結果に応じた第４比較結果信号（ＶＣＭＰ４）を出力する第４コンパレータ回路（ＣＭＰ４）を有する。前記半導体装置は更に、前記第３比較結果信号と前記第２比較結果信号との位相比較を行い、位相差が検出された場合に、その位相差に応じたパルス幅を持つ位相差信号（ＶＵＰ、ＶＤＷＮ）を出力する位相比較回路（１２）と、更新部（１４）とを有する。前記更新部は、前記位相比較回路によって前記位相差が検出されない場合に、前記第１比較結果信号と前記第４比較結果信号とに基づいて、前記出力電圧が前記目標値と等しく且つ前記入力電圧と前記インダクタに流れる電流との位相差が小さくなるように前記第１基準値を更新する。また、前記更新部は、前記位相比較回路によって前記位相差が検出された場合に、前記入力電圧と前記インダクタに流れる電流との位相差が小さくなるように、前記位相差信号のパルス幅に応じて前記第１基準値を更新する。

本半導体装置によれば、スイッチング電源装置の出力電圧、入力電圧、及びインダクタに流れる電流の検出をＡ／Ｄコンバータではなく第１乃至４コンパレータ回路によって行うから、データ処理制御部（ＣＰＵ）に対する割り込み要求の発生の頻度を低減させることができる。これにより、データ処理制御部が、ＰＦＣ制御の他に別の制御（例えば、システム全体の制御等）を行う場合であっても、その制御に与える悪影響を抑えることができる。また、本半導体装置によれば、データ処理制御部に代わって更新部が第１基準値の更新を行うから、データ処理制御部が別の処理で高負荷状態に陥ったとしても、最適なタイミングで最適なデューティ比の制御信号を生成することができ、スイッチング電源装置における電力の変換効率や力率の改善効果の低下を防ぐことができる。更に、第１比較結果信号（出力電圧と目標電圧との比較結果）と第４比較結果信号（入力電圧とインダクタの電流に応じた電圧との比較結果）に基づいて第１基準値を更新するだけでなく、第２及び第３比較結果信号の位相差（入力電圧とインダクタの電流の位相差）に応じて第１基準値を更新するので、より短時間にスイッチング電源装置の入力電圧と電流の位相合わせを行うことができる。

２．実施の形態の詳細
実施の形態について更に詳述する。なお、発明を実施するための形態を説明するための全図において、同一の機能を有する要素には同一の符号を付して、その繰り返しの説明を省略する。

≪実施の形態１≫
図１は、実施の形態１に係るスイッチング電源装置を例示するブロック図である。同図に示されるスイッチング電源装置１００は、ディジタル制御方式のＡＣ／ＤＣコンバータを構成し、ＰＷＭ制御によってスイッチング素子ＳＷ１をオン・オフさせることにより、交流電源２０から供給された交流電力ＶＡＣを所望の直流電圧に変換するとともに力率を改善する。スイッチング電源装置１００は、例えば、モータ制御システムの一部として、エアコンや自動車等に適用することができる。

図１に示されるように、スイッチング電源装置１００は、整流部２、入力電圧検出部３と、出力電圧検出部４と、マイコン５、電圧コンバータ回路６とを含んで構成される。交流電源１は、特に制限されないが、商用交流電源であり、５０Ｈｚ又は６０Ｈｚの正弦波の交流電圧ＶＡＣ（例えば１００Ｖ）を出力する。整流部２は、交流電源２０から供給された交流電圧ＶＡＣを整流して出力する。例えば、整流部２はダイオードブリッジ回路を含んで構成される。ダイオードブリッジ回路は、例えば複数のダイオードを組み合わせて構成された全波整流回路である。

入力電圧検出部３、出力電圧検出部４、マイコン５、及び電圧コンバータ回路６は、連続モードの昇圧型のＰＦＣ回路を構成する。電圧コンバータ回路６は、例えば、インダクタＬ、スイッチング素子ＳＷ、整流素子Ｄ、ゲートドライバ７、検出抵抗ＲＩＯＮ、及び出力容量Ｃを含んで構成される。電圧コンバータ回路６は、整流回路２によって整流された電圧を入力し、スイッチング素子ＳＷによってインダクタＬに流れる電流ＩＩＮを制御することにより、入力電圧ＶＩＮを目標とする直流電圧（以下、目標電圧ＴＧＴと称する。）に変換して出力する。例えば、電圧コンバータ回路６は、１００Ｖの整流電圧を３００Ｖの直流電圧に変換する。なお、本実施の形態では、電圧コンバータ回路６の入力電圧と入力電流を夫々参照符号ＶＩＮ、ＩＮＮで表し、電圧コンパレータ回路６（スイッチング電源装置１００）の出力電圧と出力電流を夫々参照符号ＶＯＵＴ、ＩＯＵＴで表す。また、ＶＩＮやＶＯＵＴ等の電圧を表す参照符号は、その電圧が供給されるノードをも表すものとする。

インダクタＬは、その一端がノードＶＩＮに接続され、その他端がノードＮＳＷに接続される。スイッチング素子ＳＷは、ノードＮＳＷとグラウンドノードとの間に設けられ、インダクタＬに流れる電流ＩＮＮを制御する。特に制限されないが、スイッチング素子ＳＷは、例えば高耐圧のＭＯＳトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等である。同図には、スイッチング素子ＳＷ１として、Ｎチャネル型のＭＯＳトランジスタを用いた場合が例示されている。

ゲートドライバ７は、マイコン５から出力された制御電圧ＶＰＷＭに基づいてスイッチング素子ＳＷをオン・オフさせる。例えば、ゲートドライバ７は、制御電圧ＶＰＷＭが第１論理レベル（例えば、ハイ（Ｈｉｇｈ）レベル）である場合にスイッチング素子ＳＷをオンさせ、制御電圧ＶＰＷＭが第２論理レベル（例えば、ロー（Ｌｏｗ）レベル）である場合にスイッチング素子ＳＷをオフさせる。なお、図１では、ゲートドライバ７によってスイッチング素子ＳＷを駆動する構成が例示されているが、マイコン５からの制御電圧ＶＰＷＭによって直接、スイッチング素子ＳＷを駆動する構成であっても良い。なお、本実施の形態では、第１論理レベルをハイレベルとし、第２論理レベルをローレベルとして説明するが、その逆であっても良い。

整流素子Ｄは、ノードＮＳＷと出力ノードＶＯＵＴの間に設けられ、スイッチング素子ＳＷがオフしている期間にノードＮＳＷと出力ノードＶＯＵＴとの間に電流経路を形成する。整流素子Ｄは、例えばショットキーダイオードであり、アノードがノードＮＳＷに接続され、カソードが出力端子ＶＯＵＴに接続される。出力容量Ｃは、出力端子ＶＯＵＴとグラウンドノードとの間に接続され、出力電圧ＶＯＵＴを安定させる。

入力電圧検出部３は、入力電圧ＶＩＮを検出し、検出電圧ＶＳ＿ＩＮをマイコン５に供給する。入力電圧検出部３は、例えば、入力ノードＶＩＮとグラウンドノードとの間に直列に接続された抵抗Ｒ１、Ｒ２を含んで構成され、入力電圧ＶＩＮを抵抗Ｒ１、Ｒ２によって分圧することで、検出電圧ＶＳ＿ＩＮを生成する。

出力電圧検出部４は、出力電圧ＶＯＵＴを検出し、検出電圧ＶＳ＿ＯＵＴをマイコン５に供給する。出力電圧検出部４は、例えば、出力ノードＶＯＵＴとグラウンドノードとの間に直列に接続された抵抗Ｒ３、Ｒ４を含んで構成され、出力電圧ＶＯＵＴを抵抗Ｒ３、Ｒ４によって分圧することで、検出電圧ＶＳ＿ＯＵＴを生成する。例えば、抵抗比Ｒ４／Ｒ３を“１／５９”とすることで、“３００Ｖ”の出力電圧ＶＯＵＴから“５Ｖ”の検出電圧ＶＳ＿ＯＵＴを生成することができる。

なお、同図では、入力電圧検出部３及び出力電圧検出部４をマイコン５の外部に設けているが、マイコン５の耐圧が許容される場合には、マイコン５の内部に含めても良い。

マイコン（ＭＣＵ）５は、電圧コンバータ回路６の各種電圧及び電流に基づいて、電圧コンバータ回路６（スイッチング電源装置１００）の出力電圧ＶＯＵＴが目標電圧ＴＧＴと等しく、且つ入力電圧ＶＩＮと入力電流ＩＩＮとの位相差が小さくなるように、制御信号ＶＰＷＭを生成する。マイコン５は、特に制限されないが、公知のＣＭＯＳ集積回路の製造技術によって１個の単結晶シリコンのような半導体基板に形成された半導体集積回路によって構成される。

マイコン５は、例えば、複数の外部端子、データ処理制御部１０、ＰＷＭタイマ（ＧＰＴ）１１、複数のコンパレータ回路ＣＭＰ１〜ＣＭＰ４、位相比較回路（ＰＧ＿ＣＭＰ）１２、基準電圧生成部（ＶＲＥＦ＿ＧＥＮ）１３、更新部（ＵＰＤＴ）１４、及び図示されない外部インタフェース回路等を含んで構成される。なお、同図には、複数の外部端子として、代表的に、入力電圧ＶＩＮの検出電圧を受ける端子ＰＶＩＮと、出力電圧ＶＯＵＴの検出電圧を受ける端子ＰＶＯＵＴと、電流の検出電圧を受ける端子ＰＩＳと、制御信号ＶＰＷＭを出力するための端子ＰＣＮＴとが例示されている。

データ処理制御部１０は、プログラム処理を行い、マイコン５内の各機能部の統括的な制御を行う。例えば、データ処理制御部１０は、ＣＰＵ１５とメモリ部（ＭＲＹ）１６とを含んで構成される。メモリ部１６は、プログラムが格納された不揮発性のメモリ（例えば、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）やフラッシュメモリ等）や演算結果の一時的な格納に利用される揮発性のメモリ（ＲＡＭ：Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、及び各種レジスタ等を含む。ＣＰＵ１５は、ＲＡＭ等に格納されたプログラムを実行することにより、各種の演算処理及び制御を実現する。

ＰＷＭタイマ１１は、データ処理制御部１０からの指示に応じて周期的なカウント動作を行うとともに、当該カウント動作によるカウント値と第１基準値とを比較し、比較結果に応じて制御信号ＶＰＷＭを生成する。

コンパレータ回路ＣＭＰ１は、スイッチング電源装置１００の出力電圧ＶＯＵＴが目標電圧ＴＧＴよりも高いか否かを判定する。より具体的には、コンパレータ回路ＣＭＰ１は、出力電圧ＶＯＵＴの検出電圧ＶＳ＿ＯＵＴと目標電圧ＴＧＴに応じた基準電圧ＶＴＧＴとを比較し、比較結果に応じた比較結果信号ＶＣＭＰ１を出力する。コンパレータ回路ＣＭＰ２は、入力電圧ＶＩＮが所定の基準レベルＲＥＦよりも高いか否かを判定する。より具体的には、コンパレータ回路ＣＭＰ２は、入力電圧ＶＩＮの検出電圧ＶＳ＿ＩＮと基準電圧ＶＲＥＦとを比較し、比較結果に応じた比較結果信号ＶＣＭＰ２を出力する。コンパレータ回路ＣＭＰ３は、入力電流（インダクタＬの電流）ＩＩＮが所定の基準レベルＲＥＦよりも高いか否かを判定する。より具体的には、コンパレータ回路ＣＭＰ３は、検出電圧ＶＳ＿ＩＯＮと基準電圧ＶＲＥＦとを比較し、比較結果に応じた比較結果信号ＶＣＭＰ３を出力する。コンパレータ回路ＣＭＰ４は、インダクタＬに流れる電流ＩＩＮに応じた電圧が入力電圧ＶＩＮよりも高いか否かを判定する。より具体的には、コンパレータ回路ＣＭＰ４は、入力電流ＩＮＮに応じた検出電圧ＶＳ＿ＩＯＮと入力電圧ＶＩＮの検出電圧ＶＳ＿ＩＮとを比較し、比較結果に応じた比較結果信号ＶＣＭＰ４を出力する。位相比較回路１２は、比較結果信号ＶＣＭＰ２と比較結果信号ＶＣＭＰ３の位相差を検出し、当該位相差に応じた位相差信号ＶＵＰ、ＶＤＷＮを出力する。

基準電圧生成部１３は、前記基準レベルＲＥＦに応じた基準電圧ＶＲＥＦと、目標電圧ＴＧＴに応じた基準電圧ＶＴＧＴを生成する。基準電圧生成部１３は、例えば、シリコンのバンドギャップ電圧のような温度や素子バラつきに依存しない一定電圧に基づいて、基準電圧ＶＲＥＦ、ＶＴＧＴを生成する。

更新部１４は、比較結果信号ＶＣＭＰ１、ＶＣＭＰ４、及び位相差信号ＶＵＰ、ＶＤＷＮに基づいて、ＰＷＭタイマ１１に設定されるコンペア値ＣＰ１を更新する。詳細は後述するが、更新部１４は、位相比較回路１２によって位相差が検出されない場合に、比較結果信号ＶＣＭＰ１、ＶＣＭＰ４に基づいてコンペア値ＣＰ１を更新し、位相比較回路１２によって位相差が検出された場合に、位相差信号ＶＵＰ、ＶＤＷＮに基づいてコンペア値ＣＰ１を更新する。

以下、マイコン５における各機能部の構成及び動作内容について、更に詳細に説明する。

図２に、ＰＷＭタイマ１１の具体的な構成を例示する。同図に示されるように、ＰＷＭタイマ１１は、カウンタ回路（ＣＮＴＲ）１１０、信号生成部（ＳＧＮＬ＿ＧＥＮ）１１３、及び各種レジスタを含んで構成される。同図には、ＰＷＭタイマ１１が備える各種レジスタとして、コンペアレジスタ（ＲＥＧ＿ＣＭＰ１）１１１、コンペアレジスタ（ＲＥＧ＿ＣＭＰ２）１１２が代表的に図示されている。

カウンタ回路１１０は、データ処理制御部１０によって設定された制御条件に従って、周期的なカウント動作を行う。例えば、カウンタ回路１１０は、アップカウントとダウンカウントを所定の周期で繰り返し実行し、三角波状のカウント値ＣＯＵＴを出力する。カウンタ回路１１０によるカウント動作の実行及び停止やカウント周期の変更等は、データ処理制御部１０による制御レジスタ（図示せず）の設定により、制御可能にされる。

コンペアレジスタ１１１、１１２は、カウンタ回路１１０のカウント値ＣＯＵＴと比較するためのコンペア値が設定される。例えば、コンペアレジスタ１１１には、制御信号ＶＰＷＭのデューティ比（パルス幅）を決定するためのコンペア値ＣＰ１が設定される。また、コンペアレジスタ１１２には、イネーブル信号ＶＥＮをアサートするタイミングを決定するためのコンペア値ＣＰ２が設定される。特に制限されないが、コンペアレジスタ１１１、１１２はデータ処理制御部１０によってアクセス可能にされ、コンペアレジスタ１１１に関しては更新部１４からのアクセスも可能にされる。

信号生成部１１３は、カウンタ回路１１０によるカウント値ＣＯＵＴと各種レジスタの設定値とを比較することにより、各種の信号を生成する。具体的には、信号生成部１１３は、カウント値ＣＯＵＴとコンペアレジスタ１１１の設定値ＣＰ１とを比較し、比較結果に応じて制御信号ＶＰＷＭを生成する。また、信号生成部１１３は、カウント値ＣＯＵＴとコンペアレジスタ１１２の設定値ＣＰ２とを比較し、比較結果に応じてイネーブル信号ＶＥＮを生成する。

図３は、信号生成部１１３によって生成される制御信号ＶＰＷＭとイネーブル信号ＶＥＮを例示するタイミングチャート図である。

データ処理制御部１０がＰＷＭタイマ１１内の各種レジスタを初期設定することにより、ＰＷＭタイマ１１による制御信号ＶＰＷＭの生成が開始される。例えば、データ処理制御部１０が、カウント周期を指示する値を周期レジスタに設定するともにコンペアレジスタ１１１，１１２に初期値を設定し、次いで、カウント動作の開始を指示する値を制御レジスタ（図示せず）に設定することにより、カウンタ回路１１０によるカウント動作が開始される。同図に示されるように、カウンタ回路１１０は、例えば０（ゼロ）からアップカウントを行い、カウント値ＣＯＵＴが所定値に到達したら０（ゼロ）までダウンカウントを行うことを繰り返す。これにより、プロットしたカウント値ＣＯＵＴは三角波状になる。信号生成部１１３は、カウント値ＣＯＵＴとコンペア値ＣＰ１とを比較し、カウント値ＣＯＵＴがコンペア値ＣＰ１よりも低い場合に制御信号ＶＰＷＭを第２論理レベル（例えばローレベル）にし、カウント値ＣＯＵＴがコンペア値ＣＰ１よりも高い場合に制御信号ＶＰＷＭを第１論理レベル（例えばハイレベル）にする。これにより、コンペア値ＣＰ１に応じたパルス幅（デューティ比）の制御信号ＶＰＷＭが生成される。制御信号ＶＰＷＭのＰＷＭ周期Ｔ_ＰＷＭは、カウンタ回路１１０のカウント周期（アップカウントからダウンカウントして再びアップカウントを開始するまでの期間）によって決定される。

コンペア値ＣＰ１はカウント周期毎に更新される。例えば、カウンタ回路１１０によるアップカウントが開始されるタイミングで、更新部１４がコンペアレジスタ１１１のコンペア値ＣＰ１を更新する。

信号生成部１１３は更に、カウント値ＣＯＵＴとコンペア値ＣＰ２とを比較し、カウント値ＣＯＵＴがコンペア値ＣＰ２と一致したら、イネーブル信号ＶＥＮを所定期間だけアサートする。例えば、図３に示されるように、カウント値ＣＯＵＴがコンペア値ＣＰ２に一致したら、信号生成部１１３はワンショットパルス状のイネーブル信号ＶＥＮ（所定期間ハイレベルとなる信号）を出力する。特に制限されないが、本実施の形態では、コンペア値ＣＰ２をカウント値ＣＯＵＴの最大値（三角波状のカウント値の“山”のピーク値）に設定する。これにより、スイッチング素子ＳＷのオン期間の中間タイミングでイネーブル信号ＶＥＮがアサートされる。

コンパレータ回路ＣＭＰ１〜ＣＭＰ４は、例えば図４に示されるように、反転入力端子ＩＮＮ（−）に入力された電圧と非反転入力端子ＩＮＰ（＋）に入力された電圧の比較結果に応じた２値の比較結果信号ＶＣＭＰ１〜ＶＣＭＰ４を出力する。特に制限されないが、コンパレータ回路ＣＭＰ１〜ＣＭＰ４としては、図５に示されるような一般的な差動増幅回路を採用することができる。なお、必要に応じて、コンパレータ回路ＣＭＰ１〜ＣＭＰ４の出力端子にラッチ回路が接続され、比較結果信号ＶＣＭＰ１〜４をラッチする。

図６乃至８に、各コンパレータ回路ＣＭＰ１〜ＣＭＰ４の比較結果信号ＶＣＭＰ１の出力波形を例示する。

図６は、コンパレータ回路ＣＭＰ１の比較結果信号ＶＣＭＰ１を例示するタイミングチャート図である。同図に示されるように、コンパレータ回路ＣＭＰ１は、出力電圧ＶＯＵＴ（検出電圧ＶＳ＿ＯＵＴ）と目標値ＴＧＴ（基準電圧ＶＴＧＴ）とを比較し、出力電圧ＶＯＵＴが目標値ＴＧＴよりも高い場合に比較結果信号ＶＣＭＰ１を第１論理レベル（ハイレベル）にし、出力電圧ＶＯＵＴが目標電圧ＴＧＴよりも低い場合に比較結果信号ＶＣＭＰ１を第２論理レベル（ローレベル）にする。

図７は、コンパレータ回路ＣＭＰ４の比較結果信号ＶＣＭＰ４を例示するタイミングチャート図である。同図に示されるように、コンパレータ回路ＣＭＰ４は、入力電圧ＶＩＮ（検出電圧ＶＳ＿ＩＮ）と入力電流ＩＩＮに応じた電圧（検出電圧ＶＳ＿ＩＯＮ）とを比較し、入力電流ＩＩＮに応じた電圧が入力電圧ＶＩＮよりも高い場合に比較結果信号ＶＣＭＰ４を第１論理レベルにし、電流ＩＩＮに応じた電圧が入力電圧ＶＩＮよりも低い場合に比較結果信号ＶＣＭＰ４を第２論理レベルにする。

図８は、コンパレータ回路ＣＭＰ２、３による比較結果信号ＶＣＭＰ２、３と位相比較回路１２による位相差信号ＶＵＰ、ＶＤＷＮを例示するタイミングチャート図である。

同図に示されるように、コンパレータ回路ＣＭＰ２は、入力電圧ＶＩＮ（検出電圧ＶＳ＿ＩＮ）と基準レベルＲＥＦ（基準電圧ＶＲＥＦ）とを比較し、入力電圧ＶＩＮが基準レベルＲＥＦよりも高い場合に比較結果信号ＶＣＭＰ２を第１論理レベルにし、入力電圧ＶＩＮが基準レベルＲＥＦよりも低い場合に比較結果信号ＶＣＭＰ２を第２論理レベルにする。一方、コンパレータ回路ＣＭＰ３は、インダクタＬに流れる電流ＩＩＮ（検出電圧ＶＳ＿ＩＯＮ）と基準レベルＲＥＦ（基準電圧ＶＲＥＦ）とを比較し、電流ＩＩＮが基準レベルＲＥＦよりも高い場合に比較結果信号ＶＣＭＰ３を第１論理レベルにし、電流ＩＩＮが基準レベルＲＥＦよりも低い場合に比較結果信号ＶＣＭＰ３を第２論理レベルにする。

位相比較回路１２は、比較結果信号ＶＣＭＰ２と比較結果信号ＶＣＭＰ３とを比較し、位相差に応じたパルス幅を持つ位相差信号ＶＵＰ、ＶＤＷＮを生成する。例えば、図８に示されるように、比較結果信号ＶＣＭＰ３が比較結果信号ＶＣＭＰ２よりも位相が遅れている場合（入力電流ＩＩＮが入力電圧ＶＩＮよりも位相が遅れている場合）には、その位相差に応じた期間だけ位相差信号ＶＵＰがハイレベルされる。一方、比較結果信号ＶＣＭＰ３が比較結果信号ＶＣＭＰ２よりも位相が進んでいる場合（入力電流ＩＩＮが入力電圧ＶＩＮよりも位相が進んでいる場合）には、その位相差に応じた期間だけ位相差信号ＶＤＷＮがハイレベルにされる。位相比較回路１２による位相差の検出は、比較結果信号ＶＣＭＰ２と比較結果信号ＶＣＭＰ３の位相差が検出できれば良く、その検出タイミングに特に制限はない。例えば、比較結果信号ＶＣＭＰ２、ＶＣＭＰ３の立ち上がりエッジ及び立ち下がりエッジの何れか一方のタイミングで行っても良いし、立ち上がりエッジ及び立ち下がりエッジの双方のタイミングで行っても良い。具体的には、図８に示されるように、比較結果信号ＶＣＭＰ２、ＶＣＭＰ３の立ち上がりエッジを検出して位相差信号ＶＵＰ、ＶＤＷＮを生成しても良いし、図９に示されるように比較結果信号ＶＣＭＰ２、ＶＣＭＰ３の立ち上がりエッジと立ち下がりエッジの双方で位相差信号ＶＵＰ、ＶＤＷＮを生成しても良い。具体的に、位相比較回路１２は、図１０に示されるような論理回路によって実現することができる。なお、同図には、比較結果信号ＶＣＭＰ２、ＶＣＭＰ３の立ち上がりエッジのみで位相差信号ＶＵＰ、ＶＤＷＮを生成する位相比較回路の構成が代表的に例示されている。

以上のように、同一の基準電圧ＶＲＥＦを用いて比較動作を行う２つのコンパレータ回路ＣＭＰ２、ＣＭＰ３の夫々の出力信号の位相を比較することにより、スイッチング電源装置１００の入力電圧ＶＩＮと入力電流ＩＩＮ（インダクタに流れる電流）の位相差を検出することができる。

前述したように、スイッチング電源装置１００では、インダクタＬに流れる電流ＩＩＮをスイッチング素子ＳＷと直列に接続された抵抗ＲＩＯＮによって検出している。そのため、マイコン５は、スイッチング素子ＳＷがオンしているときに抵抗ＲＩＯＮの両端に発生する検出電圧ＶＳ＿ＩＯＮを取り込む必要がある。そこで、本実施の形態では、コンパレータ回路ＣＭＰ２〜ＣＭＰ４は、スイッチング素子ＳＷのオン期間に比較動作を行う。具体的には、コンパレータ回路ＣＭＰ２〜ＣＭＰ４は、スイッチング素子ＳＷのオン期間の中間タイミングでアサートされるイネーブル信号ＥＮに応じて比較動作を行い、比較結果信号ＶＣＭＰ２〜ＶＣＭＰ４の論理レベルを更新する。

図１１乃至１３に、スイッチング電源装置１００におけるコンパレータ回路ＣＭＰ２、ＣＭＰ３と位相比較回路１２の動作タイミングを例示する。図１１には、スイッチング電源装置１００の入力電圧ＶＩＮの検出電圧ＶＳ＿ＩＮのタイミングチャートが示され、図１２には、図１１に示される入力電圧ＶＩＮが上昇するときの範囲Ｘを拡大したタイミングチャートが示され、図１３には、図１１に示される入力電圧ＶＩＮが低下するときの範囲Ｙを拡大したタイミングチャートが示される。なお、以下の説明では、位相比較回路１２が立ち上がりエッジと立ち下がりエッジの双方のタイミングで位相差の検出を行うものとして説明する。

先ず、入力電圧ＶＩＮが上昇し、その検出電圧ＶＳ＿ＩＮが基準電圧ＶＲＥＦを超える場合（図１１の範囲Ｘ）のコンパレータ回路ＣＭＰ２、ＣＭＰ３及び位相比較回路１２の動作について説明する。

図１２に示されるように、時刻ｔ１において、入力電圧ＶＩＮの検出電圧ＶＳ＿ＩＮが基準電圧ＶＲＥＦを超えたとする。このタイミングでは、スイッチング素子ＳＷがオンしておらず、電流ＩＩＮの検出電圧ＶＳ＿ＩＯＮは０（ゼロ）であるため、コンパレータ回路ＣＭＰ２、ＣＭＰ３による比較動作は行われない。その後、時刻ｔ２において、カウンタ回路１１０のカウント値ＣＯＵＴがコンペア値ＣＰ２（最大値）と一致すると、ＰＷＭタイマ１１によってイネーブル信号ＶＥＮがアサートされる（例えばローレベルからハイレベルに切り替わる）。コンパレータ回路ＣＭＰ２、ＣＭＰ３は、イネーブル信号ＶＥＮがアサートされたことに応じて比較動作を行い、比較結果信号ＶＣＭＰ２、ＶＣＭP３の論理レベルを更新する。例えば、図１２に示されるように、時刻ｔ２では、検出電圧ＶＳ＿ＩＮが基準電圧ＶＲＥＦを超えているため、コンパレータ回路ＣＭＰ２は比較結果信号ＶＣＭＰ２をローレベルからハイレベルに切り替える。また、同時刻ｔ２において、検出電圧ＶＳ＿ＩＯＮが基準電圧ＶＲＥＦよりも低いため、コンパレータ回路ＣＭＰ３は比較結果信号ＶＣＭＰ３のローレベルを維持する。位相比較回路１２は、比較結果信号ＶＣＭＰ２がハイレベルに切り替わり、且つ比較結果信号ＶＣＭＰ３のローレベルを維持されたことに応じて、位相差信号ＶＵＰをハイレベルにし、位相差信号ＶＤＷＮのローレベルを維持する。その後、イネーブル信号ＶＥＮがネゲートにされたら、コンパレータ回路ＣＭＰ２，ＣＭＰ３は比較結果信号ＶＣＭＰ２、ＶＣＭＰ３の信号レベルを保持する。これにより、位相差信号ＶＵＰ、ＶＤＷＮの信号レベルは変化しない。

引き続きカウンタ回路１１０によるカウント動作が行われ、時刻ｔ３において再びカウント値ＣＯＵＴがコンペア値ＣＭＰ２に一致すると、イネーブル信号ＶＥＮがアサートされ、コンパレータ回路ＣＭＰ２、ＣＭＰ３が比較動作を行う。例えば、図１２に示されるように、時刻ｔ３では、検出電圧ＶＳ＿ＩＮが基準電圧ＶＲＥＦを超えているため、コンパレータ回路ＣＭＰ２は比較結果信号ＶＣＭＰ２のハイレベルを維持する。また、同時刻ｔ３において、電流ＩＩＮの検出電圧ＶＳ＿ＩＯＮが基準電圧ＶＲＥＦを超えているため、コンパレータ回路ＣＭＰ３は比較結果信号ＶＣＭＰ３をローレベルからハイレベルに切り替える。位相比較回路１２は、同時刻において、比較結果信号ＶＣＭＰ２のハイレベルが維持され、且つ比較結果信号ＶＣＭＰ３がローレベルからハイレベルに切り替わったことに応じて、位相差信号ＶＵＰをローレベルにする。その後、イネーブル信号ＶＥＮがネゲートにされたら、コンパレータ回路ＣＭＰ２，３は比較結果信号ＶＣＭＰ２、ＶＣＭＰ３の信号レベルを再び保持する。

次に、入力電圧ＶＩＮが低下して、その検出電圧ＶＳ＿ＩＮが基準電圧ＶＲＥＦを下回る場合（図１１の範囲Ｙ）のコンパレータ回路ＣＭＰ２、ＣＭＰ３及び位相比較回路１２の動作について説明する。

図１３に示されるように、時刻ｔ４において、入力電圧ＶＩＮの検出電圧ＶＳ＿ＩＮが基準電圧ＶＲＥＦを下回ったとする。このタイミングでは、スイッチング素子ＳＷがオンしておらず、電流ＩＩＮの検出電圧ＶＳ＿ＩＯＮは０（ゼロ）であるため、コンパレータ回路ＣＭＰ２、ＣＭＰ３による比較動作は行われない。その後、時刻ｔ５において、カウンタ回路１１０のカウント値ＣＯＵＴがコンペア値ＣＰ２（最大値）と一致すると、イネーブル信号ＶＥＮがアサートされ、コンパレータ回路ＣＭＰ２、ＣＭＰ３は比較動作を行う。例えば、図１３に示されるように、時刻ｔ５では、検出電圧ＶＳ＿ＩＮが基準電圧ＶＲＥＦを下回っているため、コンパレータ回路ＣＭＰ２は比較結果信号ＶＣＭＰ２をハイレベルからローレベルに切り替える。また、同時刻ｔ５において、検出電圧ＶＳ＿ＩＯＮが基準電圧ＶＲＥＦよりも高いため、コンパレータ回路ＣＭＰ３は比較結果信号ＶＣＭＰ３のハイレベルを維持する。位相比較回路１２は、比較結果信号ＶＣＭＰ２がローレベルに切り替わり、且つ比較結果信号ＶＣＭＰ３のハイレベルが維持されたことに応じて、位相差信号ＶＵＰをハイレベルにし、位相差信号ＶＤＷＮのローレベルを維持する。その後、イネーブル信号ＶＥＮがネゲートにされたら、コンパレータ回路ＣＭＰ２，３は比較結果信号ＶＣＭＰ２、ＶＣＭＰ３の信号レベルを保持する。これにより、位相差信号ＶＵＰ、ＶＤＷＮの信号レベルは変化しない。

引き続きカウンタ回路１１０によるカウント動作が行われ、時刻ｔ６において再びカウント値ＣＯＵＴがコンペア値ＣＭＰ２に一致すると、イネーブル信号ＶＥＮが再びアサートされ、コンパレータ回路ＣＭＰ２、ＣＭＰ３が比較動作を行う。例えば、図１３に示されるように、時刻ｔ６において、検出電圧ＶＳ＿ＩＮが基準電圧ＶＲＥＦを下回っているため、コンパレータ回路ＣＭＰ２は比較結果信号ＶＣＭＰ２のローレベルを維持する。また、同時刻ｔ６において、電流ＩＩＮの検出電圧ＶＳ＿ＩＯＮが基準電圧ＶＲＥＦを下回っているため、コンパレータ回路ＣＭＰ３は比較結果信号ＶＣＭＰ３をハイレベルからローレベルに切り替える。位相比較回路１２は、同時刻ｔ６において、比較結果信号ＶＣＭＰ２のローレベルが維持され、且つ比較結果信号ＶＣＭＰ３がハイレベルからローレベルに切り替わったことに応じて、位相差信号ＶＵＰをローレベルにする。その後、イネーブル信号ＶＥＮがネゲートにされたら、コンパレータ回路ＣＭＰ２，３は比較結果信号ＶＣＭＰ２、ＶＣＭＰ３の信号レベルを再び保持する。なお、コンパレータ回路ＣＭＰ４も、コンパレータ回路ＣＭＰ２、ＣＭＰ３と同様に、イネーブル信号ＶＥＮをトリガとして比較動作を行う。

以上のように、スイッチング素子ＳＷのオン期間にアサートされるイネーブル信号ＶＥＮをトリガとしてコンパレータ回路ＣＭＰ２〜ＣＭＰ４が比較動作を行うことで、インダクタに流れる電流ＩＩＮを精度良く検出することができるとともに、スイッチング電源装置１００の入力電流と入力電圧との位相差を精度良く検出することができる。

次に、更新部１４の具体的な構成と動作内容について詳細に説明する。

図１４は、更新部１４の内部構成を例示する図である。同図に示されるように、更新部１４は、第１制御回路（ＣＮＴ１）１４１と第２制御回路（ＣＮＴ２）１４２を含んで構成される。

第１制御回路１４１は、コンパレータ回路ＣＭＰ１の比較結果信号ＶＣＭＰ１とコンパレータ回路ＣＭＰ４の比較結果信号ＶＣＭＰ４とに基づいて、生成すべき制御信号ＶＰＷＭのパルス幅を指示する値（以下、仮のコンペア値ＣＰ１Ｘと称する。）を生成する。より具体的には、第１制御回路１４１は、１ＰＷＭ周期（カウンタ回路１１０のカウント動作の１サイクル）毎に、比較結果信号ＶＣＭＰ１、ＶＣＭＰ４の論理レベルに応じて仮のコンペア値ＣＰ１Ｘを生成する。具体的には、あるＰＷＭ周期において、比較結果信号ＶＣＭＰ１と比較結果信号ＶＣＭＰ４の双方がローレベルである場合、第１制御回路１４１は、次のＰＷＭ周期の制御信号ＶＰＷＭのデューティ比（パルス幅）が直前のＰＷＭ周期のそれよりも大きくなるように、仮のコンペア値ＣＰ１Ｘを生成する。例えば、直前のＰＷＭ周期の制御信号ＶＰＷＭのデューティ比よりも“＋２％”となる仮のコンペア値ＣＰ１Ｘを生成する。また、あるＰＷＭ周期において、比較結果信号ＶＣＭＰ１、ＶＣＭＰ４の何れか一方がハイレベルである場合、第１制御回路１４１は、次のＰＷＭ周期の制御信号ＶＰＷＭのデューティ比が、直前のＰＷＭ周期のそれよりも小さくなるようにコンペア値ＣＰ１Ｘを生成する。例えば、直前のＰＷＭ周期の制御信号ＶＰＷＭのデューティ比よりも“−２％”となる仮のコンペア値ＣＰ１Ｘを生成する。更に、あるＰＷＭ周期において、比較結果信号ＶＣＭＰ１、ＶＣＭＰ４の双方がハイレベルである場合、第１制御回路１４１は、次のＰＷＭ周期の制御信号ＶＰＷＭのデューティ比が直前のＰＷＭ周期のそれよりも更に小さくなるように仮のコンペア値ＣＰ１Ｘを生成する。例えば、直前のＰＷＭ周期の制御信号ＶＰＷＭのデューティ比よりも“−４％”となる仮のコンペア値ＣＰ１Ｘを生成する。

第２制御回路１４２は、第１制御回路１４１によって生成された仮のコンペア値ＣＰ１Ｘと位相差信号ＶＵＰ、ＶＤＷＮとに基づいてコンペア値ＣＰ１を生成し、コンペアレジスタ１１１を更新する。例えば、位相差信号ＶＵＰ、ＶＤＷＮの双方がローレベルである場合（位相比較回路１２によって位相差が検出されていない場合）には、第１制御回路１４１によって生成された仮のコンペア値ＣＰ１Ｘを、コンペア値ＣＰ１としてコンペアレジスタ１１１に設定する。一方、位相差信号ＶＵＰ、ＶＤＷＮの何れか一方がハイレベルである場合（位相比較回路１２によって位相差が検出された場合）には、位相差信号ＶＵＰ、ＶＤＷＮのパルス幅に応じてコンペア値ＣＰ１を生成し、コンペアレジスタ１１１に設定する。具体的には、位相差信号ＶＵＰ、ＶＤＷＮの１ＰＷＭ周期分（カウンタ回路１１０のカウント動作の１サイクル分）のパルス幅に対して制御信号ＶＰＷＭのデューティ比の変化量が例えば“±１０％”になるように、第２制御回路１４２はコンペア値ＣＰ１Ｘを生成する。例えば、あるＰＷＭ周期の制御信号ＶＰＭＷのデューティ比が５０％であるときに、２ＰＷＭ周期分（２サイクル分）のパルス幅を持つ位相差信号ＶＵＰが出力された場合には、第２制御回路１４２は、次のＰＷＭ周期の制御信号ＶＰＭＷのデューティ比が７０％（＝５０％＋２×１０％）になるようにコンペア値ＣＰ１を生成する。逆に、２ＰＷＭ周期分（２サイクル分）のパルス幅を持つ位相差信号ＶＤＷＮが出力された場合には、第２制御回路１４２は、次のＰＷＭ周期の制御信号ＶＰＭＷのデューティ比が３０％（＝５０％−２×１０％）になるようにコンペア値ＣＰ１を生成する。

図１５に、更新部１４によるコンペアレジスタ１１１の更新タイミングを例示する。同図において、期間Ｔ１〜Ｔ６の夫々は、カウンタ回路１１０によるカウント動作の１サイクル分の時間を表す。また、特に制限されないが、同図では、制御信号ＶＰＷＭのデューティ比の初期値を３８％としている。

同図に示されるように、期間Ｔ１において、位相差信号ＶＵＰ、ＶＤＷＮがローレベル、比較結果信号ＶＣＭＰ１がハイレベル、比較結果信号ＶＣＭＰ４がローレベルになったとすると、更新部１４は比較結果信号ＶＣＭＰ１，ＶＣＭＰ４に基づいてコンペア値ＣＰ１を直前の値よりも高く設定する。これにより、制御信号ＶＰＷＭのデューティ比が、例えば“３８％”から“３６％”に下がる。次の期間Ｔ２において、位相差信号ＶＵＰ、ＶＤＷＮがローレベル、比較結果信号ＶＣＭＰ１、ＶＣＭＰ４がローレベルになったとすると、更新部１４は比較結果信号ＶＣＭＰ１，ＶＣＭＰ４に基づいてコンペア値ＣＰ１を直前の値よりも低く設定する。これにより、制御信号ＶＰＷＭのデューティ比が例えば“３６％”から“３８％”に上がる。次の期間Ｔ３において、位相差信号ＶＵＰ、ＶＤＷＮがローレベル、比較結果信号ＶＣＭＰ１がローレベル、比較結果信号ＶＣＭＰ４がハイレベルになったとすると、更新部１４は比較結果信号ＶＣＭＰ１，ＶＣＭＰ４に基づいてコンペア値ＣＰ１を直前の値よりも高く設定する。これにより、制御信号ＶＰＷＭのデューティ比が例えば“３８％”から“３６％”に下がる。その後の期間Ｔ４において、位相差信号ＶＵＰ、ＶＤＷＮがローレベル、比較結果信号ＶＣＭＰ１、ＶＣＭＰ４がハイレベルになったとすると、更新部１４は比較結果信号ＶＣＭＰ１，ＶＣＭＰ４に基づいてコンペア値ＣＰ１を直前の値よりも更に高く設定する。これにより、制御信号ＶＰＷＭのデューティ比が例えば“３８％”から“３４％”に下がる。

次に、時刻ｔｐにおいて位相差信号ＶＵＰがローレベルからハイレベルに切り替わり、その後の時刻ｔｓにおいて位相差信号ＶＵＰがハイレベルからローレベルに切り替わったら、更新部１４は、比較結果信号ＶＣＭＰ１，ＶＣＭＰ４によらず、位相差信号ＶＵＰのハイレベル期間の長さに基づいてコンペア値ＣＰ１を直前の値よりも更に低く設定する。これにより、制御信号ＶＰＷＭのデューティ比が例えば“４０％”から“６０％”に大きく変化する。

このように、更新部１４によってＰＷＭタイマ１１のコンペアレジスタ１１１の値をＰＷＭ周期毎に更新することで、スイッチング電源装置１００の出力電圧ＶＯＵＴが目標電圧ＴＧＴと等しく且つ入力電圧ＶＩＮと入力電流ＩＩＮとの位相差が小さくなるように、制御信号ＶＰＷＭのデューティ比を変化させることができる。

以上、スイッチング電源装置１００におけるマイコン５によれば、スイッチング電源装置１００の出力電圧ＶＯＵＴ、入力電圧ＶＩＮ、及びインダクタに流れる電流（入力電流）ＩＩＮの検出をＡ／Ｄコンバータではなくコンパレータ回路ＣＭＰ１〜ＣＭＰ４で行うから、従来に比べて、Ａ／ＤコンバータからのＣＰＵ１５に対する割り込み要求の発生の頻度を低減させることができる。これにより、マイコン５がＰＦＣ制御以外の別の制御を行う場合であっても、その制御に与える悪影響を小さくすることができる。また、マイコン５によれば、更新部１４がＣＰＵ１５の代わりにコンペアレジスタ１１１の更新を行うから、例えばＣＰＵ１５がＰＦＣ制御以外の処理を実行することで高負荷状態に陥った場合でも、最適なタイミングで最適なパルス幅の制御信号ＶＰＷＭを生成することが可能となり、スイッチング電源装置１００の電力変換効率や力率改善効果の低下を防ぐことができる。

更に、マイコン５によれば、出力電圧ＶＯＵＴと目標電圧ＴＧＴの比較結果と、電流ＩＩＮに応じた電圧と入力電圧ＶＩＮの比較結果とに基づいて制御信号ＶＰＷＭのデューティ比の微調整を行いつつ、入力電圧ＶＩＮと入力電流ＩＩＮの位相差が検出された場合には、その位相差に応じたデューティ比の調整を行うので、より短時間に入力電圧と入力電流の位相を合わせることができる。

図１６に、入力電圧ＶＩＮと入力電流ＩＩＮの波形例を示す。同図には、入力電圧ＶＩＮと入力電圧ＩＮＮの位相が一致する様子が例示されている。同図において、参照符号２００は、スイッチング電源装置１００の入力電流ＩＩＮの波形を表し、参照符号２０１は、比較例として、入力電圧と入力電流との位相差によらず比較結果信号ＶＣＭＰ１、ＶＣＭＰ４のみによって、制御信号ＶＰＷＭのデューティ比を調整した場合の入力電流の波形を表す。

比較結果信号ＶＣＭＰ１、ＶＣＭＰ４のみによって制御信号ＶＰＷＭのデューティ比を調整した場合、参照符号２０１に示されるように、入力電圧ＶＩＮと入力電流の位相が一致するまでに長い時間を要する。これに対し、スイッチング電源装置１００によれば、比較結果信号ＶＣＭＰ１、ＶＣＭＰ４によって制御信号ＶＰＷＭのデューティ比の微調整を行いつつ、入力電流ＩＩＮが基準レベルＲＥＦを横切る毎に入力電圧ＶＩＮと入力電流ＩＩＮの位相差に応じたデューティ比の調整を行うため、参照符号２００に示されるように、短時間に入力電圧と入力電流の位相を一致させることができる。また、図１６に示されるように、マイコン５によれば、入力電圧ＶＩＮと入力電流ＩＮＮとの位相差の検出が、比較結果信号ＶＣＭＰ３、ＶＣＭＰ４の立ち上がり時（タイミングｔｐ１）のみならず、比較結果信号ＶＣＭＰ３、ＶＣＭＰ４の立ち下がり時（タイミングｔｐ２）にも行われる。これにより、何れか一方のタイミングでのみ位相差検出を行う場合に比べて、入力電圧ＶＩＮと入力電流ＩＮＮの位相差に基づくデューティ比の更新頻度が上がるから、入力電圧ＶＩＮと入力電流ＩＩＮの位相合わせに要する時間を更に短くすることができる。

更に、マイコン５によれば、位相差信号ＶＵＰ、ＶＤＷＮのＰＷＭ周期（１サイクル）あたりのコンペア値ＣＰ１の変化量（上述の例ではデューティ比の±１０％）を、比較結果信号ＶＣＭＰ１、ＶＣＭＰ４のＰＷＭ周期あたりのコンペア値ＣＰ１の変化量（上述の例ではデューティ比の±２％）よりも大きくされる。これにより、スイッチング電源装置１００が安定状態になったときの力率の低下を抑えつつ、入力電圧ＶＩＮと入力電流ＩＩＮの位相合わせに要する時間を短くすることができる。仮に、比較結果信号ＶＣＭＰ１，ＶＣＭＰ４によるコンペア値の変化量を、位相差信号ＶＵＰ、ＶＤＷＮによるコンペア値の変化量と同程度まで大きくすれば、位相合わせの時間を短くすることができる。しかしながら、この手法では、スイッチング電源装置１００が安定状態（出力電圧ＶＯＵＴが目標電圧ＴＧＴに到達し、入力電圧ＶＩＮと入力電流ＩＩＮの位相差がゼロに近づいた状態）になったときに、デューティティ比の変化が大き過ぎて、逆に力率が低下する虞がある。これに対し、上記のように、位相差信号ＶＵＰ、ＶＤＷＮによるコンペア値の変化量を小さくし、比較結果信号ＶＣＭＰ１，ＶＣＭＰ４によるコンペア値の変化量を大きくすることで、スイッチング電源装置１００が安定状態になったときの力率の低下を抑えつつ、短時間に入力電圧ＶＩＮと入力電流ＩＩＮの位相を合わせることができる。

≪実施の形態２≫
図１７は、実施の形態２に係るスイッチング電源装置を例示するブロック図である。

同図に示されるスイッチング電源装置１０１は、インダクタＬに流れる電流（入力電流ＩＩＮ）をインダクタＬの２次巻線によって検出する点で、実施の形態１に係るスイッチング電源装置１００と相異する。

具体的に、スイッチング電源装置１０１は、インダクタＬの二次巻線としてのインダクタＬＡと、インダクタＬＡに接続される検出抵抗ＲＩＳＡを更に有する。インダクタＬＡは、インダクタＬと磁気的に結合され、その一端がグラウンドノードに接続され、その他端が検出抵抗ＲＩＳＡを介してグラウンドノードに接続される。検出抵抗ＲＩＳＡは、インダクタＬＡに流れる電流を電圧に変換するための素子であり、その両端に発生した電圧が入力電流ＩＩＮの検出電圧ＶＳ＿ＩＯＮとしてマイコン８の端子ＰＩＳに供給される。なお、図１７においてスイッチング素子ＳＷと直列に接続される抵抗ＲＰは、スイッチング素子ＳＷに流れる電流が大きくなり過ぎないようするための保護抵抗であり、スイッチング電源装置１０１を適用するシステムによっては取り除くことも可能である。

マイコン８は、イネーブル信号ＶＥＮによらずコンパレータ回路ＣＭＰ２〜ＣＭＰ４の比較動作が可能にされる。

図１８に、スイッチング電源装置１０１におけるコンパレータ回路ＣＭＰ２、ＣＭＰ３と位相比較回路１２の動作タイミングを例示する。同図の（ａ）には、スイッチング電源装置１０１の入力電圧ＶＩＮの検出電圧ＶＳ＿ＩＮのタイミングチャートが示され、同図の（ｂ）には、同図の（ａ）における入力電圧ＶＩＮが上昇するときの範囲Ｘを拡大したタイミングチャートが示される。

図１８の（ｂ）に示されるように、時刻ｔ１において、入力電圧ＶＩＮの検出電圧ＶＳ＿ＩＮが基準電圧ＶＲＥＦを超えたとすると、コンパレータ回路ＣＭＰ２は比較結果信号ＶＣＭＰ２をローレベルからハイレベルに切り替える。また、同時刻ｔ１では、検出電圧ＶＳ＿ＩＬが基準電圧ＶＲＥＦよりも低いため、コンパレータ回路ＣＭＰ３は比較結果信号ＶＣＭＰ３のローレベルを維持する。位相比較回路１２は、比較結果信号ＶＣＭＰ２がハイレベルに切り替わり、且つ比較結果信号ＶＣＭＰ３のローレベルを維持されたことに応じて、位相差信号ＶＵＰをハイレベルにし、位相差信号ＶＤＷＮのローレベルを維持する。その後、時刻ｔ２において、入力電流ＩＩＮの検出電圧ＶＳ＿ＩＯＮが基準電圧ＶＲＥＦを超えると、コンパレータ回路ＣＭＰ３は比較結果信号ＶＣＭＰ３をローレベルからハイレベルに切り替える。また、同時刻ｔ２では、入力電圧ＶＩＮの検出電圧ＶＳ＿ＩＮは基準電圧ＶＲＥＦを超えているため、コンパレータ回路ＣＭＰ２の比較結果信号ＶＣＭＰ２は変化せず、ハイレベルが維持される。位相比較回路１２は、比較結果信号ＶＣＭＰ２のハイレベルが維持され、且つ比較結果信号ＶＣＭＰ３がローレベルからハイレベルに切り替わったことに応じて、位相差信号ＶＵＰをローレベルにする。

以上のように実施の形態２に係るスイッチング電源装置１０１によれば、入力電圧ＶＩＮ及び入力電流ＩＩＮが基準レベルＲＥＦを跨ぐタイミングとコンパレータ回路ＣＭＰ２、ＣＭＰ３の検出タイミングとの間にずれが生じないので、位相差信号ＶＵＰ、ＶＤＷＮを精度良く生成することができ、マイコン８によるＰＦＣ制御のリアルタイム性を更に向上させることができる。実施の形態１のスイッチング電源装置１００のように、カウント値ＣＯＵＴが最大値となるタイミングでコンパレータ回路ＣＭＰ２、ＣＭＰ３の比較動作を行う構成では、図１８の参照符号ＴＬ１、ＴＬ２のように、入力電圧ＶＩＮ及び入力電流ＩＩＮが基準レベルＲＥＦを跨ぐタイミングが、コンパレータ回路ＣＭＰ２、ＣＭＰ３の検出タイミングとずれる。これにより、実際の位相差と位相差信号ＶＵＰ、ＶＤＷＮのパルス幅との相関関係がずれてしまう。これに対して、実施の形態２に係るスイッチング電源装置１０１によれば、入力電圧ＶＩＮ及び入力電流ＩＩＮが基準レベルＲＥＦを跨ぐタイミングとコンパレータ回路ＣＭＰ２、ＣＭＰ３の検出タイミングとの間にずれが生じないので、位相差信号ＶＵＰ、ＶＤＷＮの精度良く生成することができる。これにより、マイコン８によるＰＦＣ制御のリアルタイム性を更に向上させることができる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、実施の形態１では、位相差信号ＶＵＰ、ＶＤＷＮによるコンペア値の変化量を比較結果信号ＶＣＭＰ１，ＶＣＭＰ４によるコンペア値の変化量よりも大きくする構成を例示した。しかしながら、スイッチング電源装置を適用するシステムの仕様上、入力電圧と入力電流の位相合わせの時間が許容される場合には、位相差信号ＶＵＰ、ＶＤＷＮによるコンペア値の変化量を比較結果信号ＶＣＭＰ１，ＶＣＭＰ４によるコンペア値の変化量と同程度まで小さくしても良い。また、実施の形態１において、位相差信号ＶＵＰ、ＶＤＷＮのＰＷＭ周期（１サイクル）あたりのコンペア値ＣＰ１の変化量を“±１０％”、比較結果信号ＶＣＭＰ１、ＶＣＭＰ４のＰＷＭ周期あたりのコンペア値ＣＰ１の変化量を“±２％”としたが、これらの数値はあくまで一例であり、スイッチング電源装置１００を適用するシステムによって種々変更可能である。

また、実施の形態１、２では、シングルモードのＰＦＣ回路を構成するスイッチング電源装置１００、１０１にマイコン５，８を適用する場合を例示したが、インターリーブ構成のＰＦＣ回路を構成するスイッチング電源にマイコン５、８を適用することも可能である。この場合、駆動対象のスイッチング素子毎に、ＰＷＭタイマ１１、更新部１４、コンパレータ回路ＣＭＰ２〜ＣＭＰ４、及び位相比較回路１２を設ければ良い。

また、マイコン５、８は、上記のように１チップであっても良いし、マルチチップで構成しても良く、その構成に特に制限はない。

１００、１０８ スイッチング電源装置
１ 交流電源
２ 整流部
３ 入力電圧検出部
４ 出力電圧検出部
５、８ マイコン
６ 電圧コンバータ回路
７ ゲートドライバ
Ｒ１〜Ｒ４ 抵抗
Ｃ 容量
ＲＩＯＮ 検出抵抗
Ｌ インダクタ
Ｄ 整流素子
ＳＷ スイッチング素子
ＶＩＮ 入力電圧
ＩＩＮ 入力電流（インダクタＬに流れる電流）
ＶＯＵＴ 出力電圧
ＶＳ＿ＩＯＮ 入力電流ＩＩＮの検出電圧
ＶＳ＿ＩＮ 入力電圧の検出電圧
ＶＳ＿ＯＵＴ 出力電圧ＶＯＵＴの検出電圧
ＶＰＷＭ 制御信号（ＰＷＭ信号）
ＶＥＮ イネーブル信号
１０ データ処理制御部
１１ ＰＷＭタイマ
１２ 位相比較回路
ＣＭＰ１〜ＣＭＰ４ コンパレータ回路
１３ 基準電圧生成部
ＶＲＥＦ、ＶＴＧＴ 基準電圧
１４ 更新部
ＰＶＩＮ、ＰＶＯＵＴ、ＰＩＳ、ＰＣＮＴ 外部端子
１５ ＣＰＵ
１６ メモリ部
１１０ カウンタ回路
１１１、１１２ コンペアレジスタ
１１３ 信号生成部
ＣＯＵＴ カウント値
ＣＰ１、ＣＰ２ コンペア値
ＣＰ１Ｘ 仮のコンペア値
１４１ 第１制御回路
１４２ 第２制御回路
ＲＥＦ 基準レベル
ＴＧＴ 出力電圧の目標値
２００ スイッチング電源装置１００の入力電流の波形
２０１ 比較例のスイッチング電源装置における入力電流の波形
Ｌ１Ａ インダクタＬの二次巻線（インダクタ）
ＲＰ 保護抵抗
ＲＩＳＡ 検出抵抗
ＶＳ＿ＩＬ 入力電流ＩＩＮの検出電圧

Claims (9)

1. スイッチング電源装置におけるスイッチング素子のオン・オフを制御する制御信号を生成するための半導体装置であって、
   プログラム処理を行うデータ処理制御部と、
   前記データ処理制御部からの指示に応じて周期的なカウント動作を行うとともに、当該カウント動作によるカウント値と第１基準値とを比較し、比較結果に応じて前記制御信号を生成するタイマ部と、
   前記スイッチング電源装置の出力電圧と目標電圧とを比較し、比較結果に応じた第１比較結果信号を出力する第１コンパレータ回路と、
   前記スイッチング電源装置の入力電圧と所定の基準電圧とを比較し、比較結果に応じた第２比較結果信号を出力する第２コンパレータ回路と、
   前記スイッチング電源装置におけるインダクタに流れる電流に応じた電圧と前記所定の基準電圧とを比較し、比較結果に応じた第３比較結果信号を出力する第３コンパレータ回路と、
   前記インダクタに流れる電流に応じた電圧と前記入力電圧とを比較し、比較結果に応じた第４比較結果信号を生成する第４コンパレータ回路と、
   前記第２比較結果信号と前記第３比較結果信号との位相比較を行い、位相差が検出された場合に、その位相差に応じたパルス幅を持つ位相差信号を出力する位相比較回路と、
   前記位相比較回路によって前記位相差が検出されない場合に、前記第１比較結果信号及び前記第４比較結果信号に基づいて前記第１基準値を更新し、前記位相比較回路によって前記位相差が検出された場合に、前記位相差信号のパルス幅に応じて前記第１基準値を更新する更新部と、を有する半導体装置。
2. 請求項１において、
   前記位相比較回路は、前記第２比較結果信号及び前記第３比較結果信号の立ち上がり及び立ち下がり時の位相差を検出し、その位相差に応じた前記位相差信号を生成する、半導体装置。
3. 請求項１において、
   前記位相差信号に基づく前記第１基準値の変更量は、前記第１比較結果信号及び前記第４比較結果信号に基づく前記第１基準値の変更量よりも大きくされる、半導体装置。
4. 請求項１において、
   前記更新部は、
   前記位相比較回路によって前記位相差が検出されない場合に、前記出力電圧が前記目標電圧よりも低く、且つ前記インダクタに流れる電流に応じた電圧が前記入力電圧よりも低ければ、前記制御信号のパルス幅が大きくなるように前記第１基準値を変更し、前記出力電圧が前記目標電圧よりも高く、又は前記インダクタに流れる電流に応じた電圧が前記入力電圧よりも高い場合に、前記制御信号のパルス幅が小さくなるように前記第１基準値を変更し、
   前記位相比較回路によって前記位相差が検出された場合に、前記第３比較結果信号が前記第２比較結果信号よりも位相が遅れていれば、前記位相差信号のパルス幅に応じて前記制御信号のパルス幅が大きくなるように前記第１基準値を変更し、前記第３比較結果信号が前記第２比較結果信号よりも位相が進んでいれば、前記位相差信号のパルス幅に応じて前記制御信号のパルス幅が小さくなるように前記第１基準値を変更する、半導体装置。
5. 交流電圧を整流して出力する整流回路と、
   前記整流回路から出力された電圧の供給を受ける入力ノードと第１ノードとの間に設けられる第１インダクタと、
   出力ノードとグラウンド電圧が供給されるグラウンドノードとの間に設けられる容量と、
   請求項１の半導体装置と、
   前記グラウングラウンドノードと前記第１ノードとの間に設けられ、前記半導体装置によって生成された前記制御信号に基づいてオン・オフが制御されるスイッチング素子と、
   前記第１ノードと出力ノードとの間に設けられ、前記スイッチング素子がオフしている期間に前記第１ノードと前記出力ノードとの間に電流経路を形成する整流素子と、を有するスイッチング電源装置。
6. 請求項５において、
   前記第１ノードと前記グラウンドノードとの間に前記スイッチング素子と直列に接続される抵抗を更に有し、
   前記半導体装置は、前記抵抗の両端に発生する電圧を前記インダクタに流れる電流に応じた電圧として入力し、
   前記第２乃至４コンパレータ回路は、前記スイッチング素子のオン期間における所定のタイミングで、夫々の比較動作を行う、スイッチング電源装置。
7. 請求項６において、
   前記スイッチング素子は、前記制御信号が第１論理レベルの場合にオン状態とされ、前記制御信号が前記第１論理レベルと反対の第２論理レベルの場合にオフ状態とされ、
   前記タイマ部は、
   アップカウントとダウンカウントを所定の周期で繰り返し実行し、三角波状のカウント値を出力するカウンタ回路と、
   前記第１基準値が設定される第１レジスタと、
   前記カウンタ回路のアップカウントとダウンカウントの切り替わり点に応じた第２基準値が設定される第２レジスタと、
   前記カウンタ回路のカウント値と前記第１レジスタに設定された前記第１基準値とを比較し、比較結果に応じて信号レベルが前記第１論理レベルと前記第２論理レベルで切り替わるように前記制御信号を生成するとともに、前記制御信号が前記第１論理レベルとなる期間において前記カウント値が前記第２基準値と一致したらイネーブル信号をアサートする信号生成部と、を含み、
   前記第２乃至４コンパレータ回路は、前記イネーブル信号がアサートされたことに応じて、夫々の比較動作を行う、スイッチング電源装置。
8. 請求項５において、
   前記第１インダクタと磁気的に結合される第２インダクタと、
   前記第２インダクタに流れる電流を電圧に変換する抵抗と、を更に有し、
   前記半導体装置は、前記抵抗によって変換された電圧を前記インダクタに流れる電流に応じた電圧として入力する、スイッチング電源装置。
9. スイッチング電源装置におけるスイッチング素子のオン・オフを制御する制御信号を生成するための半導体装置であって、
   プログラム処理を行うデータ処理制御部と、
   前記データ処理制御部からの指示に応じて周期的なカウント動作を行うとともに、当該カウント動作によるカウント値と第１基準値とを比較し、比較結果に応じて前記制御信号を生成するタイマ部と、
   前記スイッチング電源装置の出力電圧を入力するための第１端子と、
   前記スイッチング電源装置の入力電圧を入力するための第２端子と、
   前記スイッチング電源装置におけるインダクタに流れる電流の検出値に応じた検出電圧を入力するための第３端子と、
   前記スイッチング電源装置の出力電圧の目標値に応じた電圧と、前記第１端子に入力された電圧とを比較し、比較結果に応じた第１比較結果信号を出力する第１コンパレータ回路と、
   前記第２端子に入力された電圧と所定の基準電圧とを比較し、比較結果に応じた第２比較結果信号を出力する第２コンパレータ回路と、
   前記第３端子に入力された電圧と前記所定の基準電圧とを比較し、比較結果に応じた第３比較結果信号を生成する第３コンパレータ回路と、
   前記第２端子に入力された電圧と前記第３端子に入力された電圧とを比較し、比較結果に応じた第４比較結果信号を出力する第４コンパレータ回路と、
   前記第３比較結果信号と前記第２比較結果信号との位相比較を行い、位相差が検出された場合に、その位相差に応じたパルス幅を持つ位相差信号を出力する位相比較回路と、
   前記位相比較回路によって前記位相差が検出されない場合に、前記第１比較結果信号と前記第４比較結果信号とに基づいて、前記出力電圧が前記目標値と等しく且つ前記入力電圧と前記インダクタに流れる電流との位相差が小さくなるように前記第１基準値を更新し、前記位相比較回路によって前記位相差が検出された場合に、前記入力電圧と前記インダクタに流れる電流との位相差が小さくなるように、前記位相差信号のパルス幅に応じて前記第１基準値を更新する更新部と、を有する半導体装置。

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