JP2014110711A - スイッチング電源装置及び半導体装置 - Google Patents

Abstract

【課題】ディジタル制御方式のスイッチング電源装置のより安定した制御を実現する。
【解決手段】本スイッチング電源装置（１）は、スイッチング素子によってインダクタに流れる電流を制御することにより、整流された電圧を目標電圧に変換するための電圧コンバータ回路（Ｌ１、Ｄ１、ＳＷ１、ＣＯＵＴ、ＲＣＳ１）と、電圧コンバータ回路の入力電圧及び出力電圧の情報とスイッチング素子の平均電流の情報に基づいてスイッチング素子の制御信号を生成する制御部（３）とを有する。前記制御部は、前記スイッチング素子がオンする期間（３１０）の中間のタイミング（ｔ２、ｔ６）でサンプリングした前記スイッチング素子に流れる電流の情報（ＤＶＣＳ１）を前記平均値の情報とする。
【選択図】図１

Description

本発明は、スイッチング電源装置及びスイッチング電源装置を構成するスイッチ回路を制御するための半導体装置に関し、特にディジタル制御方式のスイッチング電源装置に適用して有効な技術に関する。

交流電力を直流電力に変換する電源システムでは、交流電源から供給される入力電圧と入力電流の位相差に起因する力率の悪化や高調波の発生を抑制するためにＰＦＣ（Ｐｏｗｅｒ Ｆａｃｔｏｒ Ｃｏｒｒｅｃｔｉｏｎ）回路が用いられている。

近年、ＰＦＣ回路を含む種々のスイッチング電源回路は、負帰還制御の方式がアナログ制御からディジタル制御に代わりつつある。具体的には、スイッチング電源装置を構成するスイッチ回路のオン・オフを制御するためのコントロール部が、従来のエラーアンプ回路等から構成されるアナログＩＣからマイクロコントローラ（以下、単にマイコンと称する。）等のプログラム処理装置に置き換わりつつある。

ディジタル制御方式のＰＦＣ回路の従来技術として、例えば特許文献１に開示がある。特許文献１に開示されたスイッチング電源装置は、整流回路、ＰＦＣ回路、ＤＣ／ＤＣコンバータ、及びディジタル制御部を含んで構成される。前記ディジタル制御部は、ＰＦＣ回路及びＤＣ／ＤＣ回路における各種の電圧及び電流を検出してＡ／Ｄ変換を行い、その変換結果に基づいて各種演算を実行することで、ＰＦＣ回路及びＤＣ／ＤＣコンバータを構成するスイッチング素子を制御するための制御パルス（ＰＷＭ信号）を生成する。

特開２００８−９９４４０号公報

ＰＦＣ回路におけるコントロール部は、ＰＦＣ回路における各種の電圧及び電流を検出し、その検出結果に基づいてスイッチング素子を制御する。アナログ制御方式のＰＦＣ回路の場合、コントロール部としてのアナログＩＣは、ＰＦＣ回路における各種の電圧及び電流を連続的に検出してスイッチング素子を制御することができる。これに対しディジタル制御方式のＰＦＣ回路は、連続的な検出及び制御を行うことができないため、上記特許文献１のように、マイコンが各種の電圧及び電流を定期的にサンプリングしてＡ／Ｄ変換を実行し、その変換結果に基づいてプログラム処理による演算を行って制御量を算出し、その制御量に基づいてスイッチング素子を制御する。本願発明者は、このようなプログラム処理によるスイッチング電源装置の制御方法に関し、以下のような問題があることを見出した。

例えば連続モードのＰＦＣ回路は、整流回路からインダクタに流れる入力電流の平均値に基づいてＰＦＣ回路内のスイッチング素子を駆動することにより、整流回路から供給される入力電圧と入力電流の位相差が小さくなるように制御する。ディジタル制御方式のＰＦＣ回路は、アナログ制御方式のように連続的に入力電流の平均値を検出することができないので、従来は、例えばスイッチング素子のオン期間にスイッチング素子に流れる電流とオフ期間にＰＦＣ回路内の昇圧ダイオードに流れる電流とをサンプリングし、マイコンがそれらのサンプリング結果に基づいて演算処理を行うことで入力電流の平均値を算出していた。しかしながら、当該方法では、スイッチング素子のオン期間とオフ期間の両方の電流を検出するためサンプリング数が増加し、また、平均値を算出するための演算処理も複雑になる。その結果、負帰還ループ内の遅延時間の増大を招き、スイッチング電源装置の安定性を低下させる虞があった。また、上記の方法ではスイッチング素子のオン期間とオフ期間の両方の電流を検出するための検出回路が必要となり、部品点数が増加するという問題もある。例えば、連続モードのＰＦＣ回路の多くは、特許文献１に示されるように、スイッチング素子のオン期間とオフ期間の両方の電流を検出するため、インダクタンス素子とスイッチング素子と整流回路とを接続する電流経路に直列に電流検出抵抗（同文献の図１におけるＲ３）を接続する。また、同文献には示されていないが、連続モードのＰＦＣ回路の多くは、上記電流検出抵抗に加えて、スイッチング素子の保護のための保護用抵抗をスイッチング素子に直列に接続する。そのため、従来の連続モードのＰＦＣ回路では、外付け抵抗として上記保護用抵抗と上記電流検出抵抗の両方が必要となり、部品点数の増加を招いていた。なお、特許文献１には、これらの問題を解決するための具体的な解決策についての記載はない。

ディジタル制御方式のスイッチング電源装置に関する別の問題点として、例えば過電流保護機能が挙げられる。上述したように、ディジタル制御方式のスイッチング電源装置ではサンプリングした値をマイコンによるプログラム処理によって演算し、その演算結果に応じて制御量を決定するため、電圧や電流を検出してからスイッチング素子を制御するまでに演算時間に起因した遅延が発生する。そのため、ＰＦＣ回路による過電流保護機能をマイコンによるプログラム処理で実現した場合、マイコンが過電流を検出してからスイッチング素子をオフさせるまでに時間を要するので、アナログ制御で行う場合に比べて保護機能が働くのが遅くなり、スイッチング素子等が破壊される虞がある。この問題を解決するため、例えば、マイコンによるプログラム処理ではなく外付けのハードウェア（例えばコンパレータ等）を用いて過電流保護機能を実現する方法が考えられる。しかしながら当該方法では、マイコンと外付けハードウェアとの間で同期をとることが困難であり、マイコンによって制御されるスイッチング周期と非同期で過電流保護機能が解除された場合、意図しないタイミングでスイッチング素子がオンしてしまう虞がある。

本願発明者は、上記内容を検討した結果、ディジタル制御方式のスイッチング電源装置において、より安定した制御を実現するための新たな仕組みが必要であると考えた。

このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記のとおりである。

すなわち、本スイッチング電源装置は、交流電圧を整流して出力する整流回路と、前記整流回路によって整流された電圧を入力し、スイッチング素子によってインダクタに流れる電流を制御することにより、前記入力された電圧を目標とする電圧に変換して出力するための電圧コンバータ回路とを有する。本スイッチング電源装置は更に、前記電圧コンバータ回路の入力電圧の情報と、前記電圧コンバータ回路の出力電圧の情報と、前記スイッチング素子に流れる電流の平均値の情報とに基づいて、前記スイッチング素子のオン・オフを制御するための制御信号を生成する制御部を有する。前記制御部は、前記スイッチング素子がオンする期間の中間のタイミングでサンプリングした前記スイッチング素子に流れる電流の情報を前記平均値の情報とする。

本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、ディジタル制御方式のスイッチング電源装置において、より安定した制御が実現できる。

図１は、本願の一実施の形態に係るスイッチング電源装置を例示するブロック図である。 図２は、ＰＷＭタイマ１５の内部構成を例示するブロック図である。 図３は、ＰＦＣ回路１００における出力電圧ＶＯＵＴ及び入力電流ＩＩＮの制御に係るタイミングチャートである。 図４は、制御部３における過電流保護機能に関連する機能部を例示するブロック図である。 図５は、ＰＦＣ回路１における過電流保護動作に係るタイミングチャートである。

１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕（スイッチング素子のオン期間の中間タイミングで電流を検出するＰＦＣ回路）
本願の代表的な実施の形態に係るスイッチング電源装置（１）は、交流電圧（ＶＡＣ）を整流して出力する整流回路（２）と、前記整流回路から出力された電圧（ＶＩＮ）の供給を受ける入力ノード（ＮＤＩＮ）と第１ノード（ＮＤ１）との間に設けられる第１インダクタ（Ｌ１）とを有する。本スイッチング電源装置は更に、基準となる電圧（グラウンド電圧）が供給される基準ノード（ＰＦＣ＿ＯＵＴＮ）と前記第１ノードとの間に設けられる第１スイッチング素子（ＳＷ１）と、前記第１ノードと出力ノード（ＰＦＣ＿ＯＵＴＰ）との間に設けられ、第１スイッチング素子がオフしている期間に前記第１ノードと前記出力ノードとの間に電流経路を形成する第１整流素子とを有する。本スイッチング電源装置は更に、前記出力ノードと前記基準ノードとの間に設けられた容量素子（ＣＯＵＴ）を有する。本スイッチング電源装置は更に、前記出力ノードの電圧の情報（ＤＶＯＵＴ）、前記入力ノードの電圧の情報（ＤＶＩＮ）、及び前記第１インダクタに流れる平均電流の情報（ＤＶＣＳ１）に基づいて、前記出力ノードの電圧が前記目標とする電圧と等しく、且つ前記入力ノードの電圧と前記整流回路から前記入力ノードに供給される電流（ＩＩＮ）の位相差が小さくなるように、前記第１スイッチング素子のオン・オフを制御するための第１制御信号（ＶＧＤ１）を生成する制御部（３）を有する。前記制御部は、前記第１スイッチング素子がオンする期間（３１０）の中間のタイミング（ｔ２、ｔ６）でサンプリングした前記第１スイッチング素子に流れる電流の値を前記平均電流の情報とする。

項１のスイッチング電源装置において、整流回路から入力される入力電流（第１インダクタに流れる電流）は、第１スイッチング素子がオンしている期間は第１インダクタから第１スイッチング素子を介して流れ、その電流値はオン時間に対して直線的に増加する。また、前記入力電流は、第１スイッチング素子がオフしている期間は第１インダクタから第１整流素子を介して流れ、その電流値はオフ時間に対して直線的に低下する。本スイッチング電源装置によれば、第１スイッチング素子がオンしている期間の中間のタイミングでスイッチング素子に流れる電流を検出することで、スイッチング周期における前記入力電流の平均的な値を一回のサンプリングで得ることができ、従来のように複数回のサンプリングや平均値を算出するための複雑な演算処理が不要となる。これにより、負帰還ループ内の遅延時間を短縮することができ、スイッチング電源装置の安定した制御の実現に資する。また、従来のように第１スイッチング素子のオン期間とオフ期間の両方の期間の電流を検出するための回路が不要となるから、従来の構成に比べて電流の検出回路の簡易化を図ることができ、部品点数の削減に資する。

〔２〕（アップ／ダウンカウントの切り替わりタイミングでスイッチング素子の電流をサンプリング）
項１のスイッチング電源装置において、前記第１スイッチング素子は、前記第１制御信号が第１論理レベル（ハイレベル）の場合にオン状態とされ、前記第１制御信号が前記第１論理レベルの反転の第２論理レベル（ローレベル）の場合にオフ状態とされる。前記制御部は、前記出力ノードの電圧の情報、前記入力ノードの電圧の情報、及び前記平均電流の情報に基づいて第１設定値（ＰＷＭ１＿ＩＮＳ）を算出する。そして、前記制御部は、アップカウントとダウンカウントが所定の周期で繰り返し実行される三角波状のカウント値（ＣＯＵＴ）と前記第１設定値とを比較し、比較結果に応じて前記第１制御信号の信号レベルを前記第１論理レベル又は前記第２論理レベルに切り替えて出力する。前記制御部は、前記第１制御信号が前記第１論理レベルとなる期間（３１０）において、前記カウント値がアップカウントとダウンカウントの切り替わりに応じた値（ＣＭＡＸ）となったら、前記第１スイッチング素子に流れる電流をサンプリングする。

これによれば、第１スイッチング素子がオンしている期間の中間のタイミングで前記第１スイッチング素子に流れる電流をサンプリングすることが容易となる。

〔３〕（スイッチング素子に直列に接続された電流検出用抵抗）
項２のスイッチング電源装置は、前記第１ノードと前記基準ノードとの間に設けられ、前記第１スイッチング素子に直列に接続される第１抵抗素子（ＲＣＳ１）を更に有する。前記制御部は、前記第１抵抗素子によって発生した電圧（ＶＣＳ１）をサンプリングすることによって、前記第１スイッチング素子に流れる電流のサンプリングを行う。

これによれば、前記第１スイッチング素子に流れる電流を容易に検出することができる。また、前記第１抵抗素子によって第１スイッチング素子の保護と電流検出を行うことができるから、従来のように電流検出用抵抗とスイッチング素子の保護用抵抗の両方を設ける必要はなく、部品点数が少なくなる。

〔４〕（制御部の詳細）
項３のスイッチング電源装置において、前記制御部は、前記入力ノードの電圧をサンプリングし、ディジタル信号に変換する第１Ａ／Ｄ変換回路（１１）と、前記出力ノード電圧をサンプリングし、ディジタル信号に変換する第２Ａ／Ｄ変換部（１２）とを有する。前記制御部は更に、前記第１抵抗素子に発生する電圧をサンプリングし、ディジタル信号に変換する第３Ａ／Ｄ変換部（１３）と、第１タイマ部（１５）と、データ処理制御部（１０）とを有する。前記第１タイマ部は、前記データ処理制御部によって設定された条件に従って、アップカウントとダウンカウントを前記所定の周期で繰り返し実行するカウンタ回路（２０）と、前記第１設定値を格納するための第１記憶部（２２１）と、第２設定値を格納するための第２記憶部（２２２）と、を有する。前記第１タイマ部は更に、前記第１制御信号を生成するための制御信号生成部（２１、２３、２５、２２０）と、前記サンプリングの実行を指示するための指示部（２４）とを有する。前記データ処理制御部は、前記所定の周期に応じた演算サイクルで、前記第１Ａ／Ｄ変換部、前記第２Ａ／Ｄ変換部、及び前記第３Ａ／Ｄ変換部による夫々の変換結果に基づいて前記第１設定値を算出し、前記第１記憶部に設定する。前記制御信号生成部は、前記第１記憶部に設定された前記第１設定値と前記カウンタ回路によるカウント値（ＣＯＵＴ）とを比較し、前記所定の周期において当該カウント値が前記第１設定値に一致してから再び前記第１設定値に一致するまでの第１期間（３１０）に前記第１論理レベルとし、それ以外の期間を前記第２論理レベルとする前記第１制御信号を生成する。前記指示部は、前記第２記憶部に格納された前記第２設定値と前記カウンタ回路によるカウント値とを比較し、前記第１期間において当該カウント値が前記第２設定値と一致したら前記第３Ａ／Ｄ変換部に対してサンプリングの指示を行う。前記第２設定値は、前記第１期間において前記カウンタ回路によるアップカウントとダウンカウントとが切り替わるときのカウント値（ＣＭＩＮ）に応じた値である。

〔５〕（タイマのネゲート機能を利用した過電流検出）
項４のスイッチング電源装置において、前記制御部は、前記第１抵抗素子に発生する電圧（ＶＣＳ１）と所定の基準値（ＶＯＣＰ１）とを比較し、比較結果（ＣＭＰＯ＿１）を出力するコンパレータ回路（１７）を更に有する。前記制御信号生成部は、前記第１記憶部に設定された前記第１設定値と前記カウンタ回路によるカウント値とを比較し、前記所定の周期において前記カウント値が前記第１設定値に一致してから再び前記第１設定値に一致するまでの第１期間（３１０）に前記第１論理レベルとし、それ以外の期間を前記第２論理レベルとするＰＷＭ信号（２００）を生成するＰＷＭ信号生成回路（２３）を有する。前記制御信号生成部は更に、前記コンパレータ回路による比較結果に基づいて、前記ＰＷＭ信号を前記第１制御信号として出力するか否かを制御する出力制御回路（２１、２５、２２０）を有する。前記出力制御回路は、前記第１抵抗素子に発生した電圧が前記所定の基準値を超えない場合には、前記ＰＷＭ信号を前記第１制御信号として出力する。また、前記出力制御回路は、前記第１抵抗素子に発生した電圧が前記所定の基準値を超える場合には、前記ＰＷＭ信号の出力を停止するとともに前記第２論理レベルの信号を前記第１制御信号として出力し、次のサイクルの前記ＰＷＭ信号が生成される前のタイミングで前記ＰＷＭ信号の出力を可能にする。

これによれば、第１スイッチング素子に過電流が流れた場合に速やかに第１スイッチング素子をオフさせることが可能となる。また、これによれば、過電流検出後の次のサイクルの前記ＰＷＭ信号が生成される前のタイミングで過電流保護機能が解除され、このタイミングでのＰＷＭ信号の信号レベルは第２論理レベルとなるから、過電流保護機能の解除直後に第１論理レベルの信号が出力されることはなく、第１スイッチング素子が意図せずオンすることはない。

〔６〕（アップカウントとダウンカウントとが切り替わりに応じてネゲート機能を解除）
項５のスイッチング電源装置において、前記出力制御回路は、前記第１抵抗素子に発生した電圧が前記所定の基準値を超えたことが検出されてから最初に前記カウント値が第３設定値と一致したタイミングで前記ＰＷＭ信号の出力を可能にする。前記第３設定値は、前記カウンタ回路によるアップカウントとダウンカウントとが切り替わるときのカウント値（ＣＭＩＮ）に応じた値であって、前記第２設定値と異なる値とされる。

これによれば、第１制御信号の信号レベルが第２論理レベルとなるタイミングで過電流保護機能の解除することが容易となる。

〔７〕（山型カウンタの最上位点で電流をサンプリングし、最下位点でネゲート機能リセット）
項５のスイッチング電源装置において、前記第１期間は、前記カウンタ回路によるカウント値が、アップカウント時に前記第１設定値に一致してから、次のダウンカウント時に前記第１設定値に一致するまでの期間である。また、前記第２設定値は、前記カウンタ回路によるカウント動作がアップカウントからダウンカウントに切り替わるときの最大カウント値（ＣＭＡＸ）に応じた値であり、前記第３設定値は、前記カウンタ回路によるカウント動作がダウンカウントからアップカウントに切り替わるときの最小カウント値（ＣＭＩＮ）に応じた値である。

〔８〕（インターリーブ構成）
項１乃至７の何れかのスイッチング電源装置は、第２ノード（ＮＤ２）と前記入力ノードとの間に設けられる第２インダクタ（Ｌ２）と、前記第２ノードと前記基準ノードとの間に設けられる第２スイッチング素子（ＳＷ２）とを更に有する。前記スイッチング電源装置は更に、前記第２ノードと前記出力ノードとの間に設けられ、前記第２スイッチング素子がオフしている期間に、前記第２ノードと前記出力ノードとの間に電流経路を形成する第２整流素子（Ｄ２）と有する。前記制御部は、出力ノードの電圧の情報、入力ノードの電圧の情報、及び第２インダクタに流れる平均電流の情報（ＤＶＣＳ１）に基づいて、出力ノードの電圧が前記目標とする電圧と等しく、且つ入力ノードの電圧と整流回路から入力ノードに供給される電流との位相差が小さくなるように、第２スイッチング素子のオン・オフを制御するための第２制御信号（ＶＧＤ２）を生成する。前記制御部は、前記第２スイッチング素子がオンする期間（４１０）の中間のタイミング（ｔ４、ｔ７）でサンプリングした前記第２スイッチング素子に流れる電流（ＩＳＷ２）の情報を前記平均電流の情報とする。前記第１制御信号を生成するための制御と前記第２制御信号を生成するための制御は、位相がπずれたタイミングで行われる。

これによれば、インターリーブ構成の連続モードのＰＦＣ回路において、整流回路から第１インダクタ側に入力される入力電流のみならず、第２インダクタ側に入力される電流の平均値もそれぞれ一回のサンプリングで得ることができるから、第１インダクタ側と第２インダクタ側の双方に流れる平均電流の算出を行っていた従来のＰＦＣ回路に比べて、大幅に処理負荷を減らすことができる。

〔９〕（マイクロコントローラ）
項１乃至８の何れかのスイッチング電源装置において、前記制御部は、マイクロコントローラを含んで構成される。

〔１０〕（連続モードのＰＦＣ回路のコントロールＩＣ）
本願の代表的な実施の形態に係る半導体装置（３）は、スイッチング素子（ＳＷ１（ＳＷ２））によってインダクタ（Ｌ１（Ｌ２））に流れる電流（ＩＬ１（ＩＬ２））を制御することにより、交流電圧（ＶＡＣ）を整流した入力電圧（ＶＩＮ）を目標とする直流電圧に変換して出力するとともに力率を改善するための連続モードのＰＦＣ回路（１）を制御するための半導体装置である。前記半導体装置は、前記入力電圧を入力するための第１外部端子（ＩＮ＿ＶＩＮ）と、前記ＰＦＣ回路の出力電圧（ＶＯＵＴ）を入力するための第２外部端子（ＩＮ＿ＶＯＵＴ）と、前記スイッチング素子に流れる電流に応じた検出電圧（ＶＣＳ１（ＶＣＳ２））を入力するための第３外部端子（ＣＳ１（ＣＳ２））とを有する。前記半導体装置は、前記第１外部端子に入力された電圧をサンプリングし、ディジタル信号に変換するための第１Ａ／Ｄ変換部（１１）と、前記第２外部端子に入力された電圧をサンプリングし、ディジタル信号に変換するための第２Ａ／Ｄ変換部（１２）と、前記第３外部端子に入力された電圧をサンプリングし、ディジタル信号に変換するための第３Ａ／Ｄ変換部（１３（１４））とを有する。前記半導体装置は更に、タイマ部（１５（１６））と、前記出力電圧が前記目標とする直流電圧と等しく、且つ前記ＰＦＣ回路の入力電圧（ＶＩＮ）と入力電流（ＩＩＮ）との位相差が小さくなるように、前記出力電圧の情報、前記入力電圧の情報、及び前記ＰＦＣ回路の入力電流の平均値の情報に基づいて、前記制御信号のパルス幅を決定するための第１設定値を算出するデータ処理制御部（１０）とを有する。前記タイマ部は、前記データ処理制御部によって設定された条件に従って、アップカウントとダウンカウントを所定の周期で繰り返し実行するカウンタ回路（２０）と、前記スイッチング素子のオン・オフを制御するための制御信号（ＶＧＤ１（ＶＧＤ２））を生成するための制御信号生成部（２３、２５、２１、２２０）と、を有する。前記タイマ部は更に、前記制御信号のパルス幅を決定するための第１設定値を格納するための第１記憶部（２２１）と、第２記憶部（２２２）と、指示部（２４）とを有する。前記データ処理制御部は、第１Ａ／Ｄ変換部の変換結果（ＤＶＩＮ）を前記入力電圧の情報とし、第２Ａ／Ｄ変換部の変換結果（ＤＶＯＵＴ）を前記出力電圧の情報とし、第３Ａ／Ｄ変換部の変換結果（ＤＶＣＳ１（ＤＶＣＳ２））を前記ＰＦＣ回路の入力電流の平均値の情報として、前記所定の周期に応じた演算サイクルで、前記第１設定値を算出するとともに前記第１記憶部に設定する。前記制御信号生成部は、前記第１記憶部に設定された前記第１設定値と前記カウンタ回路によるカウント値（ＣＯＵＴ）とを比較し、前記カウント値が前記第１設定値よりも大きい場合に第１論理レベル（ハイレベル）の前記制御信号を生成し、小さい場合に前記第１論理レベルを反転した第２論理レベル（ローレベル）の前記制御信号を生成する。前記第２記憶部は、前記制御信号が前記第１論理レベルとなる期間において前記カウンタ回路によるカウント動作がアップカウントとダウンカウントとが切り替わるときのカウント値（ＣＭＡＸ）に応じた第２設定値が設定可能にされる。前記指示部は、前記制御信号が前記第１論理レベルとなる期間において、前記カウント値が前記第２設定値と一致したら前記第３Ａ／Ｄ変換部に対してサンプリングの指示を行う。

これによれば、項１と同様に、前記ＰＦＣ回路の入力電流（インダクタに流れる電流）の平均値を一回のサンプリングで得ることができ、従来のように入力電流の平均値を算出するための複雑な演算処理が不要となる。また、前記第３外部端子の電圧を検出することで、容易に、前記スイッチング素子に流れる電流を検出することができるから、従来のように電流検出用抵抗とスイッチング素子の保護用抵抗を両方設ける必要はなく、部品点数が少なくすることができる。

〔１１〕（内蔵タイマのネゲート機能を利用した過電流検出）
項１０の半導体装置は、前記第３外部端子の電圧（ＶＣＳ１）と所定の閾値電圧（ＶＯＣＰ１（ＶＯＣＰ２））とを比較し、比較結果を出力するためのコンパレータ回路（１７（１８））を更に有する。前記制御信号生成部は、前記コンパレータ回路から前記第３外部端子の電圧が前記閾値電圧を超えないことを示す比較結果が出力された場合には、前記第１設定値と前記カウンタ回路によるカウント値との比較結果に基づいて前記制御信号を生成する。前記制御信号生成部は、前記第３外部端子の電圧が前記閾値電圧を超えたことを示す比較結果が出力された場合には、前記第１設定値と前記カウント値との比較結果に基づく前記制御信号の生成を停止するとともに前記第２論理レベルの前記制御信号を生成する。そして、前記制御信号生成部は、前記カウント値が第３設定値と最初に一致したタイミングで、前記第１設定値と前記カウンタ回路によるカウント値との比較結果に基づく前記制御信号の生成を再開する。ここで、前記第３設定値は、前記カウンタ回路によるアップカウントとダウンカウントとが切り替わるときのカウント値に応じた値であって、前記第２設定値と異なる値（ＣＭＩＮ）とされる。

これによれば、項５と同様に、スイッチング素子に過電流が流れた場合に速やかにスイッチング素子をオフさせることが可能となる。また、前記制御信号が第２論理レベルとなるタイミングで過電流保護動作を解除することができ、スイッチング素子が意図せずオンすることはない。

〔１２〕（スイッチング素子のオン期間の中間タイミングで電流を検出するスイッチング電源装置）
本願の代表的な実施の形態に係るスイッチング電源装置（１）は、交流電圧（ＶＡＣ）を整流して出力する整流回路（２）を有する。本スイッチング電源装置は更に、前記整流回路によって整流された電圧（ＶＩＮ）を入力し、スイッチング素子（ＳＷ１（ＳＷ２））によってインダクタ（Ｌ１（Ｌ２））に流れる電流（ＩＬ１（ＩＬ２））を制御することにより、前記入力された電圧を目標とする電圧に変換して出力するための電圧コンバータ回路（Ｌ１（Ｌ２）、ＳＷ１（ＳＷ２）、Ｄ１（Ｄ２）、ＣＯＵＴ）を有する。本スイッチング電源装置は更に、前記電圧コンバータ回路の入力電圧の情報（ＤＶＩＮ）と、前記電圧コンバータ回路の出力電圧（ＶＯＵＴ）の情報（ＤＶＯＵＴ）と、前記スイッチング素子に流れる電流の平均値の情報（ＤＶＣＳ１（ＤＶＣＳ２）とに基づいて、前記スイッチング素子のオン・オフを制御するための制御信号（ＶＧＤ１（ＶＧＤ２））を生成する制御部（３）を有する。前記制御部は、前記スイッチング素子がオンする期間（３１０（４１０））の中間のタイミング（ｔ２、ｔ６（ｔ４、ｔ７））でサンプリングした前記スイッチング素子に流れる電流の情報を前記平均値の情報とする。

これによれば、電圧コンバータ回路に入力される入力電流のスイッチング周期における平均的な値を一回のサンプリングで得ることができ、前記入力電流の平均値を算出するための複雑な演算処理が不要となる。また、スイッチング素子のオン期間とオフ期間の両方の期間の入力電流を検出するための回路が不要となるから、電流の検出回路の簡易化を図ることができ、部品点数の削減に資する。

２．実施の形態の詳細
実施の形態について更に詳述する。

≪ＰＦＣ回路の構成≫
図１は、本願の一実施の形態に係るスイッチング電源装置を例示するブロック図である。同図に示されるスイッチング電源装置１は、交流電源２００から供給された交流電力を直流電力に変換するとともに、力率を改善するためのＰＦＣ回路である。以下、本スイッチング電源装置をＰＦＣ回路１と表記する。

ＰＦＣ回路１は、例えば、整流回路２と、電圧コンバータ回路と、制御部３と、電圧検出用の抵抗Ｒ１〜Ｒ４と、複数の外部端子とを含んで構成される。なお、図１では、上記複数の外部端子として、代表的に入力端子ＩＮ＿ＡＣＰ、ＩＮ＿ＡＣＮと出力端子ＰＦＣ＿ＯＵＴＰ、ＰＦＣ＿ＯＵＴＮが例示されている。

入力端子ＩＮ＿ＡＣＰ、ＩＮ＿ＡＣＮは、交流電源２００から出力される交流電力を受ける端子である。入力端子ＩＮ＿ＡＣＰは正側の入力端子であり、入力端子ＩＮ＿ＡＣＮは負側の入力端子である。交流電源２００は、特に制限されないが、商用交流電源であり、５０Ｈｚ又は６０Ｈｚの正弦波の交流電圧ＶＡＣを出力する。出力端子ＰＦＣ＿ＯＵＴＰは、ＰＦＣ回路１によって生成された直流電圧（以下、出力電圧という。）ＶＯＵＴを出力するための端子である。出力端子ＰＦＣ＿ＯＵＴＮは、ＰＦＣ回路１の基準となる電圧が供給される端子であり、例えばグラウンド電圧が供給される。以下、参照符号ＰＦＣ＿ＯＵＴＰは、出力端子のみならず、その出力端子に接続されるノードをも表し、参照符号ＰＦＣ＿ＯＵＴＮは、出力端子のみならず、その出力端子に接続されるノード（以下、基準ノードと称する。）をも表すものとする。

整流回路２は、例えば複数のダイオードを組み合わせて構成される全波整流回路である。整流回路２は、入力端子ＩＮ＿ＡＣＰ、ＩＮ＿ＡＣＮ間に供給された交流電力を入力し、正の電圧に変換する。変換された電圧はノードＮＤＩＮに供給される。以下、ノードＮＤＩＮに供給される電圧を入力電圧ＶＩＮ、ノードＮＤＩＮに供給される電流を入力電流ＩＩＮと表記する。

上記電圧コンバータ回路は、整流回路２によって整流された入力電圧ＶＩＮを直流電圧に変換する。電圧コンバータ回路は、特に制限されないが、インダクタやスイッチング素子等を２重化したインターリーブ方式のＰＦＣ回路を実現するように構成され、例えば、インダクタＬ１、Ｌ２、スイッチング素子ＳＷ１、ＳＷ２、整流素子Ｄ１、Ｄ２、ゲートドライバ回路４＿１、４＿２、出力容量ＣＯＵＴ、及び抵抗素子ＲＣＳ１、ＲＣＳ２を含んで構成される。

インダクタＬ１は、その一端がノードＮＤＩＮに接続され、その他端がノードＮＤ１に接続される。インダクタＬ２は、その一端がノードＮＤＩＮに接続され、その他端がノードＮＤ２に接続される。

スイッチング素子ＳＷ１は、基準ノードＰＦＣ＿ＯＵＴＮとノードＮＤ１との間に設けられ、インダクタＬ１に流れる電流を制御する。スイッチング素子ＳＷ２は、基準ノードＰＦＣ＿ＯＵＴＮとノードＮＤ２との間に設けられ、インダクタＬ２に流れる電流を制御する。スイッチング素子ＳＷ１、ＳＷ２は、例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）である。スイッチング素子ＳＷ１はゲートドライバ回路４＿１によって制御され、スイッチング素子ＳＷ２はゲートドライバ回路４＿２よって制御される。具体的に、ゲートドライバ回路４＿１、４＿２は、制御部３から出力される制御信号ＶＧＤ１、ＶＧＤ２に応じてスイッチング素子ＳＷ１、ＳＷ２のオン・オフを制御する。例えば、ゲートドライバ回路４＿１は、駆動信号ＶＧＤ１の信号レベルが第１論理レベル（例えば、ハイ（Ｈｉｇｈ）レベル）である場合にスイッチング素子ＳＷ１をオンさせ、駆動信号ＶＧＤ１の信号レベルが第２論理レベル（例えば、ロー（Ｌｏｗ）レベル）である場合にスイッチング素子ＳＷ１をオフさせる。ゲートドライバ回路４＿２も駆動信号ＶＧＤ２の信号レベルに応じて同様にスイッチング素子ＳＷ２を制御する。

抵抗素子ＲＣＳ１は、ノードＮＤ１と基準ノードＰＦＣ＿ＯＵＴＮとの間に、スイッチング素子ＳＷ１と直列に接続される。例えば、抵抗素子ＲＣＳ１は、スイッチング素子ＳＷ１のエミッタと基準ノードＰＦＣ＿ＯＵＴＮとの間に接続される。同様に抵抗素子ＲＣＳ２は、ノードＮＤ２と基準ノードＰＦＣ＿ＯＵＴＮとの間に、スイッチング素子ＳＷ２と直列に接続される。抵抗素子ＲＣＳ１は、スイッチング素子ＳＷ１に大電流が流れることを防止するとともに、スイッチング素子ＳＷ１に流れる電流ＩＳＷ１を電圧に変換する。同様に、抵抗素子ＲＣＳ２は、スイッチング素子ＳＷ２に大電流が流れることを防止するとともに、スイッチング素子ＳＷ２に流れる電流ＩＳＷ２を電圧に変換する。以下、抵抗素子ＲＣＳ１、ＲＣＳ２によって変換された電圧を夫々、検出電圧ＶＣＳ１、ＶＣＳ２と表記する。検出電圧ＶＣＳ１、ＶＣＳ２は、端子ＣＳ１、ＣＳ２を介して制御部３に入力される。

整流素子Ｄ１は、ノードＮＤ１と出力ノードＰＦＣ＿ＯＵＴＰとの間に設けられ、スイッチング素子ＳＷ１がオフしている期間にノードＮＤ１と出力端子ＰＦＣ＿ＯＵＴＰとの間に電流経路を形成する。整流素子Ｄ２は、ノードＮＤ２と出力端子ＰＦＣ＿ＯＵＴＰとの間に設けられ、スイッチング素子ＳＷ２がオフしている期間にノードＮＤ２と出力端子ＰＦＣ＿ＯＵＴＰとの間に電流経路を形成する。整流素子Ｄ１、Ｄ２は、例えばダイオードであり、アノードがノードＮＤ１（ＮＤ２）側に接続され、カソードが出力端子ＰＦＣ＿ＯＵＴＰ側に接続される。出力容量ＣＯＵＴは、出力端子ＰＦＣ＿ＯＵＴＰと出力端子ＰＦＣ＿ＯＵＴＮとの間に接続され、出力電圧ＶＯＵＴを安定させる。

制御部３は、出力電圧ＶＯＵＴが目標電圧と等しく、且つ入力電圧ＶＩＮと入力電流ＩＩＮとの位相差が小さくなるように、制御信号ＶＧＤ１、ＶＧＤ２を生成する。制御部３は、例えば、マイクロコントローラ（ＭＣＵ）やＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等によって実現される。特に制限されないが、制御部３は、公知のＣＭＯＳ集積回路の製造技術によって１個の単結晶シリコンのような半導体基板に形成された半導体集積回路から構成される。なお、制御部３は、上記のように１チップで実現しても良いし、マルチチップ構成で実現しても良く、その構成は特に制限されない。

制御部３は、例えば、Ａ／Ｄ変換部１１〜１４、データ処理制御部１０、ＰＷＭタイマ１５、１６、過電流検出部１７、１８等の内部回路と、複数の外部端子とを含んで構成される。なお、図１には、制御部３の外部端子として、端子ＩＮ＿ＶＩＮ、端子ＩＮ＿ＶＯＵＴ、端子ＣＳ１、端子ＣＳ２、端子ＧＤ１、及び、端子ＧＤ２が代表的に例示されている。

端子ＩＮ＿ＶＩＮは、ノードＮＤＩＮと基準ノードＰＦＣ＿ＯＵＴＮとの間に直列に接続された抵抗素子Ｒ１、Ｒ２の接続ノードに接続される。これにより、端子ＩＮ＿ＶＩＮには、入力電圧ＶＩＮを抵抗素子Ｒ１、Ｒ２の抵抗比で分圧した電圧が入力される。Ａ／Ｄ変換部１１は、ＰＷＭタイマ１５（又は１６）から出力されたＡ／Ｄ変換開始信号ＴＲＧ＿１、ＴＲＧ＿２を受け取ると、端子ＩＮ＿ＶＩＮに入力された電圧をサンプリングし、データ処理制御部１０によって設定された条件に従って当該サンプリングした電圧をディジタル信号に変換し、変換結果ＤＶＩＮを生成する。これにより、入力電圧ＶＩＮの情報が得られる。

端子ＩＮ＿ＶＯＵＴは、出力端子ＰＦＣ＿ＯＵＴＰと出力端子ＰＦＣ＿ＯＵＴＮとの間に直列に接続された抵抗素子Ｒ３、Ｒ４の接続ノードに接続される。これにより、端子ＩＮ＿ＶＯＵＴには、出力電圧ＶＯＵＴを抵抗素子Ｒ３、Ｒ４の抵抗比で分圧した電圧が入力される。Ａ／Ｄ変換部１２は、ＰＷＭタイマ１５（又は１６）から出力されたＡ／Ｄ変換開始信号ＴＲＧ＿１、ＴＲＧ＿２を受け取ると、端子ＩＮ＿ＶＯＵＴに入力された電圧をサンプリングし、データ処理制御部１０によって設定された条件に従って、当該サンプリングした電圧をディジタル信号に変換し、変換結果ＤＶＯＵＴを生成する。これにより、出力電圧ＶＯＵＴの情報が得られる。

端子ＣＳ１は、抵抗ＲＣＳ１とスイッチング素子ＳＷ１のエミッタの接続ノードに接続される。これにより、端子ＣＳ１には、抵抗ＲＣＳ１によって発生した検出電圧ＶＣＳ１が入力される。Ａ／Ｄ変換部１３は、ＰＷＭタイマ１５から出力されたＡ／Ｄ変換開始信号ＴＲＧ＿１を受け取ると、端子ＣＳ１に入力された検出電圧ＶＣＳ１をサンプリングし、データ処理制御部１０によって設定された条件に従ってサンプリングした電圧をディジタル信号に変換し、変換結果ＤＶＣＳ１を生成する。過電流検出部１７は、端子ＣＳ１に入力された検出電圧ＶＣＳ１と基準値ＶＯＣＰ１を比較し、比較結果ＣＭＰＯ＿１を出力する。基準値ＶＯＣＰ１は、スイッチング素子ＳＷ１側の過電流保護動作を開始する電流値に応じた基準電圧である。過電流検出部１７は、例えば差動入力型のアナログコンパレータである。

端子ＣＳ２は、抵抗ＲＣＳ２とスイッチング素子ＳＷ２のエミッタの接続ノードに接続される。これにより、端子ＣＳ２には、抵抗ＲＣＳ２によって発生した検出電圧ＶＣＳ２が入力される。Ａ／Ｄ変換部１４は、ＰＷＭタイマ１６から出力されたＡ／Ｄ変換開始信号ＴＲＧ＿２を受け取ると、端子ＣＳ２に入力された検出電圧ＶＣＳ２をサンプリングし、データ処理制御部１０によって設定された条件に従ってサンプリングした電圧をディジタル信号に変換し、変換結果ＤＶＣＳ２を生成する。過電流検出部１８は、端子ＣＳ２に入力された検出電圧ＶＣＳ２と基準値ＶＯＣＰ２を比較し、比較結果ＣＭＰＯ＿２を出力する。基準値ＶＯＣＰ２は、スイッチング素子ＳＷ２側の過電流保護動作を開始する電流値に応じた基準電圧である。過電流検出部１８は、例えば差動入力型のアナログコンパレータである。

スイッチＳＷＣＳ１、ＳＷＣＳ２は、交互にオン・オフが制御され、端子ＣＳ１、ＣＳ２の電圧を過電流検出部１７、１８の入力端子に供給する。例えば、スイッチＳＷＣＳ１、ＳＷＣＳ２は、後述するＰＷＭ信号２００と同じ周期で交互にオン・オフされる。なお、スイッチＳＷＣＳ１、ＳＷＣＳ２はハードウェアによって実現しても良いし、ソフトウェアによって実現しても良く、特に制限されない。

ＰＷＭタイマ（ＧＰＴ）１５、１６は、データ処理制御部１０によって設定された条件に従って、ＰＷＭ信号２００を生成するとともに、生成したＰＷＭ信号２００に基づいて制御信号ＶＧＤ１、ＶＧＤ２を生成する。制御信号ＶＧＤ１は端子ＧＤ１から出力され、ゲートドライバ回路４＿１に供給され、制御信号ＶＧＤ２は端子ＧＤ２から出力され、ゲートドライバ回路４＿２に供給される。ＰＷＭタイマ１５、１６は更に、Ａ／Ｄ変換部１２〜１４に対して入力電圧のサンプリングを指示するためのＡ／Ｄ変換開始信号ＴＲＧ＿１、ＴＲＧ＿２を生成する。なお、ＰＷＭタイマ１５、１６の詳細については後述する。

データ処理制御部１０は、制御部３内の各機能部の統括的な制御を行う。また、データ処理制御部１０は各種の演算処理を行う。具体的に、データ処理制御部１０は、出力電圧ＶＯＵＴが目標電圧と等しく、且つＰＦＣ回路１の入力電圧ＶＩＮと入力電流ＩＩＮとの位相差が小さくなるように、出力電圧の情報と、入力電圧の情報と、ＰＦＣ回路１の入力電流ＩＩＮの平均値の情報とに基づいて、制御信号ＶＧＤ１、ＶＧＤ２のパルス幅を決定するため演算処理を実行する。

パルス幅を決定するための演算処理を行う機能部は、図１に例示されるように、目標電流値算出部１０１、ソフトスタート制御部１０２、電圧制御部１０３、過電圧保護制御部１０４、過電圧検出部１０５、目標電圧値格納レジスタ１０６、減算部１０７〜１０９、第１電流制御部１１０、第２電流制御部１１１、乗算部１１２、１１３、及び過電流保護制御部１１４を含んで構成される。これらの機能部は、例えばＲＯＭやＲＡＭ等に格納されたプログラムに従ってＣＰＵ等がプログラム処理を実行することにより実現される機能実現手段である。なお、図１には、説明の便宜上、データ処理制御部１０を構成する各種機能部のうち、制御信号ＶＧＤ１、ＶＧＤ２の基になるＰＷＭ信号２００のパルス幅を決定するための演算処理に係る機能部のみを図示している。

ＰＷＭ信号２００のパルス幅を決定するための演算処理は、出力電圧ＶＯＵＴを制御するための電圧制御ループによる演算処理と、入力電流ＩＩＮを制御するための電流制御ループによる演算処理とに大きく分けられる。

先ず、電圧制御ループによる演算処理について説明する。Ａ／Ｄ変換部１２による出力電圧ＶＯＵＴの検出値の変換結果ＤＶＯＵＴは、出力電圧ＶＯＵＴの情報として減算部１０７に入力される。減算部１０７は、変換結果ＤＶＯＵＴと、目標電圧値格納レジスタ（ＲＥＧ＿ＴＧＴ＿Ｖ）１０６に設定された出力電圧ＶＯＵＴの目標電圧を示す目標電圧値との差分を算出する。電圧制御部（Ｖ＿ＣＮＴ）１０３は、減算部１０７によって算出された差分の大きさに応じて、スイッチ素子ＳＷ１、ＳＷ２のオン期間を決定するための制御データを生成する。例えば、目標電圧値から出力電圧の変換結果ＤＶＯＵＴを減算した値が大きい場合には、スイッチ素子ＳＷ１、ＳＷ２のオン期間が長くなるような制御データを生成し、前記減算した値が小さい場合には、スイッチ素子ＳＷ１、ＳＷ２のオン期間が短くなるような制御データを生成する。過電圧検出部１０５は、変換結果ＤＶＯＵＴと基準値ＶＯＶＰとを比較し、比較結果を過電圧保護制御部（ＯＶＰ）１０４に入力する。過電圧保護制御部１０４は、過電圧検出部１０５の比較結果に応じて、スイッチング素子ＳＷ１、ＳＷ２をオンさせるか否かを指示する制御データを生成する。例えば、出力電圧ＶＯＵＴの変換結果ＤＶＯＵＴが基準値ＶＯＶＰより低い場合には、スイッチング素子ＳＷ１、ＳＷ２がオンすることを許可する制御データ（例えば“１”）を生成し、出力電圧ＶＯＵＴの変換結果ＤＶＯＵＴが基準値ＶＯＶＰを超える場合には、スイッチング素子ＳＷ１、ＳＷ２をオフさせることを指示する制御データ（例えば“０”）を生成する。ソフトスタート制御部（ＳＳＴ）１０２は、例えばＰＦＣ回路１の起動時等において、突入電流を防止するために、スイッチング素子ＳＷ１、ＳＷ２のオン期間が徐々に長くなるように、オン期間を制限するための制御データを生成する。目標電流値算出部１０１は、電圧制御部１０３による制御データと、過電圧保護制御部１０４による制御データと、ソフトスタート制御部１０２による制御データと、Ａ／Ｄ変換部１１による変換結果ＤＶＩＮとに基づいて、インダクタＬ１、Ｌ２の電流ＩＬ１、ＩＬ２の目標値を指示する制御データ（以下、電流指令値Ｉ＿ＩＮＳと称する。）を生成する。例えば、目標電流値算出部１０１は、入力した各データを乗算することにより、電流指令値Ｉ＿ＩＮＳを生成する。これにより、電流指令値Ｉ＿ＩＮＳは、入力電圧ＶＩＮの位相と等しく、且つ出力電圧ＶＯＵＴが目標電圧と等しくなるような目標電流を表すデータとなる。なお、過電圧状態の場合は、電流指令値Ｉ＿ＩＮＳは例えば“０”となり、ソフトスタート期間の場合は、電流指令値Ｉ＿ＩＮＳの値が徐々に大きくなるように補正される。

次に、電流制御ループによる演算処理について説明する。電流制御ループは、スイッチング素子ＳＷ１に流れる電流を制御するための制御ループと、スイッチング素子ＳＷ２に流れる電流を制御するための制御ループに分けられる。

スイッチング素子ＳＷ１に流れる電流を制御するための制御ループは、減算部１０８、第１電流制御部（Ｃ＿ＣＮＴ）１１０、乗算部１１２、及び過電流保護制御部（ＯＣＰ）１１４から構成される。Ａ／Ｄ変換部１３による電流ＩＳＷ１に応じた検出電圧ＶＣＳ１の変換結果ＤＶＣＳ１は、インダクタＬ１の電流ＩＬ１の平均値の情報として減算部１０８に入力される。減算部１０８は、変換結果ＤＶＣＳ１と電流指令値Ｉ＿ＩＮＳとの差分を算出する。第１電流制御部１１０は、電流ＩＳＷ１が電流指令値Ｉ＿ＩＮＳに近づくように、減算部１０８によって算出された差分に基づいて、スイッチング素子ＳＷ１のオン期間を指示する制御データを生成する。例えば、第１電流制御部１１０は、電流指令値Ｉ＿ＩＮＳから電流ＩＳＷの検出値を減算した値が大きい場合には、スイッチング素子ＳＷ１のオン期間が長くなるような制御データを生成し、上記減算した値が小さい場合には、スイッチング素子ＳＷ１のオン期間が短くなるような制御データを生成する。乗算部１１２は、過電流保護制御部１１４からの制御データと第１電流制御部１１０によって生成された制御データとを乗算し、その乗算結果を、スイッチング素子ＳＷ１に供給すべきＰＷＭ信号のパルス幅を指示するパルス幅指令値ＰＷＭ１＿ＩＮＳとしてＰＷＭタイマ１５に設定する。これにより、出力電圧ＶＯＵＴが目標電圧と等しく、且つインダクタＬ１の電流ＩＬ１と入力電圧ＶＩＮの位相差が小さくなるような制御信号ＶＧＤ１（ＰＷＭ信号）のパルス幅が決定される。なお、過電流保護制御部１１４及び乗算部１１２の詳細については後述する。

スイッチング素子ＳＷ２に流れる電流を制御するための制御ループは、減算部１０９、第２電流制御部（Ｃ＿ＣＮＴ）１１１、乗算部１１３、及び過電流保護制御部１１４から構成される。Ａ／Ｄ変換部１４による電流ＩＳＷ２に応じた検出電圧ＶＣＳ２の変換結果ＤＶＣＳ２は、インダクタＬ２の電流ＩＬ２の平均電流の情報として減算部１０９に入力される。減算部１０９は、変換結果ＤＶＣＳ２と電流指令値Ｉ＿ＩＮＳとの差分を算出する。第２電流制御部１１１は、第１電流制御部１１０と同様に、電流ＩＳＷ２が電流指令値Ｉ＿ＩＮＳに近づくように、減算部１０９によって算出された差分に基づいて、スイッチング素子ＳＷ２のオン期間を指示する制御データを生成する。乗算部１１３は、乗算部１１２と同様に、過電流保護制御部１１４からの制御データと第１電流制御部１１０によって生成された制御データとを乗算し、その乗算結果を、スイッチング素子ＳＷ１に供給すべきＰＷＭ信号のパルス幅を指示するパルス幅指令値ＰＷＭ２＿ＩＮＳとしてＰＷＭタイマ１６に設定する。これにより、出力電圧ＶＯＵＴが目標電圧と等しく、且つインダクタＬ２の電流ＩＬ２と入力電圧ＶＩＮの位相差が小さくなるような制御信号ＶＧＤ２（ＰＷＭ信号）のパルス幅が決定される。

≪ＰＷＭタイマの構成≫
ＰＷＭタイマ１５、１６について詳細に説明する。

図２は、ＰＷＭタイマ１５の内部構成を例示するブロック図である。図２に示されるように、ＰＷＭタイマ１５は、カウンタ回路（ＣＮＴＲ）２０、リセット回路（ＲＳＴ＿ＣＩＲ）２１、レジスタ群２２、ＰＷＭ信号生成回路（ＰＷＭ＿ＧＥＮ）２３、ＡＤＣ制御部（ＡＤＣ＿ＣＮＴ）２４、及び出力制御部２５を含んで構成される。

カウンタ回路２０は、データ処理制御部１０によって設定された条件に従って、入力されたクロック信号をカウントする。なお、カウント対象のクロック信号は、例えば、制御部３の内部又は外部に設けられた図示されないクロック信号生成部から供給される。カウンタ回路２０のカウント方式（アップカウントやダウンカウント等）やカウント周期の設定、及びカウント動作の開始・停止等の制御は、例えばデータ処理制御部１０がレジスタ群２２内の各種制御レジスタを設定することにより行われる。本実施の形態では、カウンタ回路２０は、例えばアップカウントとダウンカウントを所定の周期で繰り返し実行するものとし、そのカウント値が三角波状になるものとする。

レジスタ群２２は、ＰＷＭタイマ１５内の各種機能部の動作を制御するための複数のレジスタを含む。例えば、レジスタ群２２には、ネゲート制御レジスタ（ＲＥＧ＿ＮＣ）２２０、コンペアデータレジスタ（ＲＥＧ＿ＣＭＰＲ）２２１、Ａ／Ｄ変換開始要求タイミングレジスタ（ＲＥＧ＿ＴＭＧ）２２２、及びカウンタ回路２０の制御レジスタ等（図示せず）を含んで構成される。

コンペアデータレジスタ２２１は、データ処理制御部１０による上述の演算処理によって生成されたパルス幅指令値ＰＷＭ１＿ＩＮＳが設定される。

ネゲート制御レジスタ２２０は、過電流検出部１７による検出結果ＣＭＰＯ＿１に応じて、ＰＷＭ信号２００の出力と停止を指示する値が設定される。例えば、ネゲート制御レジスタ２２０には、初期値として“ＰＷＭ信号の出力許可を指示する値（例えば”１“）”が設定されており、過電流検出部１７から過電流を検出したことを示す検出結果ＣＭＰＯ＿１が出力された場合に、“ＰＷＭ信号の出力の停止を指示する値（例えば”０“）”に設定変更される。

Ａ／Ｄ変換開始要求タイミングレジスタ２２２は、制御部３内の各種Ａ／Ｄ変換部に対してＡ／Ｄ変換開始要求を発行するタイミングを指示する値が設定される。

ＰＷＭ信号生成回路２３は、カウンタ回路２０のカウント値とコンペアデータレジスタ２２１の設定値とに基づいてＰＷＭ信号２００を生成する。具体的に、ＰＷＭ信号生成回路２３は、コンペアデータレジスタ２２１に設定されたパルス幅指令値ＰＷＭ１＿ＩＮＳとカウンタ回路２０によるカウント値とを比較する。そして、ＰＷＭ信号生成回路２３は、カウンタ回路２０によるカウント動作の１周期において、カウント値がパルス幅指令値ＰＷＭ１＿ＩＮＳに一致してから再びパルス幅指令値ＰＷＭ１＿ＩＮＳに一致するまでの期間に、信号レベルを第１論理レベル（例えばハイレベル）とし、それ以外の期間を第２論理レベル（例えばローレベル）とするＰＷＭ信号２００をカウント動作の周期毎に生成する。例えば、カウンタ回路２０によるアップカウント時にカウント値がパルス幅指令値ＰＷＭ１＿ＩＮＳに一致してから、ダウンカウント時に再びカウント値がパルス幅指令値ＰＷＭ１＿ＩＮＳに一致するまでの期間をハイレベルとするパルスを生成する。すなわち、ＰＷＭ信号生成回路２３によって生成されるＰＷＭ信号２００は、カウンタ回路２０によるカウント値が“０”から所定の最大値まで上昇し、その後、最大値から下降して再びカウント値が“０”に至るまでの期間を１周期とする周期信号であって、カウント値がパルス幅指令値ＰＷＭ１＿ＩＮＳよりも大きく（又は小さく）なる期間だけハイレベルにされる信号となる。

出力制御部２５は、ネゲート制御レジスタ２２０の設定値に応じて、端子ＧＤ１に対するＰＷＭ信号２００の出力を制御する。出力制御部２５は、例えば論理積回路（ＡＮＤ回路）を含んで構成される。具体的に、出力制御部２５は、ネゲート制御レジスタ２２０にＰＷＭ信号の出力許可を指示する値（例えば“１”）が設定された場合には、ＰＷＭ信号２００を制御信号ＶＧＤ１として端子ＧＤ１に出力する。他方、ネゲート制御レジスタ２２０にＰＷＭ信号２００の出力停止を指示する値（例えば“０”）が設定された場合には、ＰＷＭ信号２００の出力を停止するとともに、スイッチング素子ＳＷ１をオフさせる信号（例えば、第２論理レベル（ローレベル）の信号）を制御信号ＶＧＤ１として出力する。

リセット回路２１は、カウンタ回路２０のカウント値ＣＯＵＴを参照し、カウント値ＣＯＵＴが所定の値に一致したら、ネゲート制御レジスタ２２０の設定値をリセットする。リセット回路２１の詳細は後述する。

ＡＤＣ制御部２４は、カウント値ＣＯＵＴとＡ／Ｄ変換開始要求タイミングレジスタ２２２の設定値とに基づいて、Ａ／Ｄ変換開始信号ＴＲＧ＿１を生成する。具体的に、ＡＤＣ制御部２４は、Ａ／Ｄ変換開始要求タイミングレジスタ２２２の設定値とカウント値ＣＯＵＴとを比較し、カウント値ＣＯＵＴがＡ／Ｄ変換開始要求タイミングレジスタ２２２の設定値と一致したら、Ａ／Ｄ変換開始信号ＴＲＧ＿１（例えばワンショットパルス）を発行する。生成されたＡ／Ｄ変換開始信号ＴＲＧ＿１は、例えば、Ａ／Ｄ変換部１１、１２、及び１３に供給される。前述したように、Ａ／Ｄ変換部１１、１２、１３は、Ａ／Ｄ変換開始信号ＴＲＧ＿１に応答して入力電圧をサンプリングするとともに、Ａ／Ｄ変換処理を行い、ディジタル信号に変換する。本実施の形態では、Ａ／Ｄ変換開始要求タイミングレジスタ２２２に、カウンタ回路２０によるアップカウントとダウンカウントとが切り替わるときのカウント値に応じた値が設定される。例えば、カウンタ回路２０によるカウント動作がアップカウントからダウンカウントに切り替わるときの最大カウント値ＣＭＡＸに応じた値に設定される。これによれば、カウント値ＣＯＵＴが最大カウント値ＣＭＡＸになったタイミングでＡ／Ｄ変換開始信号ＴＲＧ＿１が発行されるから、スイッチング素子ＳＷ１がオンしている期間の中間のタイミングでスイッチング素子ＳＷ１に流れる電流をサンプリングすることが容易となる。

ＰＷＭタイマ１６は、ＰＷＭタイマ１５と同様の構成とされる。具体的にＰＷＭタイマ１６は、ＰＷＭタイマ１５と同様に、データ処理制御部１０によって生成されたパルス幅指令値ＰＷＭ２＿ＩＮＳや過電流検出部１８による検出結果ＣＭＰＯ＿２等に基づいて制御信号ＶＧＤ２を生成する。また、ＰＷＭタイマ１６は、ＰＷＭタイマ１５と同様に、Ａ／Ｄ変換開始信号ＴＲＧ＿２を生成し、Ａ／Ｄ変換部１１、１２、及び１４に供給する。Ａ／Ｄ変換部１１、１２、１４は、Ａ／Ｄ変換開始信号ＴＲＧ＿２に応答して入力電圧をサンプリングするとともに、Ａ／Ｄ変換処理を行い、ディジタル信号に変換する。ＰＷＭタイマ１６は、ＰＷＭタイマ１５と異なる動作タイミングで動作する。詳細は後述するが、例えばＰＷＭタイマ１５、１６によるカウント動作や各種レジスタの更新は、位相が“π”ずれたタイミングで制御される。

≪制御部３による出力電圧ＶＯＵＴ及び入力電流ＩＩＮの制御≫
図３に、ＰＦＣ回路１における出力電圧ＶＯＵＴ及び入力電流ＩＩＮの制御に係るタイミングチャートを例示する。同図において、参照符号３００は入力ノードＮＤＩＮに供給される入力電圧ＶＩＮを表し、参照符号３０１は出力端子ＰＦＣ＿ＯＵＴＰの出力電圧ＶＯＵＴを表す。参照符号３０２はインダクタＬ１に流れる電流ＩＬ１を表し、参照符号３０３はスイッチ素子ＳＷ１に流れる電流ＩＳＷ１に応じた検出電圧ＶＣＳ１を表し、参照符号３０４はＰＷＭタイマ１５におけるカウンタ回路２０のカウント値ＣＯＵＴを表し、参照符号３０５はＰＷＭタイマ１５におけるコンペアデータレジスタ２２１の設定値を表す。参照符号３０６はスイッチング素子ＳＷ１の制御信号ＶＧＤ１を表し、参照符号３０７はＡ／Ｄ変換開始信号ＴＲＧ＿１を表し、参照符号３０８、３０９はデータ処理制御部１０によるスイッチング素子ＳＷ１に係るＰＷＭ信号のパルス幅を決定するための演算処理の期間を表す。また、参照符号４０２はインダクタＬ２に流れる電流を表し、参照符号４０３はスイッチ素子ＳＷ２に流れる電流ＩＳＷ２に応じた検出電圧ＶＣＳ２を表し、参照符号４０４はＰＷＭタイマ１６におけるカウンタ回路２０のカウント値ＣＯＵＴを表し、参照符号４０５はＰＷＭタイマ１６におけるコンペアデータレジスタ２２１の設定値を表す。参照符号４０６はスイッチング素子ＳＷ２の制御信号ＶＧＤ２を表し、参照符号４０７はＡ／Ｄ変換開始信号ＴＲＧ＿２を表し、参照符号４０８、４０９はデータ処理制御部１０によるスイッチング素子ＳＷ２に係るＰＷＭ信号のパルス幅を決定するための演算処理の期間を表す。なお、同図では、カウンタ回路２０によるカウント動作の周期を約２８．６μｓ（３５ｋＨｚ）とした場合が例示されているが、その周期は特に限定されない。また、同図では、スイッチング素子ＳＷ１に係るＰＷＭタイマ１５内のカウンタ回路２０のカウント動作が開始されてから半周期遅れた（位相がπ遅れた）タイミングで、スイッチング素子ＳＷ２に係るＰＷＭタイマ１６内のカウンタ回路２０のカウント動作が開始される場合が例示される。更に、同図には、過電流が検出されていない状態でのタイミングチャートが例示され、ＰＷＭタイマ１５，１６のネゲート制御レジスタ２２０には、ＰＷＭ信号の出力の許可を指示する値が設定されているものとする。

先ず、スイッチング素子ＳＷ１側の動作について説明する。

例えば、タイミングｔ０でＰＷＭタイマ１５内のカウンタ回路２０がアップカウントを開始し、そのカウント値ＣＯＵＴがＰＷＭタイマ１５内のコンペアデータレジスタ２２１の設定値と一致したタイミングｔ１において、制御信号ＶＧＤ１が第１論理レベル（ハイレベル）にされる。これにより、スイッチング素子ＳＷ１がオフ状態からオン状態に遷移し、整流回路２からインダクタＬ１を介してスイッチング素子ＳＷ１に電流ＩＳＷ１が流れる。このときインダクタＬ１に流れる電流は電流ＩＳＷ１と等しく、参照符号３０２、３０３に示されるように、時間の経過とともに直線的に増加する。

その後、ＰＷＭタイマ１５内のカウンタ回路２０によるカウント動作がアップカウントからダウンカウントに切り替わるタイミング（カウント値が最大値となるタイミング）ｔ２で、ＰＷＭタイマ１５内のＡＤＣ制御部２４によってＡ／Ｄ変換開始信号ＴＲＧ＿１が発行され、Ａ／Ｄ変換部１１、１２、及び１３に供給される。Ａ／Ｄ変換部１３は、Ａ／Ｄ変換開始信号ＴＲＧ＿１に応答して、スイッチング素子ＳＷ１に流れる電流ＩＳＷ１に係る検出電圧ＶＣＳ１をサンプリングするとともにディジタル信号に変換する。同様にＡ／Ｄ変換部１１、１２は、Ａ／Ｄ変換開始信号ＴＲＧ＿１に応答して入力電圧ＶＩＮ及び出力電圧ＶＯＵＴを夫々サンプリングし、ディジタル信号に変換する。そして、データ処理制御部１０は、参照符号３０８に示されるように、Ａ／Ｄ変換部１１、１２、及び１３によってディジタル信号に変換された各検出値に基づいてパルス幅指令値ＰＷＭ１＿ＩＮＳを算出するための演算処理を開始する。

その後、タイミングｔ３において、カウント値ＣＯＵＴが、再びＰＷＭタイマ１５内のコンペアデータレジスタ２２１の設定値と一致すると、制御信号ＶＧＤ１が第２論理レベル（ローレベル）にされる。これにより、スイッチング素子ＳＷ１はオン状態からオフ状態に遷移し、インダクタＬ１から整流素子Ｄ１を介して出力端子ＰＦＣ＿ＯＵＴ側に電流が流れる。このときインダクタＬ１に流れる電流は整流素子Ｄ１に流れる電流と等しく、参照符号３０２に示されるように、時間の経過とともに直線的に低下する。そして、ＰＷＭタイマ１５内のカウンタ回路２０によるカウント動作がダウンカウントからアップカウントに切り替わるタイミング（カウント値が最小値（“０”）となるタイミング）ｔ４において、期間３０８で算出されたパルス幅指令値ＰＷＭ１＿ＩＮＳがコンペアデータレジスタ２２１に格納され、当該レジスタの設定値が更新される。これにより、次の１周期に係る制御信号ＶＧＤ１（ＰＷＭ信号）の生成が開始される。その後は、上記タイミングｔ１〜ｔ４と同様である。

次に、スイッチング素子ＳＷ２側の動作について説明する。

例えば、スイッチング素子ＳＷ１側のＰＷＭタイマ１５がアップカウントを開始したタイミングｔ０よりも半周期（位相がπ）遅れたタイミングｔ２において、スイッチング素子ＳＷ２側のＰＷＭタイマ１６がアップカウントを開始する。その後、タイミングｔ３において、ＰＷＭタイマ１６内のカウンタ回路２０によるカウント値ＣＯＵＴがＰＷＭタイマ１６内のコンペアデータレジスタ２２１の設定値と一致すると、制御信号ＶＧＤ２が第１論理レベル（ハイレベル）にされる。これにより、スイッチング素子ＳＷ２がオフ状態からオン状態に遷移し、整流回路２からインダクタＬ２を介してスイッチング素子ＳＷ２に電流ＩＳＷ２が流れる。このときインダクタＬ２に流れる電流は電流ＩＳＷ２と等しく、参照符号４０２、４０３に示されるように、時間の経過とともに直線的に増加する。

その後、ＰＷＭタイマ１６内のカウンタ回路２０によるカウント動作がアップカウントからダウンカウントに切り替わるタイミング（カウント値が最大カウント値ＣＭＡＸとなるタイミング）ｔ４で、ＰＷＭタイマ１６内のＡＤＣ制御部２４によってＡ／Ｄ変換開始信号ＴＲＧ＿２が出力され、Ａ／Ｄ変換部１１、１２、及び１４に供給される。Ａ／Ｄ変換部１４は、Ａ／Ｄ変換開始信号ＴＲＧ＿２に応答して、スイッチング素子ＳＷ２に流れる電流ＩＳＷ２に係る検出電圧ＶＣＳ２をサンプリングするとともにディジタル信号に変換する。同様にＡ／Ｄ変換部１１、１２は、Ａ／Ｄ変換開始信号ＴＲＧ＿２に応答して入力電圧ＶＩＮ及び出力電圧ＶＯＵＴを夫々サンプリングし、ディジタル信号に変換する。そして、参照符号４０８に示されるように、データ処理制御部１０は、Ａ／Ｄ変換部１１、１２、及び１４によってディジタル信号に変換された各検出値に基づいてパルス幅指令値ＰＷＭ２＿ＩＮＳを算出するための演算処理を開始する。

その後、タイミングｔ５において、ＰＷＭタイマ１６のカウント値ＣＯＵＴが再びコンペアデータレジスタ２２１の設定値に一致すると、制御信号ＶＧＤ２が第２論理レベル（ローレベル）にされる。これにより、スイッチング素子ＳＷ２はオン状態からオフ状態に遷移し、インダクタＬ２から整流素子Ｄ２を介して出力端子ＰＦＣ＿ＯＵＴ側に電流が流れる。このときインダクタＬ２に流れる電流は整流素子Ｄ２に流れる電流と等しく、参照符号４０２に示されるように、時間の経過とともに直線的に低下する。そして、ＰＷＭタイマ１６内のカウンタ回路２０によるカウント動作がダウンカウントからアップカウントに切り替わるタイミング（カウント値が最小値（“０”）となるタイミング）ｔ６において、期間４０８で算出されたパルス幅指令値ＰＷＭ２＿ＩＮＳがＰＷＭタイマ１６内のコンペアデータレジスタ２２１に格納され、当該レジスタの設定値が更新される。これにより、次の１周期に係る制御信号ＶＧＤ２（ＰＷＭ信号）の生成が開始される。その後は、上記タイミングｔ２〜ｔ６と同様である。

以上のように、ＰＦＣ回路１は、制御信号ＶＧＤ１、ＶＧＤ２のパルス幅を調整することでスイッチング素子ＳＷ１、ＳＷ２のオン期間を制御することにより、インダクタＬ１に流れる電流ＩＬ１と入力電圧ＶＩＮとの位相差、及びインダクタＬ２に流れる電流ＩＬ２と入力電圧ＶＩＮとの位相差が小さくなるように制御される。これにより、ＰＦＣ回路１の入力電圧ＶＩＮと入力電流ＩＩＮの位相差が小さくなるように制御されるから、力率が改善され、高調波の発生が抑制される。

図３に示されるように、インダクタＬ１に流れる電流ＩＬ１は、スイッチング素子ＳＷ１がオンしている期間はインダクタＬ１からスイッチング素子ＳＷ１を介して流れ、その電流値は直線的に増加し、スイッチング素子ＳＷ１がオフしている期間はインダクタＬ１から整流素子Ｄ１を介して流れ、その電流値は直線的に低下する。そのため、例えば、スイッチング素子ＳＷ１のスイッチング周期３１１における電流ＩＬ１の平均値は、図３のタイミングｔ２における電流ＩＳＷ１（ＩＬ１）の値とほぼ一致する。本ＰＦＣ回路１によれば、当該タイミングで電流ＩＳＷ１をサンプリングするので、一周期にインダクタＬ１に流れる平均電流を一回のサンプリングで得ることができ、平均電流を算出するための複雑な演算も不要となる。これにより、ＰＦＣ回路１における負帰還ループ内の遅延時間を短縮することができ、ＰＦＣ回路１の安定した制御の実現に資する。また、本ＰＦＣ回路１によれば、インダクタＬ１側のみならず、インダクタＬ２側に流れる平均電流も同様に一回のサンプリングで得ることができるので、第１インダクタ側と第２インダクタ側の双方に流れる平均電流の算出を行っていた従来のインターリーブ構成のＰＦＣ回路に比べて、制御部３による処理負荷を大幅に減らすことができる。更に、本ＰＦＣ回路１によれば、スイッチング素子ＳＷ１、ＳＷ２に夫々直列に接続された抵抗ＲＣＳ１、ＲＣＳ２によってインダクタＬ１、Ｌ２に流れる平均電流を求めることができるから、従来の構成に比べて電流の検出回路の簡易化を図ることができる。すなわち、従来のようにスイッチング素子ＳＷ１、ＳＷ２のオン期間とオフ期間の両方の電流を検出するための回路（例えば、グラウンドラインに挿入する電流検出用抵抗）が不要となる。また、１つの抵抗ＲＣＳ１（ＲＣＳ２）によって電流検出機能とスイッチング素子ＳＷ１（ＳＷ２）の保護機能を実現することができるので、従来の構成に比べて部品点数の削減を図ることができる。

≪ＰＦＣ回路１の過電流保護機能≫
ＰＦＣ回路１の過電流保護機能について詳細に説明する。

図４は、制御部３における過電流保護機能に関連する機能部を例示したブロック図である。説明の便宜上、同図には、スイッチング素子ＳＷ１を経由して流れる電流に係る過電流保護機能に関連する機能部のみが図示されている。なお、スイッチング素子ＳＷ２を経由して流れる電流に係る過電流保護機能に関連する機能部は、図４に示される構成と同様であるため、その詳細な説明を省略する。

制御部３による過電流保護機能は、ソフトウェアによる制御とハードウェアによる制御の２通りの制御によって実現可能とされる。

ソフトウェアによる制御では、データ処理制御部１０が過電流検出部１７による過電流状態の検出に応答して演算処理を実行し、その演算結果に基づいてＰＷＭタイマ１５を制御することにより、スイッチング素子ＳＷ１をオフ状態に遷移させる。具体的に、データ処理制御部１０による過電流保護動作は以下のようになる。先ず、過電流状態が検出されていない通常状態では、過電流保護制御部１１４は、スイッチング素子ＳＷ１がオンすることを許可する制御データ（例えば“１”）を生成する。この場合、乗算部１１２は、第１電流制御部１１０によって生成された制御データをパルス幅指令値ＰＷＭ１＿ＩＮＳとしてコンペアデータレジスタ２２１に設定する。その後、過電流検出部１７から過電流状態が検出されたことを示す比較結果ＣＭＰＯ＿１が出力されると、過電流保護制御部１１４は、スイッチング素子ＳＷ１、ＳＷ２をオフさせることを指示する制御データ（例えば“０”）を生成する。この制御データを受けた乗算部１１２は、パルス幅を“０（ゼロ）”とすることを指示するパルス幅指令値ＰＷＭ１＿ＩＮＳを生成し、コンペアデータレジスタ２２１に設定する。これにより、パルス幅が“ゼロ”の制御信号ＶＧＤ１が生成され、スイッチング素子ＳＷ１がオフ状態に遷移する。

ハードウェアによる制御では、ＰＷＭタイマ１５内の出力制御部２５が、過電流検出部１７による過電流の検出に応答してＰＷＭ信号２００の出力を停止することにより、スイッチング素子ＳＷ１をオフ状態に遷移させる。具体的に、出力制御部２５による過電流保護動作は以下のようになる。図４に示されるように、過電流検出部１７から過電流が検出されたことを示す比較結果ＣＭＰＯ＿１が出力されると、ＰＷＭタイマ１５内のネゲート制御レジスタ２２０にＰＷＭ信号の出力停止を指示する値（例えば”０“）が設定される。これに応じて、ＰＷＭタイマ１５内の出力制御部２５がＰＷＭ信号２００の出力を停止するとともに制御信号ＶＧＤ１の信号レベルを第２論理レベル（ローレベル）に固定する。これにより、過電流状態の検出後速やかにスイッチング素子ＳＷ１をオフさせることができる。その間、リセット回路２１は、カウンタ回路２０によるカウント値ＣＯＵＴをモニタする。そして、カウント値ＣＯＵＴが所定の値となったら、リセット回路２１はネゲート制御レジスタ２２０をリセットする。具体的に、リセット回路２１は、カウント値ＣＯＵＴが最小カウント値ＣＭＩＮ（例えば、”０（ゼロ）“）になったら、ＰＷＭタイマ１５内のネゲート制御レジスタ２２０にＰＷＭ信号２００の出力の許可を指示する値（例えば”１“）を設定する。これにより、ＰＷＭタイマ１５内の出力制御部２５は、ＰＷＭ信号生成部２３によって生成されたＰＷＭ信号２００を制御信号ＶＧＤ１として出力することを再開し、過電流保護状態を解除する。ここで、解除直後に出力制御部２５から出力される制御信号ＶＧＤ１の信号レベルは第２論理レベル（ローレベル）となる。すなわち、カウント値ＣＯＵＴが最小カウント値（”０”）となるタイミングでは、カウント値ＣＯＵＴよりもコンペアデータレジスタ２２１に設定されたパルス幅指令値ＰＷＭ１＿ＩＮＳの方が大きいので、このタイミングでのＰＷＭ信号２００の信号レベルは第２論理レベル（ローレベル）となる。したがって、当該タイミングでＰＷＭタイマ１５の出力制御部２５によるネゲート機能を解除することにより、解除直後の制御信号ＶＧＤ１の信号レベルは第２論理レベル（ローレベル）となり、意図せずスイッチング素子ＳＷ１がオンすることはない。

図５に、ＰＦＣ回路１における過電流保護動作に係るタイミングチャートを例示する。上述のソフトウェアによる制御では、過電流保護に係る制御ループ内にデータ処理制御部１０による演算処理が含まれる。そのため、例えばタイミングｔ０１において過電流状態が検出されたとすると、一点鎖線で示される制御信号ＶＧＤ１の特性５０２のように、データ処理制御部１０による演算処理時間に応じた遅延時間が経過したタイミングｔ０２において、スイッチング素子ＳＷ１がオフ状態に遷移する。これに対し、ハードウェアによる制御は、過電流検出部１７、１８による過電流状態の検出結果に応じてＰＷＭタイマ１５、１６のネゲート機能を有効・無効を切り替える制御であり、その制御ループ内にデータ処理制御部１０による演算処理が含まれない。そのため、実線で示される制御信号ＶＧＤ１の特性５０１のように、タイミングｔ０１において過電流検出部１７、１８により過電流状態が検出されれば、速やかにスイッチング素子ＳＷ１、ＳＷ２をオフさせることができる。その後は、カウント値ＣＯＵＴが“０”となるタイミング）ｔ０３で過電流保護機能が解除され、次のスイッチングサイクルの制御信号ＶＧＤ１、ＶＧＤ２（ＰＷＭ信号）の生成が再開される。

以上のようにＰＦＣ回路１によれば、制御部３によるソフトウェア制御のみならず、ハードウェア制御を行うことにより、より信頼性の高い過電流保護機能を実現することができる。また、制御部３によれば、ソフトウェアによる過電流保護動作の応答速度の問題を解決するために、従来のように外付けの過電流保護回路を別途用意する必要はなく、部品点数の削減に資する。また、図５に示されるように、制御部３は、過電流検出後の次のスイッチングサイクルの制御信号ＶＧＤ１、ＶＧＤ２（ＰＷＭ信号）が生成される前のタイミングｔ０３で過電流保護機能を解除する自己復帰型の制御ループを構成するので、過電流保護機能を解除するための信号を別途用意する必要がなく、システム構成が容易となる。

以上、本実施の形態に係る制御部３によれば、ディジタル制御方式のスイッチング電源装置のより安定した制御を実現できる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、本実施の形態ではインダクタやスイッチング素子等を２重化したインターリーブ構成のＰＦＣ回路を例に取り説明したが、インターリーブ構成ではないＰＦＣ回路（例えば、図１においてインダクタＬ２、スイッチング素子ＳＷ２、整流素子Ｄ２、抵抗ＲＣＳ２、及びゲートドライバ回路４＿２を取り除いた構成のＰＦＣ回路）に適用することもできる。この場合、制御部３におけるスイッチング素子ＳＷ２の制御のための制御信号ＶＧＤ２を生成するための機能部（ＰＷＭタイマ１６やＡ／Ｄ変換部１４等）は不要である。これによれば、上記インターリーブ構成のＰＦＣ回路と同様の効果が期待できる。更に、多重化したインターリーブ構成のＰＦＣ回路に制御部３を適用することも可能である。例えば、ｎ（ｎは３以上の整数）重化したインターリーブ構成のＰＦＣ回路に適用する場合、ｎ個のスイッチング素子の夫々に対応したＰＷＭタイマやＡ／Ｄ変換部等を制御部３に設けるとともに、それらの機能部を“２π／ｎ”の位相差で動作するように制御すれば良い。これによれば、上記インターリーブ構成のＰＦＣ回路と同様の効果が期待できる。また、ＰＦＣ回路に限られず、インダクタに流れる電流の平均値に基づいてスイッチング素子を制御するようなスイッチング電源装置であれば、そのコントロールＩＣに本制御部３による電流検出手法を適用することができる。

スイッチング素子ＳＷ１、ＳＷ２は、高耐圧のパワートランジスタであれば、特にＩＧＢＴに限定されない。例えば、Ｎチャネル型のパワーＭＯＳトランジスタであっても良い。また、入力電圧ＶＩＮを検出するための抵抗Ｒ１、Ｒ２や出力電圧ＶＯＵＴを検出するための抵抗Ｒ３、Ｒ４は、制御部３に内蔵しても良く、特に制限されない。同様に、ゲートドライバ回路４＿１、４＿２も制御部３に内蔵しても良い。

図３において、入力電圧ＶＩＮ、出力電圧ＶＯＵＴ、電流ＩＳＷ１（ＩＳＷ２）を同じタイミングでサンプリングする場合を例示したが、これに限られない。例えば、ＰＷＭタイマ１５（１６）からのＡ／Ｄ変換開始信号ＴＲＧ＿１（ＴＲＧ＿２）によって出力電圧ＶＯＵＴ及び電流ＩＳＷ１（ＩＳＷ２）を同じタイミングでサンプリングし、入力電圧ＶＩＮは別のタイミングでサンプリングしてもよい。この場合、入力電圧ＶＩＮをサンプリングするＡ／Ｄ変換部１１は、Ａ／Ｄ変換開始信号ＴＲＧ＿１（ＴＲＧ＿２）よりも周波数の高いサンプリング信号に従ってサンプリングを実行することが望ましい。

１ スイッチング電源装置（ＰＦＣ回路）
２ 整流回路
ＶＡＣ 交流電圧
ＶＩＮ 整流された電圧
ＩＮＮ 入力電流
Ｒ１〜Ｒ４、ＲＣＳ１、ＲＣＳ２ 抵抗
ＳＷ１、ＳＷ２ スイッチング素子
ＩＳＷ１、ＩＳＷ２ スイッチング素子に流れる電流
Ｌ１、Ｌ２ インダクタ
ＩＬ１、ＩＬ２ インダクタに流れる電流
Ｄ１、Ｄ２ 整流素子
ＣＯＵＴ 容量
ＮＤＩＮ、ＮＤ１、ＮＤ２ ノード
ＰＦＣ＿ＯＵＴＰ、ＰＦＣ＿ＯＵＴＮ 出力端子（ノード）
４＿１、４＿２ ゲートドライバ回路
３ 制御部
ＩＮ＿ＶＩＮ、ＧＤ１、ＧＤ２、ＣＳ１、ＣＳ２、ＩＮ＿ＶＯＵＴ 外部端子
ＶＣＳ１、ＶＣＳ２ 検出電圧
１１〜１４ Ａ／Ｄ変換部
１５、１６ ＰＷＭタイマ
１７、１８ 過電流検出部
ＶＯＣＰ１、ＶＯＣＰ２ 基準電圧
ＳＷＣＳ１、ＳＷＣＳ２ スイッチ
１０ データ処理制御部
１０１ 目標電流値算出部
１０２ ソフトスタート制御部
１０３ 電圧制御部
１０４ 過電圧保護制御部
１０５ 過電圧検出部
１０６ 目標電圧値格納レジスタ
１０７〜１０９ 減算部
１１０ 第１電流制御部
１１１ 第２電流制御部
１１２、１１３ 乗算部
１１４ 過電流保護制御部
２０ カウンタ回路
２１ リセット回路
２２ レジスタ群
２２０ ネゲート制御レジスタ
２２１ コンペアデータレジスタ
２２２ Ａ／Ｄ変換開始要求タイミングレジスタ
２３ ＰＷＭ信号生成回路
２４ ＡＤＣ制御部
２５ 出力制御部
ＣＯＵＴ カウント値
ＣＭＡＸ 最大カウント値
ＣＭＩＮ 最小カウント値
ＴＲＧ＿１、ＴＲＧ＿２ Ａ／Ｄ変換開始信号
２００ ＰＷＭ信号
３００ 入力電圧ＶＩＮの特性
３０１ 出力電圧ＶＯＵＴの特性
３０２ インダクタＬ１に流れる電流の特性
３０３ 電流ＩＳＷ１（検出電圧ＶＣＳ１）の特性
３０４ ＰＷＭタイマ１５のカウント値ＣＯＵＴ
３０５ ＰＷＭタイマ１５におけるコンペアデータレジスタ２２１の設定値
３０６ 制御信号ＶＧＤ１の特性
３０７ Ａ／Ｄ変換開始信号ＴＲＧ＿１の特性
３０８、３０９ データ処理制御部１０による演算処理期間
３１０ ＰＷＭタイマ１５によるＰＷＭ信号２００（制御信号ＶＧＤ１）がハイレベルとなる期間
３１１ スイッチング素子ＳＷ１のスイッチング周期
４０２ インダクタＬ２に流れる電流の特性
４０３ 電流ＩＳＷ２（電圧ＶＣＳ２）の特性
４０４ ＰＷＭタイマ１６のカウント値ＣＯＵＴ
４０５ ＰＷＭタイマ１６におけるコンペアデータレジスタ２２１の設定値
４０６ 制御信号ＶＧＤ２の特性
４０７ Ａ／Ｄ変換開始信号ＴＲＧ＿２の特性
４０８、４０９ データ処理制御部１０による演算処理期間
４１０ ＰＷＭタイマ１６によるＰＷＭ信号２００（制御信号ＶＧＤ１）がハイレベルとなる期間
ｔ０〜ｔ７、ｔ０１〜ｔ０４ タイミング

Claims (12)

1. 交流電圧を整流して出力する整流回路と、
   前記整流回路から出力された電圧の供給を受ける入力ノードと第１ノードとの間に設けられる第１インダクタと、
   基準となる電圧が供給される基準ノードと前記第１ノードとの間に設けられる第１スイッチング素子と、
   前記第１ノードと出力ノードとの間に設けられ、前記第１スイッチング素子がオフしている期間に前記第１ノードと前記出力ノードとの間に電流経路を形成する第１整流素子と、
   前記出力ノードと前記基準ノードとの間に設けられた容量素子と、
   前記出力ノードの電圧の情報、前記入力ノードの電圧の情報、及び前記第１インダクタに流れる平均電流の情報に基づいて、前記出力ノードの電圧が前記目標とする電圧と等しく、且つ前記入力ノードの電圧と前記整流回路から前記入力ノードに供給される電流の位相差が小さくなるように、前記第１スイッチング素子のオン・オフを制御するための第１制御信号を生成する制御部と、を有し、
   前記制御部は、前記第１スイッチング素子がオンする期間の中間のタイミングでサンプリングした前記第１スイッチング素子に流れる電流の値を前記平均電流の情報とするスイッチング電源装置。
2. 前記第１スイッチング素子は、前記第１制御信号が第１論理レベルの場合にオン状態とされ、前記第１制御信号が前記第１論理レベルの反転の第２論理レベルの場合にオフ状態とされ、
   前記制御部は、前記出力ノードの電圧の情報、前記入力ノードの電圧の情報、及び前記平均電流の情報に基づいて第１設定値を算出するとともに、アップカウントとダウンカウントが所定の周期で繰り返し実行される三角波状のカウント値と前記第１設定値とを比較し、比較結果に応じて前記第１制御信号の信号レベルを前記第１論理レベル又は前記第２論理レベルに切り替えて出力し、
   前記制御部は、前記第１制御信号が前記第１論理レベルとなる期間において、前記カウント値がアップカウントとダウンカウントの切り替わりに応じた値となったら、前記第１スイッチング素子に流れる電流をサンプリングする請求項１に記載のスイッチング電源装置。
3. 前記第１ノードと前記基準ノードとの間に設けられ、前記第１スイッチング素子に直列に接続される第１抵抗素子を更に有し、
   前記制御部は、前記第１抵抗素子によって発生した電圧をサンプリングすることにより、前記第１スイッチング素子に流れる電流のサンプリングを行う請求項２に記載のスイッチング電源装置。
4. 前記制御部は、
   前記入力ノードの電圧をサンプリングし、ディジタル信号に変換する第１Ａ／Ｄ変換回路と、
   前記出力ノード電圧をサンプリングし、ディジタル信号に変換する第２Ａ／Ｄ変換部と、
   前記第１抵抗素子に発生する電圧をサンプリングし、ディジタル信号に変換する第３Ａ／Ｄ変換部と、
   第１タイマ部と、
   データ処理制御部と、を有し、
   前記第１タイマ部は、
   前記データ処理制御部によって設定された条件に従って、アップカウントとダウンカウントを前記所定の周期で繰り返し実行するカウンタ回路と、
   前記第１設定値を格納するための第１記憶部と、
   第２設定値を格納するための第２記憶部と、
   前記第１制御信号を生成するための制御信号生成部と、
   前記サンプリングの実行を指示するための指示部と、を有し、
   前記データ処理制御部は、前記所定の周期に応じた演算サイクルで、前記第１Ａ／Ｄ変換部、前記第２Ａ／Ｄ変換部、及び前記第３Ａ／Ｄ変換部による夫々の変換結果に基づいて前記第１設定値を算出し、前記第１記憶部に設定し、
   前記制御信号生成部は、前記第１記憶部に設定された前記第１設定値と前記カウンタ回路によるカウント値とを比較し、前記所定の周期において当該カウント値が前記第１設定値に一致してから再び前記第１設定値に一致するまでの第１期間に前記第１論理レベルとし、それ以外の期間を前記第２論理レベルとする前記第１制御信号を生成し、
   前記指示部は、前記第２記憶部に格納された前記第２設定値と前記カウンタ回路によるカウント値とを比較し、前記第１期間において当該カウント値が前記第２設定値と一致したら前記第３Ａ／Ｄ変換部に対してサンプリングの指示を行い、
   前記第２設定値は、前記第１期間において前記カウンタ回路によるアップカウントとダウンカウントとが切り替わるときのカウント値に応じた値である請求項３に記載のスイッチング電源装置。
5. 前記制御部は、前記第１抵抗素子に発生する電圧と所定の基準値とを比較し、比較結果を出力するコンパレータ回路を更に有し、
   前記制御信号生成部は、
   前記第１記憶部に設定された前記第１設定値と前記カウンタ回路によるカウント値とを比較し、前記所定の周期において前記カウント値が前記第１設定値に一致してから再び前記第１設定値に一致するまでの第１期間に前記第１論理レベルとし、それ以外の期間を前記第２論理レベルとするＰＷＭ信号を生成するＰＷＭ信号生成回路と、
   前記コンパレータ回路による比較結果に基づいて、前記ＰＷＭ信号を前記第１制御信号として出力するか否かを制御する出力制御回路と、を有し、
   前記出力制御回路は、前記第１抵抗素子に発生した電圧が前記所定の基準値を超えない場合には、前記ＰＷＭ信号を前記第１制御信号として出力し、前記第１抵抗素子に発生した電圧が前記所定の基準値を超える場合には、前記ＰＷＭ信号の出力を停止するとともに前記第２論理レベルの信号を前記第１制御信号として出力し、次のサイクルの前記ＰＷＭ信号が生成される前のタイミングで前記ＰＷＭ信号の出力を可能にする請求項４に記載のスイッチング電源装置。
6. 前記出力制御回路は、前記第１抵抗素子に発生した電圧が前記所定の基準値を超えたことが検出されてから最初に前記カウント値が第３設定値と一致したタイミングで前記ＰＷＭ信号の出力を可能にし、
   前記第３設定値は、前記カウンタ回路によるアップカウントとダウンカウントとが切り替わるときのカウント値に応じた値であって、前記第２設定値と異なる値とされる請求項５に記載のスイッチング電源装置。
7. 前記第１期間は、前記カウンタ回路によるカウント値が、アップカウント時に前記第１設定値に一致してから、次のダウンカウント時に前記第１設定値に一致するまでの期間であって、
   前記第２設定値は、前記カウンタ回路によるカウント動作がアップカウントからダウンカウントに切り替わるときの最大カウント値に応じた値であり、
   前記第３設定値は、前記カウンタ回路によるカウント動作がダウンカウントからアップカウントに切り替わるときの最小カウント値に応じた値である請求項６に記載のスイッチング電源装置。
8. 第２ノードと前記入力ノードとの間に設けられる第２インダクタと、
   前記第２ノードと前記基準ノードとの間に設けられる第２スイッチング素子と、
   前記第２ノードと前記出力ノードとの間に設けられ、前記第２スイッチング素子がオフしている期間に、前記第２ノードと前記出力ノードとの間に電流経路を形成する第２整流素子と、を更に有し、
   前記制御部は、前記出力ノードの電圧の情報、前記入力ノードの電圧の情報、及び前記第２インダクタに流れる平均電流の情報に基づいて、前記出力ノードの電圧が前記目標とする電圧と等しく、且つ前記入力ノードの電圧と前記整流回路から前記入力ノードに供給される電流との位相差が小さくなるように、前記第２スイッチング素子のオン・オフを制御するための第２制御信号を生成し、
   前記制御部は、前記第２スイッチング素子がオンする期間の中間のタイミングでサンプリングした前記第２スイッチング素子に流れる電流の情報を前記平均電流の情報とし、
   前記第１制御信号を生成するための制御と前記第２制御信号を生成するための制御は、位相がπずれたタイミングで行われる請求項１に記載のスイッチング電源装置。
9. 前記制御部は、マイクロコントローラを含んで構成される請求項１に記載のスイッチング電源装置。
10. スイッチング素子によってインダクタに流れる電流を制御することにより、交流電圧を整流した入力電圧を目標とする直流電圧に変換して出力するとともに力率を改善するための連続モードのＰＦＣ回路を制御するための半導体装置であって、
    前記入力電圧を入力するための第１外部端子と、
    前記ＰＦＣ回路の出力電圧を入力するための第２外部端子と、
    前記スイッチング素子に流れる電流に応じた検出電圧を入力するための第３外部端子と、
    前記第１外部端子に入力された電圧をサンプリングし、ディジタル信号に変換するための第１Ａ／Ｄ変換部と、
    前記第２外部端子に入力された電圧をサンプリングし、ディジタル信号に変換するための第２Ａ／Ｄ変換部と、
    前記第３外部端子に入力された電圧をサンプリングし、ディジタル信号に変換するための第３Ａ／Ｄ変換部と、
    タイマ部と、
    前記出力電圧が前記目標とする直流電圧と等しく、且つ前記ＰＦＣ回路の入力電圧と入力電流との位相差が小さくなるように、前記出力電圧の情報、前記入力電圧の情報、及び前記ＰＦＣ回路の入力電流の平均値の情報に基づいて、前記制御信号のパルス幅を決定するための第１設定値を算出するデータ処理制御部と、を有し、
    前記タイマ部は、
    前記データ処理制御部によって設定された条件に従って、アップカウントとダウンカウントを所定の周期で繰り返し実行するカウンタ回路と、
    前記スイッチング素子のオン・オフを制御するための制御信号を生成するための制御信号生成部と、
    前記第１設定値を格納するための第１記憶部と、
    第２記憶部と、
    指示部と、を有し、
    前記データ処理制御部は、前記第１Ａ／Ｄ変換部の変換結果を前記入力電圧の情報とし、前記第２Ａ／Ｄ変換部の変換結果を前記出力電圧の情報とし、前記第３Ａ／Ｄ変換部の変換結果を前記ＰＦＣ回路の入力電流の平均値の情報として、前記所定の周期に応じた演算サイクルで、前記第１設定値を算出するとともに前記第１記憶部に設定し、
    前記制御信号生成部は、前記第１記憶部に設定された前記第１設定値と前記カウンタ回路によるカウント値とを比較し、前記カウント値が前記第１設定値よりも大きい場合に第１論理レベルの前記制御信号を生成し、小さい場合に前記第１論理レベルを反転した第２論理レベルの前記制御信号を生成し、
    前記第２記憶部は、前記制御信号が前記第１論理レベルとなる期間において前記カウンタ回路によるカウント動作がアップカウントとダウンカウントとが切り替わるときのカウント値に応じた第２設定値が設定可能にされ、
    前記指示部は、前記制御信号が前記第１論理レベルとなる期間において、前記カウント値が前記第２設定値と一致したら前記第３Ａ／Ｄ変換部に対してサンプリングの指示を行う半導体装置。
11. 前記第３外部端子の電圧と所定の閾値電圧とを比較し、比較結果を出力するためのコンパレータ回路を更に有し、
    前記制御信号生成部は、前記コンパレータ回路から前記第３外部端子の電圧が前記閾値電圧を超えないことを示す比較結果が出力された場合には、前記第１設定値と前記カウンタ回路によるカウント値との比較結果に基づいて前記制御信号を生成し、前記第３外部端子の電圧が前記閾値電圧を超えたことを示す比較結果が出力された場合には、前記第１設定値と前記カウント値との比較結果に基づく前記制御信号の生成を停止するとともに前記第２論理レベルの前記制御信号を生成し、前記カウント値が第３設定値と最初に一致したタイミングで、前記第１設定値と前記カウンタ回路によるカウント値との比較結果に基づく前記制御信号の生成を再開し、
    前記第３設定値は、前記カウンタ回路によるアップカウントとダウンカウントとが切り替わるときのカウント値に応じた値であって、前記第２設定値と異なる値とされる請求項１０に記載の半導体装置。
12. 交流電圧を整流して出力する整流回路と、
    前記整流回路によって整流された電圧を入力し、スイッチング素子によってインダクタに流れる電流を制御することにより、前記入力された電圧を目標とする電圧に変換して出力するための電圧コンバータ回路と、
    前記電圧コンバータ回路の入力電圧の情報と、前記電圧コンバータ回路の出力電圧の情報と、前記スイッチング素子に流れる電流の平均値の情報とに基づいて、前記スイッチング素子のオン・オフを制御するための制御信号を生成する制御部とを有し、
    前記制御部は、前記スイッチング素子がオンする期間の中間のタイミングでサンプリングした前記スイッチング素子に流れる電流の情報を前記平均値の情報とするスイッチング電源装置。

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