JP7447982B2 - Through-electrode substrate, mounting board including through-electrode substrate, and method for manufacturing the through-electrode substrate - Google Patents
Through-electrode substrate, mounting board including through-electrode substrate, and method for manufacturing the through-electrode substrate Download PDFInfo
- Publication number
- JP7447982B2 JP7447982B2 JP2022212543A JP2022212543A JP7447982B2 JP 7447982 B2 JP7447982 B2 JP 7447982B2 JP 2022212543 A JP2022212543 A JP 2022212543A JP 2022212543 A JP2022212543 A JP 2022212543A JP 7447982 B2 JP7447982 B2 JP 7447982B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- substrate
- layer
- hole
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 title claims description 235
- 238000000034 method Methods 0.000 title claims description 45
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 239000003990 capacitor Substances 0.000 claims description 109
- 238000007747 plating Methods 0.000 claims description 24
- 230000000149 penetrating effect Effects 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 377
- 238000010586 diagram Methods 0.000 description 20
- 239000011521 glass Substances 0.000 description 17
- 239000000463 material Substances 0.000 description 17
- 239000011368 organic material Substances 0.000 description 14
- 239000012790 adhesive layer Substances 0.000 description 12
- 239000012044 organic layer Substances 0.000 description 11
- 239000002585 base Substances 0.000 description 6
- 239000004593 Epoxy Substances 0.000 description 5
- 239000004642 Polyimide Substances 0.000 description 5
- 229910010272 inorganic material Inorganic materials 0.000 description 5
- 239000011147 inorganic material Substances 0.000 description 5
- 229920001721 polyimide Polymers 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000007740 vapor deposition Methods 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000007772 electroless plating Methods 0.000 description 3
- 238000009713 electroplating Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 239000003513 alkali Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- QVQLCTNNEUAWMS-UHFFFAOYSA-N barium oxide Chemical compound [Ba]=O QVQLCTNNEUAWMS-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000004381 surface treatment Methods 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 description 1
- QPLDLSVMHZLSFG-UHFFFAOYSA-N Copper oxide Chemical compound [Cu]=O QPLDLSVMHZLSFG-UHFFFAOYSA-N 0.000 description 1
- 239000005751 Copper oxide Substances 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- DGAQECJNVWCQMB-PUAWFVPOSA-M Ilexoside XXIX Chemical compound C[C@@H]1CC[C@@]2(CC[C@@]3(C(=CC[C@H]4[C@]3(CC[C@@H]5[C@@]4(CC[C@@H](C5(C)C)OS(=O)(=O)[O-])C)C)[C@@H]2[C@]1(C)O)C)C(=O)O[C@H]6[C@@H]([C@H]([C@@H]([C@H](O6)CO)O)O)O.[Na+] DGAQECJNVWCQMB-PUAWFVPOSA-M 0.000 description 1
- ZLMJMSJWJFRBEC-UHFFFAOYSA-N Potassium Chemical compound [K] ZLMJMSJWJFRBEC-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910000287 alkaline earth metal oxide Inorganic materials 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- GPBUGPUPKAGMDK-UHFFFAOYSA-N azanylidynemolybdenum Chemical compound [Mo]#N GPBUGPUPKAGMDK-UHFFFAOYSA-N 0.000 description 1
- 238000005422 blasting Methods 0.000 description 1
- KGBXLFKZBHKPEV-UHFFFAOYSA-N boric acid Chemical compound OB(O)O KGBXLFKZBHKPEV-UHFFFAOYSA-N 0.000 description 1
- 239000004327 boric acid Substances 0.000 description 1
- BRPQOXSCLDDYGP-UHFFFAOYSA-N calcium oxide Chemical compound [O-2].[Ca+2] BRPQOXSCLDDYGP-UHFFFAOYSA-N 0.000 description 1
- ODINCKMPIJJUCX-UHFFFAOYSA-N calcium oxide Inorganic materials [Ca]=O ODINCKMPIJJUCX-UHFFFAOYSA-N 0.000 description 1
- 239000000292 calcium oxide Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 229910000431 copper oxide Inorganic materials 0.000 description 1
- 238000000708 deep reactive-ion etching Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910052700 potassium Inorganic materials 0.000 description 1
- 239000011591 potassium Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 229910052703 rhodium Inorganic materials 0.000 description 1
- 239000010948 rhodium Substances 0.000 description 1
- MHOVAHRLVXNVSD-UHFFFAOYSA-N rhodium atom Chemical compound [Rh] MHOVAHRLVXNVSD-UHFFFAOYSA-N 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 229910052708 sodium Inorganic materials 0.000 description 1
- 239000011734 sodium Substances 0.000 description 1
- 238000003980 solgel method Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 239000011135 tin Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Images
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Parts Printed On Printed Circuit Boards (AREA)
- Coils Or Transformers For Communication (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Ceramic Capacitors (AREA)
Description
本開示の実施形態は、貫通電極を備える貫通電極基板に関する。また、本開示の実施形態は、貫通電極基板を備える実装基板、及び貫通電極基板の製造方法に関する。 Embodiments of the present disclosure relate to a through electrode substrate including a through electrode. Further, embodiments of the present disclosure relate to a mounting board including a through electrode substrate and a method for manufacturing a through electrode substrate.
第1面及び第2面を含む基板と、基板に設けられた複数の貫通孔と、貫通孔の内部に位置する貫通電極と、を備える部材、いわゆる貫通電極基板が、様々な用途で利用されている。 A member that includes a substrate including a first surface and a second surface, a plurality of through holes provided in the substrate, and a through electrode located inside the through hole, a so-called through electrode substrate, is used for various purposes. ing.
例えば、この貫通電極基板は、LSIの実装密度を高めるために複数のLSIチップを積層させる際に2つのLSIチップの間に介在させるインターポーザとして利用される。また、貫通電極基板は、LSIチップなどの素子とマザーボードなどの実装基板との間に介在されることもある。 For example, this through electrode substrate is used as an interposer that is interposed between two LSI chips when stacking a plurality of LSI chips to increase the LSI packaging density. Further, the through electrode substrate may be interposed between an element such as an LSI chip and a mounting substrate such as a motherboard.
ここで、例えば、特許文献1では、ガラス基板にレーザ光を用いて貫通孔を形成し、この貫通孔にめっきを施して成る、インターポーザに関する技術を開示している。そして、この特許文献1に記載のガラス基板の製造方法によれば、ガラス基板にテーパ状を成す貫通孔を形成することができるものである。 For example, Patent Document 1 discloses a technique related to an interposer in which a through hole is formed in a glass substrate using a laser beam, and the through hole is plated. According to the glass substrate manufacturing method described in Patent Document 1, a tapered through hole can be formed in the glass substrate.
また、特許文献2では、ガラス基板上に多層配線層を形成して成るインターポーザに関する技術を開示している。このインターポーザは、貫通孔の内部のみに無機密着層を形成し、この無機密着層の上に導電層を形成し、当該導電層は、導電ビアを介して配線群と電気的に接続され、無機密着層の熱膨張率は、基材の熱膨張率よりも大きく且つ導電層の熱膨張率よりも小さくなっている。そして、この特許文献2に記載のインターポーザによれば、熱膨張、熱収縮による導電層パターンの剥離を防止することができるものである。 Further, Patent Document 2 discloses a technique related to an interposer in which multilayer wiring layers are formed on a glass substrate. In this interposer, an inorganic adhesive layer is formed only inside the through hole, and a conductive layer is formed on the inorganic adhesive layer. The coefficient of thermal expansion of the adhesive layer is larger than that of the base material and smaller than that of the conductive layer. According to the interposer described in Patent Document 2, peeling of the conductive layer pattern due to thermal expansion and thermal contraction can be prevented.
ここで、既述の特許文献1、2に記載の発明では、高密度にキャパシタを形成する点については十分検討されておらず、実装密度を高めることが困難になることが懸念される。 Here, in the inventions described in Patent Documents 1 and 2 mentioned above, the point of forming capacitors at high density has not been sufficiently studied, and there is a concern that it will be difficult to increase the packaging density.
本開示の実施形態は、このような課題を効果的に解決し得る貫通電極基板、貫通電極基板を備える実装基板並びに貫通電極基板の製造方法を提供することを目的とする。 An object of the embodiments of the present disclosure is to provide a through electrode substrate, a mounting board including the through electrode substrate, and a method for manufacturing the through electrode substrate, which can effectively solve such problems.
本開示の一実施形態に係る貫通電極基板は、
第1面及び前記第1面の反対側に位置する第2面を含み、前記第1面と前記第2面との間を貫通する電極用貫通孔、及び、前記第1面と前記第2面との間を貫通するキャパシタ用貫通孔が設けられた基板と、
前記基板の前記電極用貫通孔に位置する貫通電極と、
前記基板の前記キャパシタ用貫通孔の前記第1面の第1面開口部の近傍、前記キャパシタ用貫通孔の側壁及び前記キャパシタ用貫通孔の前記第2面の第2面開口部近傍に渡って連続して設けられ、第1面第2電極層、誘電体層、第1面第1電極層の順に積層された積層構造を有するキャパシタと、を備える。
A through electrode substrate according to an embodiment of the present disclosure includes:
an electrode through hole that includes a first surface and a second surface located on the opposite side of the first surface, and that penetrates between the first surface and the second surface; a substrate provided with a capacitor through hole that penetrates between the surfaces;
a through electrode located in the electrode through hole of the substrate;
In the vicinity of the first surface opening of the first surface of the capacitor through hole of the substrate, across the side wall of the capacitor through hole and in the vicinity of the second surface opening of the second surface of the capacitor through hole. A capacitor having a laminated structure in which a first surface second electrode layer, a dielectric layer, and a first surface first electrode layer are stacked in this order.
前記貫通電極基板において、
前記貫通電極と前記第1面第2電極層又は前記第1面第1電極層の何れか一方のみとを電気的に接続する配線層をさらに備えるようにしてもよい。
In the through electrode substrate,
The device may further include a wiring layer that electrically connects the through electrode to either the second electrode layer on the first surface or the first electrode layer on the first surface.
前記貫通電極基板において、
前記基板の前記第1面上における前記第1面第2電極層の側端部は、前記第1面上で、前記誘電体層により被覆されているようにしてもよい。
In the through electrode substrate,
A side end portion of the first surface second electrode layer on the first surface of the substrate may be covered with the dielectric layer on the first surface.
前記貫通電極基板において、
前記基板の前記第1面における前記誘電体層の側端部は、前記基板の前記第1面上で前記第1面第2電極層の端部を被覆するように、前記基板の前記第1面上に位置しているようにしてもよい。
In the through electrode substrate,
A side end of the dielectric layer on the first surface of the substrate is arranged on the first surface of the substrate so as to cover an end of the first surface second electrode layer on the first surface of the substrate. It may be positioned on a surface.
前記貫通電極基板において、
前記基板の前記第1面における前記第1面第1電極層の側端部は、前記基板の前記第1面上の前記誘電体層の側端部上に位置しているようにしてもよい。
In the through electrode substrate,
A side edge of the first electrode layer on the first surface of the substrate may be located on a side edge of the dielectric layer on the first surface of the substrate. .
前記貫通電極基板において、
前記第1面第2電極層は、前記第1面第2電極層の側端部と前記基板の前記第1面との境界に凹部を有するようにしてもよい。
In the through electrode substrate,
The first surface second electrode layer may have a recessed portion at a boundary between a side end portion of the first surface second electrode layer and the first surface of the substrate.
前記貫通電極基板において、
前記第1面第2電極層の膜厚は、前記第1面第1電極層の膜厚よりも厚くなるようにしてもよい。
In the through electrode substrate,
The thickness of the second electrode layer on the first surface may be greater than the thickness of the first electrode layer on the first surface.
前記貫通電極基板において、
前記電極用貫通孔の幅は、前記キャパシタ用貫通孔の幅と同じ大きさであるようにしてもよい。
In the through electrode substrate,
The width of the electrode through-hole may be the same as the width of the capacitor through-hole.
前記貫通電極基板において、
前記電極用貫通孔の幅は、前記キャパシタ用貫通孔の幅よりも大きくなるようにしてもよい。
In the through electrode substrate,
The width of the electrode through-hole may be larger than the width of the capacitor through-hole.
前記貫通電極基板において、
前記基板の前記第1面側で、前記第1面第1電極層及び前記誘電体層を貫通するとともに、前記第1面第1電極層とは絶縁され且つ前記第1面第2電極層に電気的に接続されたスルーホール配線をさらに備えるようにしてもよい。
In the through electrode substrate,
On the first surface side of the substrate, it penetrates the first electrode layer of the first surface and the dielectric layer, is insulated from the first electrode layer of the first surface, and is connected to the second electrode layer of the first surface. It may further include electrically connected through-hole wiring.
前記貫通電極基板において、
前記基板は、複数の前記キャパシタ用貫通孔が設けられ、各キャパシタ用貫通孔に一対一に対応して前記キャパシタが設けられているようにしてもよい。
In the through electrode substrate,
The substrate may be provided with a plurality of capacitor through holes, and the capacitors may be provided in one-to-one correspondence with each capacitor through hole.
前記貫通電極基板において、
前記基板の前記第1面上において隣接する前記キャパシタの前記第1面第2電極層、前記誘電体層、及び前記第1面第1電極層は、前記基板の前記第1面上において、連続的に接続されているようにしてもよい。
In the through electrode substrate,
The first surface second electrode layer, the dielectric layer, and the first surface first electrode layer of the capacitors that are adjacent to each other on the first surface of the substrate are continuous on the first surface of the substrate. It may also be possible to connect them to each other.
前記貫通電極基板において、
前記基板の前記第1面上において隣接する前記キャパシタの前記第1面第2電極層、前記誘電体層、及び前記第1面第1電極層は、前記基板の前記第1面上において、連続的に接続されていないようにしてもよい。
In the through electrode substrate,
The first surface second electrode layer, the dielectric layer, and the first surface first electrode layer of the capacitors that are adjacent to each other on the first surface of the substrate are continuous on the first surface of the substrate. It may also be configured so that it is not connected.
前記貫通電極基板において、
前記キャパシタ用貫通孔の前記第1面に平行な断面は円形であるようにしてもよい。
In the through electrode substrate,
A cross section of the capacitor through hole parallel to the first surface may be circular.
前記貫通電極基板において、
前記貫通電極は、前記電極用貫通孔の側壁に沿って成膜されたシード層と、前記シード層の表面に成膜されためっき層と、を有するようにしてもよい。
In the through electrode substrate,
The through electrode may include a seed layer formed along a side wall of the electrode through hole, and a plating layer formed on a surface of the seed layer.
前記貫通電極基板において、
前記貫通電極と、前記貫通電極に電気的に接続されるとともに前記第1面側に位置する第1面導電層と、前記貫通電極に電気的に接続されるとともに前記第2面側に位置する第2面導電層と、を有するインダクタを更に備えるようにしてもよい。
In the through electrode substrate,
the through electrode; a first surface conductive layer that is electrically connected to the through electrode and located on the first surface side; and a first surface conductive layer that is electrically connected to the through electrode and located on the second surface side. The inductor may further include a second surface conductive layer.
本開示の一実施形態に係る実装基板は、
貫通電極基板と、
前記貫通電極基板に搭載された素子と、を備え、
前記貫通電極基板は、
第1面及び前記第1面の反対側に位置する第2面を含み、前記第1面と前記第2面との間を貫通する貫通孔、及び、前記第1面と前記第2面との間を貫通するキャパシタ用貫通孔が設けられた基板と、
前記基板の前記電極用貫通孔に位置する貫通電極と、
前記基板の前記キャパシタ用貫通孔の前記第1面の第1面開口部の近傍、前記キャパシタ用貫通孔の側壁及び前記キャパシタ用貫通孔の前記第2面の第2面開口部近傍に渡って連続して設けられ、第1面第2電極層、誘電体層、第1面第1電極層の順に積層された積層構造を有するキャパシタと、を備える。
A mounting board according to an embodiment of the present disclosure includes:
a through electrode substrate;
an element mounted on the through electrode substrate,
The through electrode substrate is
a through hole that includes a first surface and a second surface located on the opposite side of the first surface, and that penetrates between the first surface and the second surface; a substrate provided with a capacitor through hole passing through the substrate;
a through electrode located in the electrode through hole of the substrate;
In the vicinity of the first surface opening of the first surface of the capacitor through hole of the substrate, across the side wall of the capacitor through hole and in the vicinity of the second surface opening of the second surface of the capacitor through hole. and a capacitor having a stacked structure in which a first surface second electrode layer, a dielectric layer, and a first surface first electrode layer are stacked in this order.
本開示の一実施形態に係る貫通電極基板の製造方法は、
第1面及び前記第1面の反対側に位置する第2面を含み、前記第1面と前記第2面との間を貫通する電極用貫通孔、及び、前記第1面と前記第2面との間を貫通するキャパシタ用貫通孔が設けられた基板を準備する工程と、
前記基板の前記電極用貫通孔に位置する貫通電極を形成する工程と、
前記基板の前記キャパシタ用貫通孔の前記第1面の第1面開口部の近傍、前記キャパシタ用貫通孔の側壁及び前記キャパシタ用貫通孔の前記第2面の第2面開口部近傍に渡って連続して設けられ、第1面第2電極層、誘電体層、第1面第1電極層の順に積層された積層構造を有するキャパシタを形成する工程と、を備える。
A method for manufacturing a through electrode substrate according to an embodiment of the present disclosure includes:
an electrode through hole that includes a first surface and a second surface located on the opposite side of the first surface, and that penetrates between the first surface and the second surface; a step of preparing a substrate provided with a capacitor through hole penetrating between the surfaces;
forming a through electrode located in the electrode through hole of the substrate;
In the vicinity of the first surface opening of the first surface of the capacitor through hole of the substrate, across the side wall of the capacitor through hole and in the vicinity of the second surface opening of the second surface of the capacitor through hole. forming a capacitor having a laminated structure in which a first surface second electrode layer, a dielectric layer, and a first surface first electrode layer are sequentially stacked.
前記貫通電極基板の製造方法において、
前記貫通電極を形成するのと同時に、前記キャパシタの前記第1面第2電極層を形成するようにしてもよい。
In the method for manufacturing the through electrode substrate,
The second electrode layer on the first surface of the capacitor may be formed at the same time as forming the through electrode.
本開示の実施形態によれば、貫通電極を備え、高密度にキャパシタを実装可能な貫通電極基板を提供することができる。 According to the embodiments of the present disclosure, it is possible to provide a through electrode substrate that includes through electrodes and can mount capacitors at high density.
る。
以下、本開示の実施形態に係る貫通電極基板の構成及びその製造方法について、図面を参照しながら詳細に説明する。なお、以下に示す実施形態は本開示の実施形態の一例であって、本開示はこれらの実施形態に限定して解釈されるものではない。また、本明細書において、「基板」、「基材」、「シート」や「フィルム」など用語は、呼称の違いのみに基づいて、互いから区別されるものではない。例えば、「基板」や「基材」は、シートやフィルムと呼ばれ得るような部材も含む概念である。更に、本明細書において用いる、形状や幾何学的条件並びにそれらの程度を特定する、例えば、「平行」や「直交」等の用語や長さや角度の値等については、厳密な意味に縛られることなく、同様の機能を期待し得る程度の範囲を含めて解釈することとする。また、本実施形態で参照する図面において、同一部分または同様な機能を有する部分には同一の符号または類似の符号を付し、その繰り返しの説明は省略する場合がある。また、図面の寸法比率は説明の都合上実際の比率とは異なる場合や、構成の一部が図面から省略される場合がある。 Hereinafter, a configuration of a through electrode substrate and a method for manufacturing the same according to an embodiment of the present disclosure will be described in detail with reference to the drawings. Note that the embodiments shown below are examples of the embodiments of the present disclosure, and the present disclosure is not to be interpreted as being limited to these embodiments. Further, in this specification, terms such as "substrate," "base material," "sheet," and "film" are not distinguished from each other based only on the difference in name. For example, "substrate" and "base material" are concepts that include members that can be called sheets and films. Furthermore, terms such as "parallel" and "orthogonal" and values of length and angle used in this specification that specify shapes, geometric conditions, and their degrees are bound by strict meanings. The definition shall be interpreted to include the extent to which similar functions can be expected. In addition, in the drawings referred to in this embodiment, the same parts or parts having similar functions are denoted by the same or similar symbols, and repeated description thereof may be omitted. In addition, the dimensional ratios in the drawings may differ from the actual ratios for convenience of explanation, or a part of the structure may be omitted from the drawings.
貫通電極基板
以下、本開示の実施の形態について説明する。まず、本実施の形態に係る貫通電極基板10の構成について説明する。図1は、実施形態に係る貫通電極基板10を示す断面図である。また、図2は、図1に示す貫通電極基板の貫通孔近傍を部分的に拡大して示す断面図である。また、図3は、図1に示す貫通電極基板のキャパシタ用貫通孔を部分的に拡大して示す断面図である。また、図4は、図1に示す貫通電極基板を示す平面図である。なお、図4では、簡単のため、第1面第1導電層311の表面に沿った断面を模式的に表している。
Through Electrode Substrate Embodiments of the present disclosure will be described below. First, the configuration of the through
貫通電極基板10は、基板12、貫通電極22、第1配線構造部30及び第2配線構造部40を備える。以下、貫通電極基板10の各構成要素について説明する。
The through
(基板)
基板12は、第1面13、及び、第1面13の反対側に位置する第2面14を含む。
(substrate)
The
また、基板12には、第1面13から第2面14に至る、すなわち、第1面13と第2面14との間を貫通する複数の電極用貫通孔20が設けられている。
Further, the
さらに、基板12は、第1面13と第2面14との間を貫通し且つ第1面13に開口部Za及び第2面14の第2面開口部Zcを有する複数のキャパシタ用貫通孔Zが設けられている。なお、図1の例では、2つのキャパシタ用貫通孔Zが基板12に形成されているが、1つの又は3つ以上のキャパシタ用貫通孔Zが基板12に形成されているようにしてもよい。
Further, the
このように、図1の例では、基板12は、第1面13に複数のキャパシタ用貫通孔Zが設けられ、各キャパシタ用貫通孔Zに一対一に対応してキャパシタ15が設けられている。
In this way, in the example of FIG. 1, the
なお、キャパシタ用貫通孔Zの第1面13に平行な断面は、例えば、円形である。しかしながら、キャパシタ用貫通孔Zの第1面13に平行な断面は、円形以外の四角形等の形状を有していてもよい。
Note that the cross section of the capacitor through hole Z parallel to the
また、基板12は、一定の絶縁性を有する無機材料を含んでいる。例えば、基板12は、ガラス基板、石英基板、サファイア基板、樹脂基板、ガラスエポキシ基板、シリコン基板、SOI(Silicon on Insulator)基板、SOS(Silicon on Sapphire)、炭化シリコン(SiC)基板、アルミナ(Al2O3)基板、窒化アルミニウム(AlN)基板、酸化ジリコニウム(ZrO2)基板など、又は、これらが積層された基板を用いることができる。基板12は、アルミニウム基板、ステンレス基板など、導電性を有する材料から構成された基板を部分的に含んでいてもよい。
Further, the
この基板12で用いるガラスの例としては、無アルカリガラスなどを挙げることができる。
Examples of the glass used for this
この無アルカリガラスとは、ナトリウムやカリウムなどのアルカリ成分を含まないガラスである。無アルカリガラスは、例えば、アルカリ成分の代わりにホウ酸を含む。また、無アルカリガラスは、例えば、酸化カルシウムや酸化バリウムなどのアルカリ土類金属酸化物を含む。無アルカリガラスの例としては、旭硝子製のEN-A1や、コーニング製のイーグルXGなどを挙げることができる。基板12がガラスを含む場合、基板12の厚みは、例えば0.10mm以上且つ0.40mm以下である。基板12がガラスを含むことにより、基板12の絶縁性を高めることができる。これにより、後述するように第1配線構造部30の一部によってキャパシタ15が形成されている場合に、キャパシタ15の耐電圧特性を高めることができる。
This alkali-free glass is glass that does not contain alkaline components such as sodium and potassium. For example, alkali-free glass contains boric acid instead of an alkali component. Furthermore, the alkali-free glass contains, for example, alkaline earth metal oxides such as calcium oxide and barium oxide. Examples of alkali-free glass include EN-A1 manufactured by Asahi Glass and Eagle XG manufactured by Corning. When the
また、電極用貫通孔20の側壁21は、図示はしないが、基板12の第1面13の法線方向に沿って広がっていてもよい。若しくは、側壁21が、基板12の第1面13の法線方向からずれた方向で広がっていてもよく、また、側壁21の一部が湾曲していてもよい。
Further, although not shown, the
また、電極用貫通孔20の長さ、すなわち第1面13の法線方向における電極用貫通孔20の寸法は、基板12の厚みに等しい。電極用貫通孔20の幅S、すなわち第1面13の面方向における電極用貫通孔20の寸法(図8参照)は、例えば40μm以上且つ150μm以下である。また、電極用貫通孔20の幅Sに対する長さの比は、例えば4以上且つ10以下である。
Further, the length of the electrode through
なお、電極用貫通孔20の幅Sは、例えば、図3に示すキャパシタ用貫通孔Zの幅a1と同じ大きさである。しかし、電極用貫通孔20の幅Sは、例えば、図3に示すキャパシタ用貫通孔Zの幅a1よりも大きくなるように設定されていてもよい。
Note that the width S of the electrode through
(貫通電極)
貫通電極22は、電極用貫通孔20の内部に少なくとも部分的に位置し、且つ導電性を有する部材である。
(Through electrode)
The through
なお、本実施の形態においては、貫通電極22の厚みは、電極用貫通孔20の幅よりも小さく、このため、貫通電極22の内部には、貫通電極22が存在しない空間がある。すなわち、貫通電極22は、いわゆるコンフォーマルビアである。
Note that in this embodiment, the thickness of the through
また、貫通電極22は、蒸着法やスパッタリング法などの物理成膜法で形成されていてもよく、化学成膜法やめっき法で形成されていてもよい。また、貫通電極22は、導電性を有する単一の層から構成されていてもよく、若しくは、導電性を有する複数の層を含んでいてもよい。
Further, the through
ここでは、図2に示すように、貫通電極22が、電極用貫通孔20の側壁21側から電極用貫通孔20の中心側へ順に並ぶ密着層361、シード層362及びめっき層363を含む例について説明する。
Here, as shown in FIG. 2, the through
密着層361は、シード層362やめっき層363などのその他の貫通電極22の構成要素と基板12の電極用貫通孔20の側壁21との間に、必要に応じて形成される層である。密着層361は、シード層362やめっき層363などのその他の貫通電極22の構成要素に比べて、基板12に対する高い密着性を有する。また、密着層361は、シード層362やめっき層363などのその他の貫通電極22の構成要素中の金属元素が電極用貫通孔20の側壁21を介して基板12の内部に拡散することを抑制するという役割を果たしてもよい。シード層362又はめっき層363が銅を含む場合、密着層361の材料として、例えば、チタン、チタン窒化物、モリブデン、モリブデン窒化物、タンタル、タンタル窒化物等、又はこれらを積層したものを用いることができる。また、密着層361の材料として、基板12に対する高い密着性を有する導電性材料を用いてもよい。
The
例えば、密着層361の材料として、チタン、モリブデン、タングステン、タンタル、ニッケル、クロム、アルミニウム、これらの化合物、これらの合金など、又はこれらを積層したものを使用することができる。密着層361の厚みは、例えば10nm以上且つ1μm以下である。密着層361は、例えば、蒸着法やスパッタリング法などの物理成膜法で形成される。
For example, as a material for the
また、シード層362は、電解めっき処理によってめっき層363を形成する電解めっき工程の際に、めっき液中の金属イオンを析出させてめっき層363を成長させるための土台となる、導電性を有する層である。シード層362の材料としては、例えば、銅などの、めっき層363と同一の金属材料を用いることができる。シード層362の厚みは、例えば100nm以上且つ3μm以下である。シード層362は、例えば、無電解めっき処理によって形成される。
Further, the
なお、図示はしないが、電極用貫通孔20の側壁21とめっき層363との間に、密着層としての役割及びシード層としての役割の両方を果たすことができる1つの層を設けてもよい。
Although not shown, a layer that can serve as both an adhesion layer and a seed layer may be provided between the
また、めっき層363は、めっき処理によって形成される、導電性を有する層である。めっき層363を構成する材料としては、銅、金、銀、白金、ロジウム、スズ、アルミニウム、ニッケル、クロムなどの金属又はこれらを用いた合金など、あるいはこれらを積層したものを使用することができる。
Further, the
また、図2に示すように、貫通電極22は、電極用貫通孔20の側壁に沿って成膜された密着層361及びシード層362と、シード層362の表面に成膜されためっき層363と、を有する。
Further, as shown in FIG. 2, the through
ここで、図1に示すように、貫通電極基板10は、貫通電極22よりも電極用貫通孔20の中心側に位置する有機層26を備えていてもよい。なお、「中心側」とは、電極用貫通孔20の内部において、有機層26と側壁21との間の距離が貫通電極22と側壁21との間の距離よりも大きいことを意味する。有機層26は、誘電正接を有する有機材料を含む。有機層26の有機材料としては、ポリイミド、エポキシなどを用いることができる。誘電正接の小さい有機材料を用いて有機層26を構成することにより、キャパシタ15やインダクタ16を通るべき電気信号の一部が有機層26を通ってしまうことを抑制することができる。これにより、キャパシタ15やインダクタ16を備える貫通電極基板10の帯域を高周波側に広げることができる。
Here, as shown in FIG. 1, the through
(第1配線構造部)
図1に示すように、第1配線構造部30は、基板12の第1面13上に位置する第1面第1配線層31、第1面第1配線層31上に位置する第1面第2配線層32、及び第1面第2配線層32上に位置する第1面第3配線層33を含む。以下、第1面第1配線層31、第1面第2配線層32及び第1面第3配線層33の構成について説明する。
(First wiring structure part)
As shown in FIG. 1, the first
〔第1面第1配線層〕
図1に示すように、第1面第1配線層31は、キャパシタ15の第1面第2電極層15aを含む第1面第1導電層311、及びキャパシタ15の誘電体層15bを含む第1面第1絶縁層312を有する。
[First surface first wiring layer]
As shown in FIG. 1, the first surface first wiring
第1面第1導電層311は、第1の配線L1及び貫通電極22の第1の電極部分22a含み、基板12の第1面13上に位置する、導電性を有する層である。
The first surface first
この第1面第1導電層311は、貫通電極22に接続されていてもよい。また、第1面第1導電層311は、貫通電極22と同様に、順に積層された密着層361、シード層362及びめっき層363を含んでいてもよい。なお、第1面第1導電層311を構成する材料は、貫通電極22を構成する材料と同様である。第1面第1導電層311の厚みは、例えば5μm以上且つ20μm以下である。この場合、図3に示すように、キャパシタ15は、キャパシタ用貫通孔Zの内面に成膜された密着層361及びシード層362と、シード層362の表面に成膜されためっき層363と、を有する。
This first surface first
また、第1面第1絶縁層312は、少なくとも部分的に第1面第1導電層311上に位置する、絶縁性を有する層である。第1面第1絶縁層312は、第1面第1導電層311を部分的に覆っていてもよい。この場合、第1面第1絶縁層312は、第1面第1導電層311だけでなく基板12の第1面13にも接していてもよい。なお「覆う」とは、図3に示すように、基板12の第1面13の法線方向に沿って貫通電極基板10を見た場合に、第1面第1導電層311の端部311eと第1面第1絶縁層312とが少なくとも部分的に重なっていることを意味する。
Further, the first surface first insulating
また、第1面第1絶縁層312は、絶縁破壊電界を有する無機材料を含む。第1面第1絶縁層312の無機材料としては、SiNなどの珪素窒化物を用いることができる。その他にも、第1面第1絶縁層312の無機材料の例として、酸化シリコン、酸化アルミ、五酸化タンタルなどを挙げることができる。これにより、誘電体層15bとして機能する第1面第1絶縁層312を含むキャパシタ15の耐電圧特性を更に改善することができる。なお、絶縁破壊電界の測定方法については、実施例において後述する。第1面第1絶縁層312の無機材料の比誘電率は、例えば3以上且つ50以下である。また、第1面第1絶縁層312の厚みは、例えば50nm以上且つ400nm以下である。
Further, the first insulating
〔第1面第2配線層〕
図1に示すように、第1面第2配線層32は、第1面第2導電層321及び第1面第2絶縁層322を有する。第1面第1電極層15cを構成する第1面第2導電層321は、第1面第1絶縁層312上に位置する、導電性を有する層である。そして、図1、図3に示すように、貫通電極22に電気的に接続された第1面第1導電層311、すなわち第1面第2電極層15aと、第1面第1導電層311上に位置する第1面第1絶縁層312、すなわち誘電体層15bと、第1面第1絶縁層312上に位置する第1面第2導電層321、すなわち第1面第1電極層15cとによって、キャパシタ15が構成されている。
[First surface second wiring layer]
As shown in FIG. 1, the first surface
このように、キャパシタ15は、基板12のキャパシタ用貫通孔Zの第1面13の第1面開口部Za近傍、キャパシタ用貫通孔Zの側壁Za2及びキャパシタ用貫通孔Zの第2面14の第2面開口部Zc近傍に渡って連続して設けられ、第1面第2電極層15a、誘電体層15b、第1面第1電極層15cの順に積層された積層構造を有する。
In this way, the
なお、貫通電極22とキャパシタ15の第1面第2電極層15a又は第1面第1電極層15cの何れか一方のみとを電気的に接続する、図示しない配線層をさらに備えるようにしてもよい。
Note that it is also possible to further include a wiring layer (not shown) that electrically connects the through
また、第1面第2導電層321は、貫通電極22や第1面第1導電層311と同様に、第1面第1絶縁層312上に順に積層された密着層、シード層及びめっき層を含んでいてもよい。第1面第2導電層321を構成する材料は、貫通電極22や第1面第1導電層311を構成する材料と同様である。第1面第2導電層321の厚みは、例えば5μm以上且つ20μm以下である。
In addition, the first surface second
なお、基板12の第1面13側で、第1面第1電極層15c及び誘電体層15bを貫通するとともに、第1面第1電極層15cとは絶縁され且つ第1面第2電極層15aに電気的に接続された、図示しないスルーホール配線をさらに備えるようにしてもよい。
Note that, on the
また、図1に示すように、第1面第2絶縁層322は、第1面第1絶縁層312上及び第1面第2導電層321に位置する、絶縁性を有する層である。第1面第2絶縁層322は、誘電正接を有する有機材料を含む。第1面第2絶縁層322の有機材料としては、ポリイミド、エポキシなどを用いることができる。誘電正接の小さい有機材料を用いて第1面第2絶縁層322を構成することにより、キャパシタ15やインダクタ16を通るべき電気信号が第1面第2絶縁層322を通ってしまうことを抑制することができる。これにより、キャパシタ15やインダクタ16を備える貫通電極基板10の帯域を高周波側に広げることができる。
Further, as shown in FIG. 1, the first surface second insulating
ここで、図5は、図1に示すキャパシタの他の例を示す図である。 Here, FIG. 5 is a diagram showing another example of the capacitor shown in FIG. 1.
例えば、図5に示すように、基板12の第1面13上において隣接するキャパシタ15の第1面第2電極層15a、誘電体層15b、及び第1面第1電極層15cは、基板12の第1面13上において、連続的に接続されているようにしてもよい。
For example, as shown in FIG. They may be connected continuously on the
この図5の例では、キャパシタ用貫通孔Zの内部の第1面第1電極層15cで囲まれる領域の一部に第1面第2絶縁層322が形成されている。一方、キャパシタ用貫通孔Zに隣接する第1面13の上方の第1面第1電極層15cと第1面第3導電層331とが電気的に接続されている。
また、図6は、図1に示すキャパシタのさらに他の例を示す図である。
In the example of FIG. 5, the first surface second insulating
Moreover, FIG. 6 is a diagram showing still another example of the capacitor shown in FIG. 1.
例えば、図6に示すように、基板12の第1面13上において隣接するキャパシタ15の第1面第2電極層15a、誘電体層15b、及び第1面第1電極層15cは、基板12の第1面13上において、連続的に接続されていないようにしてもよい。
For example, as shown in FIG. 6, the first surface
例えば、1つのキャパシタ15の第1面第1電極層15cと第1面第3導電層331とが電気的に接続されている。他の2つのキャパシタ15の第1面第1電極層15cは、図示しない導電層と接続されている。一方、3つのキャパシタ15の第1面第2電極層15aは、図示しない導電層と接続されている。
For example, the first surface
この図6の例では、キャパシタ用貫通孔Zの内部は、第1面第2電極層15a、誘電体層15b、及び第1面第1電極層15cで埋め込まれている。
In the example of FIG. 6, the inside of the capacitor through hole Z is filled with the first surface
ここで、図7は、図1に示す貫通電極基板の第1面上におけるキャパシタの側端部の構成の一例を示す図である。 Here, FIG. 7 is a diagram showing an example of the configuration of the side end portion of the capacitor on the first surface of the through electrode substrate shown in FIG. 1. In FIG.
例えば、図7に示すように、基板12の第1面13上における第1面第2電極層15aの側端部15aYは、第1面13上で、誘電体層15bにより被覆されている。なお、図7の例では、第1面第2電極層15aの膜厚は、例えば、10μm以上の膜厚を有し、第1面第1電極層15cの膜厚よりも厚くなっている。
For example, as shown in FIG. 7, a side end 15aY of the first surface
さらに、図7に示すように、基板12の第1面13における誘電体層15bの側端部15bYは、基板12の第1面13上で第1面第2電極層15aの端部を被覆するように、基板12の第1面13上に位置している。
Furthermore, as shown in FIG. 7, the side edge portion 15bY of the
さらに、図7に示すように、基板12の第1面13における第1面第1電極層15cの側端部15cYは、基板12の第1面13上の誘電体層15bの側端部15bY近傍上に位置している。
Further, as shown in FIG. 7, the side edge 15cY of the first surface
また、図7に示すように、第1面第2電極層15aは、第1面第2電極層15aの側端部15aYと基板12の第1面13との境界に凹部15aXを有する。そして、この第1面第2電極層15aの側端部15aYの凹部15aXを埋めるように、誘電体層15bの側端部15bY及び第1面第1電極層15cの側端部15cYが形成されている。
Further, as shown in FIG. 7, the first surface
これにより、キャパシタ15の誘電体層15bと第1面第2電極層15a及び第1面第1電極層15cとが接する面積の割合を増加させて、キャパシタ15の容量の増加を図ることができる。
Thereby, the ratio of the area in which the
〔第1面第3配線層〕
図1に示すように、第1面第3配線層33は、第1面第3導電層331及び第1面第3絶縁層332を有する。第1面第3導電層331は、第1面第1導電層311上又は第1面第2導電層321上に位置する、導電性を有する層である。図1に示す例において、第1面第3導電層331は、キャパシタ15の一方の第1面第2電極層15aである第1面第1導電層311に接続された部分、及び、キャパシタ15の他方の第1面第1電極層15cである第1面第2導電層321に接続された部分を含む。
[First surface third wiring layer]
As shown in FIG. 1, the first surface
また、第1面第3導電層331は、貫通電極22や第1面第1導電層311と同様に、順に積層された密着層、シード層及びめっき層を含んでいてもよい。第1面第3導電層331を構成する材料は、貫通電極22や第1面第1導電層311を構成する材料と同様である。
Further, the first surface third
また、第1面第3絶縁層332は、第1面第2絶縁層322上及び第1面第3導電層331上に位置する、絶縁性を有する層である。第1面第3絶縁層332は、第1面第2絶縁層322と同様に、誘電正接を有する有機材料を含む。第1面第3絶縁層332の有機材料としては、第1面第2絶縁層322と同様に、ポリイミド、エポキシなどを用いることができる。
Further, the first surface third insulating
(第2配線構造部)
図1に示すように、第2配線構造部40は、基板12の第2面14上に位置する第2面第1配線層41を含む。第2面第1配線層41は、第2面第1導電層411及び第2面第1絶縁層412を有する。
(Second wiring structure part)
As shown in FIG. 1 , the second
第2面第1導電層411は、第2の配線L2及び貫通電極22の第2の電極部分22bを含み、基板12の第2面14上に位置する、導電性を有する層である。
The second surface first
この第2面第1導電層411は、貫通電極22に接続されていてもよい。また、第2面第1導電層411は、貫通電極22や第1面第1導電層311と同様に、順に積層された密着層361、シード層362及びめっき層363を含んでいてもよい。なお、第2面第1導電層411を構成する材料は、貫通電極22や第1面第1導電層311を構成する材料と同様である。第2面第1導電層411の厚みは、例えば5μm以上且つ20μm以下である。
This second surface first
また、図1及び図3に示すように、第2面14側に位置する第2面第1導電層411と、第2面第1導電層411に接続された貫通電極22と、貫通電極22に電気的に接続されるとともに第1面13側に位置する第1面第1導電層311とによって、インダクタ16が構成される。
Further, as shown in FIGS. 1 and 3, the second surface first
第2面第1絶縁層412は、第2面第1導電層411上及び基板12の第2面14上に位置する、絶縁性を有する層である。第2面第1絶縁層412は、第1面第2絶縁層322や第1面第3絶縁層332と同様に、誘電正接を有する有機材料を含む。第2面第1絶縁層412の有機材料としては、第1面第2絶縁層322や第1面第3絶縁層332と同様に、ポリイミド、エポキシなどを用いることができる。
The second surface first insulating
貫通電極基板の製造方法
以下、貫通電極基板10の製造方法の一例について、図8乃至図20を参照して説明する。
Method for Manufacturing Through Electrode Substrate An example of a method for manufacturing through
(貫通孔形成工程)
まず、基板12を準備する。次に、第1面13にレジスト層を設ける。その後、レジスト層のうち電極用貫通孔20及びキャパシタ用貫通孔Zに対応する位置に開口を設ける。次に、レジスト層の開口において基板12を加工することにより、図8に示すように、基板12に電極用貫通孔20及びキャパシタ用貫通孔Zを形成することができる。なお、既述のように、電極用貫通孔20は基板12を貫通するとともに、キャパシタ用貫通孔Zは基板12を貫通するように、エッチングの条件、電極用貫通孔20及びキャパシタ用貫通孔Zの各アスペクト比、幅等が設定される。
(Through hole formation process)
First, the
この基板12を加工する方法としては、反応性イオンエッチング法、深掘り反応性イオンエッチング法などのドライエッチング法や、ウェットエッチング法などを用いることができる。
As a method for processing this
なお、基板12にレーザを照射することによって基板12に電極用貫通孔20及びキャパシタ用貫通孔Zを形成してもよい。この場合、レジスト層は設けられていなくてもよい。レーザ加工のためのレーザとしては、エキシマレーザ、Nd:YAGレーザ、フェムト秒レーザ等を用いることができる。Nd:YAGレーザを採用する場合、波長が1064nmの基本波、波長が532nmの第2高調波、波長が355nmの第3高調波等を用いることができる。
Note that the electrode through
また、レーザ照射とウェットエッチングを適宜組み合わせることもできる。具体的には、まず、レーザ照射によって基板12のうち電極用貫通孔20及びキャパシタ用貫通孔Zが形成されるべき領域に変質層を形成する。続いて、基板12をフッ化水素などに浸漬して、変質層をエッチングする。これによって、基板12に電極用貫通孔20及びキャパシタ用貫通孔Zを形成することができる。
Further, laser irradiation and wet etching can be combined as appropriate. Specifically, first, an altered layer is formed by laser irradiation in a region of the
その他にも、基板12に研磨材を吹き付けるブラスト処理によって基板12に電極用貫通孔20及びキャパシタ用貫通孔Zを形成してもよい。
Alternatively, the electrode through-
このようにして、第1面13及びこの第1面13の反対側に位置する第2面14を含むとともに第1面13と第2面14との間を貫通する電極用貫通孔20と、第1面13と第2面14との間を貫通し且つ第1面13に開口部Za及び第2面14の第2面開口部Zcを有する複数のキャパシタ用貫通孔Zと、が設けられた基板12を準備する。
In this way, the electrode through
(貫通電極形成工程)
次に、電極用貫通孔20に貫通電極22を形成するとともに、キャパシタ用貫通孔Zにキャパシタ15の第1面第2電極層15aを形成する。本実施の形態においては、貫通電極22と同時に上述の第1面第1導電層311及び第2面第1導電層411を形成する例について説明する。
(Through electrode formation process)
Next, the through
図9に示すように、基板12の第1面13上、第2面14、電極用貫通孔20の側壁21上、及びキャパシタ用貫通孔Zの側壁Za2上に、蒸着法やスパッタリング法などの物理成膜法によって密着層361を形成する。続いて、無電解めっきによって密着層361上にシード層362を形成する。その後、密着層361及びシード層362をアニールする工程を実施してもよい。
なお、密着層361及びシード層362を形成する方法が、上述の方法に限られることはない。例えば、ゾルゲル法によって酸化亜鉛などを含む密着層361を形成し、続いて、密着層361上に無電解めっき法によってシード層362を形成してもよい。また、密着層361及びシード層362の両方を、蒸着法やスパッタリング法などの物理成膜法によって形成してもよい。
As shown in FIG. 9, a vapor deposition method, a sputtering method, etc. The
Note that the method of forming the
次に、図10に示すように、シード層362上に部分的にレジスト層37を形成する。続いて、図11に示すように、電解めっきによって、レジスト層37によって覆われていないシード層362上にめっき層363を形成する。その後、図12に示すように、レジスト層37を除去する。また、密着層361及びシード層362のうちレジスト層37によって覆われていた部分を、例えばウェットエッチングにより除去する。
Next, as shown in FIG. 10, a resist
このようにして、貫通電極22、第1面第2電極層15aを含む第1面第1導電層311及び第2面第1導電層411を形成することができる。これにより、第2面第1導電層411と、第2面第1導電層411に接続された貫通電極22と、貫通電極22に接続された第1面第1導電層311とを備えるインダクタ16を構成することができる。なお、めっき層363をアニールする工程を実施してもよい。
In this way, the first
特に、電極用貫通孔20に貫通電極22を形成するのと同時にキャパシタ用貫通孔Zにキャパシタ15の第1面第2電極層15aが形成される。より詳しくは、図12の例では、キャパシタ15の第1面第2電極層15aが、基板12のキャパシタ用貫通孔Zの開口部Za近傍、キャパシタ用貫通孔Zの側壁Za2及びキャパシタ用貫通孔Zの第2面14の第2面開口部Zc近傍に渡って連続するように形成される。
In particular, the
(表面処理工程)
次に、第1面第1導電層311の表面をNH3プラズマなどのプラズマに晒す表面処理工程を実施してもよい。これにより、第1面第1導電層311の表面の酸化物を除去することができる。例えば、第1面第1導電層311が銅を含む場合、第1面第1導電層311の表面の酸化銅を除去することができる。このことにより、第1面第1導電層311と、第1面第1導電層311上に形成される第1面第1絶縁層312との間の密着性を高めることができる。
(Surface treatment process)
Next, a surface treatment step may be performed in which the surface of the first
(第1面第1絶縁層の形成工程)
次に、第1面第1導電層311上にキャパシタ15の誘電体層15bを含む第1面第1絶縁層312を形成する。
(Step of forming first insulating layer on first surface)
Next, a first insulating
まず、図13に示すように、第1面第1導電層311上に部分的にレジスト層38を形成する。続いて、図14に示すように、第1面第1導電層311及び基板12の第1面13のうちレジスト層38によって覆われていない部分に、誘電体層15bを含む第1面第1絶縁層312を形成する。第1面第1絶縁層312を形成する方法としては、例えば、プラズマCVD、スパッタリングなどを採用することができる。その後、図15に示すように、レジスト層38を除去する。このようにして、第1面第2電極層15aを含む第1面第1導電層311上に部分的に第1面第1絶縁層312を形成することができる。
First, as shown in FIG. 13, a resist
(第1面第2導電層の形成工程)
次に、図16に示すように、誘電体層15bを含む第1面第1絶縁層312上に第1面第1電極層15cを含む第1面第2導電層321を形成する。これにより、第1面第1導電層311と、第1面第1導電層311上の第1面第1絶縁層312と、第1面第1絶縁層312上の第1面第2導電層321と、を備える、すなわち、第1面第2電極層15a、誘電体層15b、第1面第1電極層15cの順に積層された積層構造を有するキャパシタ15を構成することができる。
(Step of forming second conductive layer on first surface)
Next, as shown in FIG. 16, a first surface second
第1面第2導電層321を形成する工程は、第1面第1導電層311を形成する工程と同様であるので、説明を省略する。
The process of forming the first-side second
このように、貫通電極22の形成とともに、基板12の第1面13側に位置するキャパシタ15を形成する。
In this way, the through
(第1面第2絶縁層の形成工程)
次に、図17に示すように、第1面第1絶縁層312上及び第1面第2導電層321上に第1面第2絶縁層322を形成する。また、基板12の第2面14上及び第2面第1導電層411上に第2面第1絶縁層412を形成する。
(Step of forming second insulating layer on first surface)
Next, as shown in FIG. 17, a first surface second insulating
例えば、まず、有機材料を含む感光層と、基材とを有する第2面側フィルムを、基板12の第2面14側に貼り付ける。続いて、第2面側フィルムに露光処理及び現像処理を施す。これによって、第2面側フィルムの感光層からなる第2面第1絶縁層412を、基板12の第2面14側に形成することができる。
For example, first, a second surface film having a photosensitive layer containing an organic material and a base material is attached to the
その後、有機材料を含む感光層と、基材とを有する第1面側フィルムを、基板12の第1面13側に貼り付ける。続いて、図18に示す開口323が形成されるように第1面側フィルムに露光処理及び現像処理を施す。これによって、第1面第2導電層321上の一部及び第1面第1導電層311上の一部に開口323が形成された、第1面側フィルムの感光層からなる第1面第2絶縁層322を得ることができる。
Thereafter, a first surface film having a photosensitive layer containing an organic material and a base material is attached to the
なお、第1面第2絶縁層322の一部や第2面第1絶縁層412の一部を電極用貫通孔20の内部に設けることにより、電極用貫通孔20を埋める有機層26を形成してもよい。例えば、上述の第2面側フィルムや第1面側フィルムを電極用貫通孔20の内部に押し込むことによって、第1面第2絶縁層322や第2面第1絶縁層412と同時に電極用貫通孔20の内部に有機層26を形成することができる。なお、第2面第1絶縁層412や第1面第2絶縁層322とは別の工程で有機層26を形成してもよい。
Note that by providing a part of the first side second insulating
なお、第2面第1絶縁層412や第1面第2絶縁層322の形成方法が、フィルムを用いる方法に限られることはない。例えば、まず、ポリイミドなどの有機材料を含む液を、スピンコート法などによって塗布し、乾燥させることによって有機層を形成する。続いて、有機層に露光処理及び現像処理を施すことにより、第2面第1絶縁層412や第1面第2絶縁層322を形成することもできる。
Note that the method for forming the second surface first insulating
(第1面第3導電層の形成工程)
次に、図19に示すように、第1面第1絶縁層312のうち第1面第2絶縁層322の開口323と重なる部分をエッチングして、第1面第1絶縁層312に開口を形成する。
(Step of forming third conductive layer on first surface)
Next, as shown in FIG. 19, a portion of the first insulating
続いて、第1面第2絶縁層322の開口323及び第1面第1絶縁層312の開口を介して第1面第1導電層311又は第1面第2導電層321に接続される第1面第3導電層331を形成する。第1面第3導電層331を形成する工程は、第1面第1導電層311を形成する工程と同様であるので、説明を省略する。
Subsequently, a first
(第1面第3絶縁層の形成工程)
その後、第1面第2絶縁層322上及び第1面第3導電層331上に部分的に第1面第3絶縁層332を形成する。これによって、既述の図1に示す貫通電極基板10を得ることができる。第1面第3絶縁層332を形成する方法は特には限定されない。第1面第2絶縁層322の場合と同様に、有機材料を含むフィルムや液を用いることによって、第1面第3絶縁層332を形成することができる。
(Step of forming third insulating layer on first surface)
Thereafter, a third
(貫通電極基板10の作用)
以下、本実施の形態による貫通電極基板10の作用について説明する。
(Function of the through electrode substrate 10)
Hereinafter, the operation of the through
既述のように、基板12には、第1面13から第2面14に至る、すなわち、第1面13と第2面14との間を貫通する電極用貫通孔20が設けられ、第1面13と第2面14との間を貫通し且つ第1面13に開口部Za及び第2面14の第2面開口部Zcを有する複数のキャパシタ用貫通孔Zが設けられている。
As described above, the
そして、複数のキャパシタ15が、基板12の第1面13に各キャパシタ用貫通孔Zに一対一に対応して設けられている。特に、キャパシタ15は、基板12のキャパシタ用貫通孔Zの第1面13の第1面開口部Za近傍、キャパシタ用貫通孔Zの側壁Za2及びキャパシタ用貫通孔Zの第2面14の第2面開口部Zc近傍に渡って連続して設けられ、第1面第2電極層15a、誘電体層15b、第1面第1電極層15cの順に積層された積層構造を有する。
A plurality of
これにより、貫通電極基板10に高密度にキャパシタ15を実装することができる。
Thereby, the
なお、本実施の形態においては、貫通電極基板10の基板12がガラスを含む。ガラスは、従来の貫通電極基板の基板として用いられているシリコンに比べて、高い絶縁性を有する。このため、キャパシタ15やインダクタ16を通る高周波信号の一部が基板12を通ってしまうことを抑制することができる。これにより、キャパシタ15やインダクタ16の帯域を高周波側に広げることができる。また、キャパシタ15やインダクタ16の耐電圧特性を改善することができる。
Note that in this embodiment, the
なお、上述した実施の形態に対して様々な変更を加えることが可能である。以下、必要に応じて図面を参照しながら、変形例について説明する。以下の説明および以下の説明で用いる図面では、上述の実施の形態と同様に構成され得る部分について、上述の実施の形態における対応する部分に対して用いた符号と同一の符号を用いることとし、重複する説明を省略する。また、上述の実施の形態において得られる作用効果が変形例においても得られることが明らかである場合、その説明を省略することもある。 Note that various changes can be made to the embodiments described above. Modifications will be described below with reference to the drawings as necessary. In the following description and the drawings used in the following description, the same reference numerals as those used for corresponding parts in the above embodiment are used for parts that can be configured in the same way as in the above embodiment, Omit duplicate explanations. Further, if it is clear that the effects obtained in the above-described embodiment can also be obtained in the modified example, the explanation thereof may be omitted.
(第1変形例)
図20は、図1に示す貫通電極基板10と、貫通電極基板10に搭載された素子50と、を備える実装基板60の一例を示す断面図である。素子50は、ロジックICやメモリICなどのLSIチップである。また、素子50は、MEMS(Micro Electro Mechanical Systems)チップであってもよい。MEMSチップとは、機械要素部品、センサ、アクチュエータ、電子回路などが1つの基板上に集積化された電子デバイスである。図20に示すように、素子50は、貫通電極基板10の第1面第3導電層331などの導電層に電気的に接続された端子51を有する。
(First modification)
FIG. 20 is a cross-sectional view showing an example of a mounting board 60 including the through
なお、上述した実施の形態に対するいくつかの変形例を説明してきたが、当然に、複数の変形例を適宜組み合わせて適用することも可能である。 Although several modifications to the embodiment described above have been described, it is of course possible to apply a plurality of modifications in combination as appropriate.
貫通電極基板が搭載される製品の例
図21は、本開示の実施形態に係る貫通電極基板10が搭載されることができる製品の例を示す図である。本開示の実施形態に係る貫通電極基板10は、様々な製品において利用され得る。例えば、ノート型パーソナルコンピュータ110、タブレット端末120、携帯電話130、スマートフォン140、デジタルビデオカメラ150、デジタルカメラ160、デジタル時計170、サーバ180等に搭載される。
Example of a product on which a through electrode substrate is mounted FIG. 21 is a diagram showing an example of a product on which a through
10 貫通電極基板
12 基板
13 第1面
14 第2面
15 キャパシタ
16 インダクタ
20 電極用貫通孔
Z キャパシタ用貫通孔
50 素子
60 実装基板
110 ノート型パーソナルコンピュータ
120 タブレット端末
130 携帯電話
140 スマートフォン
150 デジタルビデオカメラ
160 デジタルカメラ
170 デジタル時計
180 サーバ
10 Through
Claims (9)
前記基板の前記電極用貫通孔に位置する貫通電極と、
前記基板に設けられ、第1面第2電極層、誘電体層、第1面第1電極層の順に積層された積層構造を有するキャパシタと、を備え、
前記基板の前記第1面上における前記第1面第2電極層の側端部は、前記第1面上で、前記誘電体層により被覆されており、
前記基板の前記第1面における前記誘電体層の側端部は、前記基板の前記第1面上で前記第1面第2電極層の端部を被覆するように、前記基板の前記第1面上に位置しており、
前記基板の前記第1面における前記第1面第1電極層の側端部は、前記基板の前記第1面上の前記誘電体層の側端部上に位置しており、
前記第1面第2電極層は、前記第1面第2電極層の側端部と前記基板の前記第1面との境界に凹部を有する、貫通電極基板。 a substrate including a first surface and a second surface located on the opposite side of the first surface, and provided with an electrode through hole penetrating between the first surface and the second surface;
a through electrode located in the electrode through hole of the substrate;
a capacitor provided on the substrate and having a laminated structure in which a first surface second electrode layer, a dielectric layer, and a first surface first electrode layer are laminated in this order,
A side end portion of the first surface second electrode layer on the first surface of the substrate is covered with the dielectric layer on the first surface,
A side edge of the dielectric layer on the first surface of the substrate is arranged on the first surface of the substrate so as to cover an edge of the first surface second electrode layer on the first surface of the substrate. It is located on the surface,
A side edge of the first surface first electrode layer on the first surface of the substrate is located on a side edge of the dielectric layer on the first surface of the substrate,
The first surface second electrode layer is a through electrode substrate having a recessed portion at a boundary between a side end portion of the first surface second electrode layer and the first surface of the substrate.
前記貫通電極基板に搭載された素子と、を備え、
前記貫通電極基板は、
第1面及び前記第1面の反対側に位置する第2面を含み、前記第1面と前記第2面との間を貫通する電極用貫通孔が設けられた基板と、
前記基板に設けられ、第1面第2電極層、誘電体層、第1面第1電極層の順に積層された積層構造を有するキャパシタと、を備え、
前記基板の前記第1面上における前記第1面第2電極層の側端部は、前記第1面上で、前記誘電体層により被覆されており、
前記基板の前記第1面における前記誘電体層の側端部は、前記基板の前記第1面上で前記第1面第2電極層の端部を被覆するように、前記基板の前記第1面上に位置しており、
前記基板の前記第1面における前記第1面第1電極層の側端部は、前記基板の前記第1面上の前記誘電体層の側端部上に位置しており、
前記第1面第2電極層は、前記第1面第2電極層の側端部と前記基板の前記第1面との境界に凹部を有する、実装基板。 a through electrode substrate;
an element mounted on the through electrode substrate,
The through electrode substrate is
a substrate including a first surface and a second surface located on the opposite side of the first surface, and provided with an electrode through hole penetrating between the first surface and the second surface;
a capacitor provided on the substrate and having a laminated structure in which a first surface second electrode layer, a dielectric layer, and a first surface first electrode layer are laminated in this order,
A side end portion of the first surface second electrode layer on the first surface of the substrate is covered with the dielectric layer on the first surface,
A side end of the dielectric layer on the first surface of the substrate is arranged on the first surface of the substrate so as to cover an end of the first surface second electrode layer on the first surface of the substrate. It is located on the surface,
A side edge of the first surface first electrode layer on the first surface of the substrate is located on a side edge of the dielectric layer on the first surface of the substrate,
The first surface second electrode layer has a recessed portion at a boundary between a side end portion of the first surface second electrode layer and the first surface of the substrate.
前記基板の前記電極用貫通孔に位置する貫通電極を形成する工程と、
前記基板に設けられ、第1面第2電極層、誘電体層、第1面第1電極層の順に積層された積層構造を有するキャパシタを形成する工程と、を備え、
前記基板の前記第1面上における前記第1面第2電極層の側端部は、前記第1面上で、前記誘電体層により被覆されており、
前記基板の前記第1面における前記誘電体層の側端部は、前記基板の前記第1面上で前記第1面第2電極層の端部を被覆するように、前記基板の前記第1面上に位置しており、
前記基板の前記第1面における前記第1面第1電極層の側端部は、前記基板の前記第1面上の前記誘電体層の側端部上に位置しており、
前記第1面第2電極層は、前記第1面第2電極層の側端部と前記基板の前記第1面との境界に凹部を有する、貫通電極基板の製造方法。 preparing a substrate including a first surface and a second surface located on the opposite side of the first surface, and provided with an electrode through hole penetrating between the first surface and the second surface;
forming a through electrode located in the electrode through hole of the substrate;
forming a capacitor provided on the substrate and having a laminated structure in which a first surface second electrode layer, a dielectric layer, and a first surface first electrode layer are laminated in this order,
A side end portion of the first surface second electrode layer on the first surface of the substrate is covered with the dielectric layer on the first surface,
A side end of the dielectric layer on the first surface of the substrate is arranged on the first surface of the substrate so as to cover an end of the first surface second electrode layer on the first surface of the substrate. It is located on the surface,
A side edge of the first surface first electrode layer on the first surface of the substrate is located on a side edge of the dielectric layer on the first surface of the substrate,
The method for manufacturing a through electrode substrate, wherein the first surface second electrode layer has a recessed portion at a boundary between a side end portion of the first surface second electrode layer and the first surface of the substrate.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2022212543A JP7447982B2 (en) | 2017-05-12 | 2022-12-28 | Through-electrode substrate, mounting board including through-electrode substrate, and method for manufacturing the through-electrode substrate |
JP2024030773A JP2024061693A (en) | 2017-05-12 | 2024-02-29 | Through electrode substrate, mounting substrate including through electrode substrate, and method for manufacturing through electrode substrate |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017095708A JP6909430B2 (en) | 2017-05-12 | 2017-05-12 | Manufacturing method of through electrode substrate, mounting substrate including through electrode substrate, and through electrode substrate |
JP2021111675A JP7207461B2 (en) | 2017-05-12 | 2021-07-05 | Through electrode substrate, mounting substrate provided with through electrode substrate, and method for manufacturing through electrode substrate |
JP2022212543A JP7447982B2 (en) | 2017-05-12 | 2022-12-28 | Through-electrode substrate, mounting board including through-electrode substrate, and method for manufacturing the through-electrode substrate |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021111675A Division JP7207461B2 (en) | 2017-05-12 | 2021-07-05 | Through electrode substrate, mounting substrate provided with through electrode substrate, and method for manufacturing through electrode substrate |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2024030773A Division JP2024061693A (en) | 2017-05-12 | 2024-02-29 | Through electrode substrate, mounting substrate including through electrode substrate, and method for manufacturing through electrode substrate |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2023052180A JP2023052180A (en) | 2023-04-11 |
JP7447982B2 true JP7447982B2 (en) | 2024-03-12 |
Family
ID=64570697
Family Applications (4)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017095708A Active JP6909430B2 (en) | 2017-05-12 | 2017-05-12 | Manufacturing method of through electrode substrate, mounting substrate including through electrode substrate, and through electrode substrate |
JP2021111675A Active JP7207461B2 (en) | 2017-05-12 | 2021-07-05 | Through electrode substrate, mounting substrate provided with through electrode substrate, and method for manufacturing through electrode substrate |
JP2022212543A Active JP7447982B2 (en) | 2017-05-12 | 2022-12-28 | Through-electrode substrate, mounting board including through-electrode substrate, and method for manufacturing the through-electrode substrate |
JP2024030773A Pending JP2024061693A (en) | 2017-05-12 | 2024-02-29 | Through electrode substrate, mounting substrate including through electrode substrate, and method for manufacturing through electrode substrate |
Family Applications Before (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017095708A Active JP6909430B2 (en) | 2017-05-12 | 2017-05-12 | Manufacturing method of through electrode substrate, mounting substrate including through electrode substrate, and through electrode substrate |
JP2021111675A Active JP7207461B2 (en) | 2017-05-12 | 2021-07-05 | Through electrode substrate, mounting substrate provided with through electrode substrate, and method for manufacturing through electrode substrate |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2024030773A Pending JP2024061693A (en) | 2017-05-12 | 2024-02-29 | Through electrode substrate, mounting substrate including through electrode substrate, and method for manufacturing through electrode substrate |
Country Status (1)
Country | Link |
---|---|
JP (4) | JP6909430B2 (en) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7188101B2 (en) * | 2019-01-15 | 2022-12-13 | 凸版印刷株式会社 | Electronic substrate for high frequency module |
IT201900006740A1 (en) | 2019-05-10 | 2020-11-10 | Applied Materials Inc | SUBSTRATE STRUCTURING PROCEDURES |
IT201900006736A1 (en) * | 2019-05-10 | 2020-11-10 | Applied Materials Inc | PACKAGE MANUFACTURING PROCEDURES |
US11454884B2 (en) | 2020-04-15 | 2022-09-27 | Applied Materials, Inc. | Fluoropolymer stamp fabrication method |
JP2022092294A (en) * | 2020-12-10 | 2022-06-22 | スタンレー電気株式会社 | Semiconductor light-emitting device and support substrate for semiconductor light-emitting element |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005012114A (en) | 2003-06-20 | 2005-01-13 | Sony Corp | Method for manufacturing substrate with built-in passive element and the substrate with the built-in passive element |
JP2011066331A (en) | 2009-09-18 | 2011-03-31 | Sony Corp | Mounting substrate and method of manufacturing the same, and electronic apparatus |
JP2014143312A (en) | 2013-01-24 | 2014-08-07 | Napura:Kk | Substrate with built-in passive elements |
JP2016195160A (en) | 2015-03-31 | 2016-11-17 | Tdk株式会社 | Thin film capacitor |
JP2016207762A (en) | 2015-04-20 | 2016-12-08 | 富士通株式会社 | Print circuit board with capacitor, electronic apparatus, and manufacturing method |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01216591A (en) * | 1988-02-25 | 1989-08-30 | Canon Inc | Printed board |
JPH0451166A (en) * | 1990-06-19 | 1992-02-19 | Canon Inc | Electrophotographic copying device |
JPH0451166U (en) * | 1990-08-31 | 1992-04-30 | ||
JP4386525B2 (en) * | 2000-02-23 | 2009-12-16 | イビデン株式会社 | Printed wiring board |
-
2017
- 2017-05-12 JP JP2017095708A patent/JP6909430B2/en active Active
-
2021
- 2021-07-05 JP JP2021111675A patent/JP7207461B2/en active Active
-
2022
- 2022-12-28 JP JP2022212543A patent/JP7447982B2/en active Active
-
2024
- 2024-02-29 JP JP2024030773A patent/JP2024061693A/en active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005012114A (en) | 2003-06-20 | 2005-01-13 | Sony Corp | Method for manufacturing substrate with built-in passive element and the substrate with the built-in passive element |
JP2011066331A (en) | 2009-09-18 | 2011-03-31 | Sony Corp | Mounting substrate and method of manufacturing the same, and electronic apparatus |
JP2014143312A (en) | 2013-01-24 | 2014-08-07 | Napura:Kk | Substrate with built-in passive elements |
JP2016195160A (en) | 2015-03-31 | 2016-11-17 | Tdk株式会社 | Thin film capacitor |
JP2016207762A (en) | 2015-04-20 | 2016-12-08 | 富士通株式会社 | Print circuit board with capacitor, electronic apparatus, and manufacturing method |
Also Published As
Publication number | Publication date |
---|---|
JP2024061693A (en) | 2024-05-07 |
JP6909430B2 (en) | 2021-07-28 |
JP7207461B2 (en) | 2023-01-18 |
JP2021180316A (en) | 2021-11-18 |
JP2023052180A (en) | 2023-04-11 |
JP2018195620A (en) | 2018-12-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP7447982B2 (en) | Through-electrode substrate, mounting board including through-electrode substrate, and method for manufacturing the through-electrode substrate | |
JP7279769B2 (en) | Perforated substrate and mounting substrate | |
JP7400873B2 (en) | Through electrode board, method for manufacturing through electrode board, and mounting board | |
JP2018160607A (en) | Through-electrode substrate, mounting board with through-electrode substrate, and method for manufacturing through-electrode substrate | |
JPWO2018026002A1 (en) | Through electrode substrate and mounting substrate | |
JP7096992B2 (en) | Through Silicon Via Board and Mounting Board | |
JP2023120327A (en) | Capacitor built-in component, mounting board including capacitor built-in component, and manufacturing method of capacitor built-in component | |
JP7003412B2 (en) | Conductive substrate and its manufacturing method | |
JP6852415B2 (en) | Manufacturing method of mounting substrate and through electrode substrate including through electrode substrate and through electrode substrate | |
JP2018170440A (en) | Through electrode substrate, mounting substrate including the same, and manufacturing method of through electrode substrate | |
JP7236059B2 (en) | Through electrode substrate, mounting substrate provided with through electrode substrate, and method for manufacturing through electrode substrate | |
JP7405183B2 (en) | Wiring board, mounting board including wiring board, and method for manufacturing wiring board | |
JP2018148086A (en) | Manufacturing method for through electrode substrate and through electrode substrate | |
JP7223352B2 (en) | Conductive substrate and manufacturing method thereof | |
JP7182084B2 (en) | Penetration electrode substrate and manufacturing method thereof | |
JP6965589B2 (en) | Manufacturing method of mounting substrate and through electrode substrate including through electrode substrate and through electrode substrate | |
JP2018148141A (en) | Signal transmission board and manufacturing method thereof | |
JP2023052901A (en) | Conductive substrate and manufacturing method thereof | |
JP2021145125A (en) | Electronic component and manufacturing method of the same | |
JP2018110157A (en) | Through electrode substrate, mounting substrate including through electrode substrate, and manufacturing method of through electrode substrate | |
JP2019016653A (en) | Conductive substrate, electronic component mounting substrate, and method of manufacturing conductive substrate |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20221228 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20240130 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20240212 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7447982 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |