JP2021180316A - Through electrode substrate, mounting board with through electrode substrate, and through electrode substrate manufacturing method - Google Patents
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Abstract
Description
本開示の実施形態は、貫通電極を備える貫通電極基板に関する。また、本開示の実施形態は、貫通電極基板を備える実装基板、及び貫通電極基板の製造方法に関する。 Embodiments of the present disclosure relate to a through silicon via substrate comprising a through electrode. Further, the embodiment of the present disclosure relates to a mounting substrate provided with a through silicon via substrate and a method for manufacturing the through silicon via substrate.
第1面及び第2面を含む基板と、基板に設けられた複数の貫通孔と、貫通孔の内部に位置する貫通電極と、を備える部材、いわゆる貫通電極基板が、様々な用途で利用されている。 A member including a substrate including the first surface and the second surface, a plurality of through holes provided in the substrate, and a through electrode located inside the through hole, a so-called through electrode substrate, is used for various purposes. ing.
例えば、この貫通電極基板は、LSIの実装密度を高めるために複数のLSIチップを積層させる際に2つのLSIチップの間に介在させるインターポーザとして利用される。
また、貫通電極基板は、LSIチップなどの素子とマザーボードなどの実装基板との間に介在されることもある。
For example, this through silicon via substrate is used as an interposer interposed between two LSI chips when stacking a plurality of LSI chips in order to increase the mounting density of LSIs.
Further, the through silicon via substrate may be interposed between an element such as an LSI chip and a mounting substrate such as a motherboard.
ここで、例えば、特許文献1では、ガラス基板にレーザ光を用いて貫通孔を形成し、この貫通孔にめっきを施して成る、インターポーザに関する技術を開示している。そして、この特許文献1に記載のガラス基板の製造方法によれば、ガラス基板にテーパ状を成す貫通孔を形成することができるものである。 Here, for example, Patent Document 1 discloses a technique relating to an interposer, in which a through hole is formed in a glass substrate by using a laser beam and the through hole is plated. Then, according to the method for manufacturing a glass substrate described in Patent Document 1, it is possible to form a tapered through hole in the glass substrate.
また、特許文献2では、ガラス基板上に多層配線層を形成して成るインターポーザに関する技術を開示している。このインターポーザは、貫通孔の内部のみに無機密着層を形成し、この無機密着層の上に導電層を形成し、当該導電層は、導電ビアを介して配線群と電気的に接続され、無機密着層の熱膨張率は、基材の熱膨張率よりも大きく且つ導電層の熱膨張率よりも小さくなっている。そして、この特許文献2に記載のインターポーザによれば、熱膨張、熱収縮による導電層パターンの剥離を防止することができるものである。 Further, Patent Document 2 discloses a technique relating to an interposer formed by forming a multilayer wiring layer on a glass substrate. This interposer forms an inorganic adhesion layer only inside the through hole, forms a conductive layer on the inorganic adhesion layer, and the conductive layer is electrically connected to a wiring group via a conductive via and is inorganic. The coefficient of thermal expansion of the adhesive layer is larger than the coefficient of thermal expansion of the base material and smaller than the coefficient of thermal expansion of the conductive layer. According to the interposer described in Patent Document 2, it is possible to prevent the conductive layer pattern from being peeled off due to thermal expansion and contraction.
ここで、既述の特許文献1、2に記載の発明では、高密度にキャパシタを形成する点については十分検討されておらず、実装密度を高めることが困難になることが懸念される。 Here, in the inventions described in Patent Documents 1 and 2 described above, the point of forming a capacitor at a high density has not been sufficiently studied, and there is a concern that it will be difficult to increase the mounting density.
本開示の実施形態は、このような課題を効果的に解決し得る貫通電極基板、貫通電極基板を備える実装基板並びに貫通電極基板の製造方法を提供することを目的とする。 It is an object of the present disclosure to provide a through silicon via substrate, a mounting substrate provided with a through silicon via substrate, and a method for manufacturing a through silicon via substrate, which can effectively solve such a problem.
本開示の一実施形態に係る貫通電極基板は、
第1面及び前記第1面の反対側に位置する第2面を含み、前記第1面と前記第2面との間を貫通する電極用貫通孔、及び、前記第1面と前記第2面との間を貫通するキャパシタ用貫通孔が設けられた基板と、
前記基板の前記電極用貫通孔に位置する貫通電極と、
前記基板の前記キャパシタ用貫通孔の前記第1面の第1面開口部の近傍、前記キャパシタ用貫通孔の側壁及び前記キャパシタ用貫通孔の前記第2面の第2面開口部近傍に渡って連続して設けられ、第1面第2電極層、誘電体層、第1面第1電極層の順に積層された積層構造を有するキャパシタと、を備える。
The through silicon via substrate according to an embodiment of the present disclosure is
An electrode through hole that includes a first surface and a second surface located on the opposite side of the first surface and penetrates between the first surface and the second surface, and the first surface and the second surface. A substrate provided with a through hole for a capacitor that penetrates between the surfaces and
A through electrode located in the through hole for the electrode on the substrate, and a through electrode.
Over the vicinity of the first surface opening of the first surface of the capacitor through hole of the substrate, the side wall of the capacitor through hole and the vicinity of the second surface opening of the second surface of the capacitor through hole. It is provided with a capacitor which is continuously provided and has a laminated structure in which a first surface second electrode layer, a dielectric layer, and a first surface first electrode layer are laminated in this order.
前記貫通電極基板において、
前記貫通電極と前記第1面第2電極層又は前記第1面第1電極層の何れか一方のみとを電気的に接続する配線層をさらに備えるようにしてもよい。
In the through silicon via substrate
A wiring layer that electrically connects only one of the through electrode and the first surface second electrode layer or the first surface first electrode layer may be further provided.
前記貫通電極基板において、
前記基板の前記第1面上における前記第1面第2電極層の側端部は、前記第1面上で、前記誘電体層により被覆されているようにしてもよい。
In the through silicon via substrate
The side end portion of the first surface second electrode layer on the first surface of the substrate may be covered with the dielectric layer on the first surface.
前記貫通電極基板において、
前記基板の前記第1面における前記誘電体層の側端部は、前記基板の前記第1面上で前記第1面第2電極層の端部を被覆するように、前記基板の前記第1面上に位置しているようにしてもよい。
In the through silicon via substrate
The side end portion of the dielectric layer on the first surface of the substrate is the first surface of the substrate so as to cover the end portion of the second electrode layer on the first surface on the first surface of the substrate. It may be located on the surface.
前記貫通電極基板において、
前記基板の前記第1面における前記第1面第1電極層の側端部は、前記基板の前記第1面上の前記誘電体層の側端部上に位置しているようにしてもよい。
In the through silicon via substrate
The side end portion of the first surface first electrode layer on the first surface of the substrate may be located on the side end portion of the dielectric layer on the first surface of the substrate. ..
前記貫通電極基板において、
前記第1面第2電極層は、前記第1面第2電極層の側端部と前記基板の前記第1面との境界に凹部を有するようにしてもよい。
In the through silicon via substrate
The first surface second electrode layer may have a recess at the boundary between the side end portion of the first surface second electrode layer and the first surface of the substrate.
前記貫通電極基板において、
前記第1面第2電極層の膜厚は、前記第1面第1電極層の膜厚よりも厚くなるようにしてもよい。
In the through silicon via substrate
The film thickness of the first surface second electrode layer may be thicker than the film thickness of the first surface first electrode layer.
前記貫通電極基板において、
前記電極用貫通孔の幅は、前記キャパシタ用貫通孔の幅と同じ大きさであるようにしてもよい。
In the through silicon via substrate
The width of the through hole for the electrode may be the same as the width of the through hole for the capacitor.
前記貫通電極基板において、
前記電極用貫通孔の幅は、前記キャパシタ用貫通孔の幅よりも大きくなるようにしてもよい。
In the through silicon via substrate
The width of the through hole for the electrode may be larger than the width of the through hole for the capacitor.
前記貫通電極基板において、
前記基板の前記第1面側で、前記第1面第1電極層及び前記誘電体層を貫通するとともに、前記第1面第1電極層とは絶縁され且つ前記第1面第2電極層に電気的に接続されたスルーホール配線をさらに備えるようにしてもよい。
In the through silicon via substrate
On the first surface side of the substrate, the first surface first electrode layer and the dielectric layer are penetrated, and the first surface first electrode layer is insulated from the first surface first electrode layer, and the first surface second electrode layer is formed. Further, electrically connected through-hole wiring may be provided.
前記貫通電極基板において、
前記基板は、複数の前記キャパシタ用貫通孔が設けられ、各キャパシタ用貫通孔に一対一に対応して前記キャパシタが設けられているようにしてもよい。
In the through silicon via substrate
The substrate may be provided with a plurality of through holes for the capacitors, and the capacitors may be provided in a one-to-one correspondence with the through holes for each capacitor.
前記貫通電極基板において、
前記基板の前記第1面上において隣接する前記キャパシタの前記第1面第2電極層、前記誘電体層、及び前記第1面第1電極層は、前記基板の前記第1面上において、連続的に接続されているようにしてもよい。
In the through silicon via substrate
The first surface second electrode layer, the dielectric layer, and the first surface first electrode layer of the capacitor adjacent on the first surface of the substrate are continuous on the first surface of the substrate. It may be connected to the target.
前記貫通電極基板において、
前記基板の前記第1面上において隣接する前記キャパシタの前記第1面第2電極層、前記誘電体層、及び前記第1面第1電極層は、前記基板の前記第1面上において、連続的に接続されていないようにしてもよい。
In the through silicon via substrate
The first surface second electrode layer, the dielectric layer, and the first surface first electrode layer of the capacitor adjacent on the first surface of the substrate are continuous on the first surface of the substrate. It may not be connected to the target.
前記貫通電極基板において、
前記キャパシタ用貫通孔の前記第1面に平行な断面は円形であるようにしてもよい。
In the through silicon via substrate
The cross section of the through hole for the capacitor parallel to the first surface may be circular.
前記貫通電極基板において、
前記貫通電極は、前記電極用貫通孔の側壁に沿って成膜されたシード層と、前記シード層の表面に成膜されためっき層と、を有するようにしてもよい。
In the through silicon via substrate
The through electrode may have a seed layer formed along the side wall of the through hole for the electrode and a plating layer formed on the surface of the seed layer.
前記貫通電極基板において、
前記貫通電極と、前記貫通電極に電気的に接続されるとともに前記第1面側に位置する第1面導電層と、前記貫通電極に電気的に接続されるとともに前記第2面側に位置する第2面導電層と、を有するインダクタを更に備えるようにしてもよい。
In the through silicon via substrate
The through electrode, the first surface conductive layer electrically connected to the through electrode and located on the first surface side, and the first surface conductive layer electrically connected to the through electrode and located on the second surface side. An inductor having a second surface conductive layer may be further provided.
本開示の一実施形態に係る実装基板は、
貫通電極基板と、
前記貫通電極基板に搭載された素子と、を備え、
前記貫通電極基板は、
第1面及び前記第1面の反対側に位置する第2面を含み、前記第1面と前記第2面との間を貫通する貫通孔、及び、前記第1面と前記第2面との間を貫通するキャパシタ用貫通孔が設けられた基板と、
前記基板の前記電極用貫通孔に位置する貫通電極と、
前記基板の前記キャパシタ用貫通孔の前記第1面の第1面開口部の近傍、前記キャパシタ用貫通孔の側壁及び前記キャパシタ用貫通孔の前記第2面の第2面開口部近傍に渡って連続して設けられ、第1面第2電極層、誘電体層、第1面第1電極層の順に積層された積層構造を有するキャパシタと、を備える。
The mounting board according to the embodiment of the present disclosure is
Through silicon via board and
The element mounted on the through silicon via substrate and
The through silicon via substrate is
A through hole including a first surface and a second surface located on the opposite side of the first surface, penetrating between the first surface and the second surface, and the first surface and the second surface. A board provided with a through hole for a capacitor that penetrates between
A through electrode located in the through hole for the electrode on the substrate, and a through electrode.
Over the vicinity of the first surface opening of the first surface of the capacitor through hole of the substrate, the side wall of the capacitor through hole and the vicinity of the second surface opening of the second surface of the capacitor through hole. It is provided with a capacitor which is continuously provided and has a laminated structure in which a first surface second electrode layer, a dielectric layer, and a first surface first electrode layer are laminated in this order.
本開示の一実施形態に係る貫通電極基板の製造方法は、
第1面及び前記第1面の反対側に位置する第2面を含み、前記第1面と前記第2面との間を貫通する電極用貫通孔、及び、前記第1面と前記第2面との間を貫通するキャパシタ用貫通孔が設けられた基板を準備する工程と、
前記基板の前記電極用貫通孔に位置する貫通電極を形成する工程と、
前記基板の前記キャパシタ用貫通孔の前記第1面の第1面開口部の近傍、前記キャパシタ用貫通孔の側壁及び前記キャパシタ用貫通孔の前記第2面の第2面開口部近傍に渡って連続して設けられ、第1面第2電極層、誘電体層、第1面第1電極層の順に積層された積層構造を有するキャパシタを形成する工程と、を備える。
The method for manufacturing a through silicon via substrate according to an embodiment of the present disclosure is as follows.
An electrode through hole that includes a first surface and a second surface located on the opposite side of the first surface and penetrates between the first surface and the second surface, and the first surface and the second surface. The process of preparing a substrate provided with a through hole for a capacitor that penetrates between the surfaces and
A step of forming a through electrode located in the through hole for the electrode of the substrate, and a step of forming the through electrode.
Over the vicinity of the first surface opening of the first surface of the capacitor through hole of the substrate, the side wall of the capacitor through hole and the vicinity of the second surface opening of the second surface of the capacitor through hole. The present invention comprises a step of forming a capacitor having a laminated structure which is continuously provided and has a laminated structure in which a first surface second electrode layer, a dielectric layer, and a first surface first electrode layer are laminated in this order.
前記貫通電極基板の製造方法において、
前記貫通電極を形成するのと同時に、前記キャパシタの前記第1面第2電極層を形成するようにしてもよい。
In the method for manufacturing a through electrode substrate,
At the same time as forming the through electrode, the first surface and the second electrode layer of the capacitor may be formed.
本開示の実施形態によれば、貫通電極を備え、高密度にキャパシタを実装可能な貫通電極基板を提供することができる。 According to the embodiment of the present disclosure, it is possible to provide a through electrode substrate provided with a through electrode and capable of mounting a capacitor at a high density.
る。
以下、本開示の実施形態に係る貫通電極基板の構成及びその製造方法について、図面を参照しながら詳細に説明する。なお、以下に示す実施形態は本開示の実施形態の一例であって、本開示はこれらの実施形態に限定して解釈されるものではない。また、本明細書において、「基板」、「基材」、「シート」や「フィルム」など用語は、呼称の違いのみに基づいて、互いから区別されるものではない。例えば、「基板」や「基材」は、シートやフィルムと呼ばれ得るような部材も含む概念である。更に、本明細書において用いる、形状や幾何学的条件並びにそれらの程度を特定する、例えば、「平行」や「直交」等の用語や長さや角度の値等については、厳密な意味に縛られることなく、同様の機能を期待し得る程度の範囲を含めて解釈することとする。また、本実施形態で参照する図面において、同一部分または同様な機能を有する部分には同一の符号または類似の符号を付し、その繰り返しの説明は省略する場合がある。また、図面の寸法比率は説明の都合上実際の比率とは異なる場合や、構成の一部が図面から省略される場合がある。 Hereinafter, the configuration of the through silicon via substrate and the manufacturing method thereof according to the embodiment of the present disclosure will be described in detail with reference to the drawings. It should be noted that the embodiments shown below are examples of the embodiments of the present disclosure, and the present disclosure is not construed as being limited to these embodiments. Further, in the present specification, terms such as "board", "base material", "sheet" and "film" are not distinguished from each other based only on the difference in names. For example, "base material" and "base material" are concepts including members that can be called sheets or films. Furthermore, the terms used herein, such as "parallel" and "orthogonal", and the values of length and angle, which specify the shape and geometric conditions and their degrees, are bound by a strict meaning. Instead, the interpretation shall be made to include the range in which similar functions can be expected. Further, in the drawings referred to in the present embodiment, the same parts or parts having similar functions may be designated by the same reference numerals or similar reference numerals, and the repeated description thereof may be omitted. Further, the dimensional ratio of the drawing may differ from the actual ratio for convenience of explanation, or a part of the configuration may be omitted from the drawing.
貫通電極基板
以下、本開示の実施の形態について説明する。まず、本実施の形態に係る貫通電極基板10の構成について説明する。図1は、実施形態に係る貫通電極基板10を示す断面図である。また、図2は、図1に示す貫通電極基板の貫通孔近傍を部分的に拡大して示す断面図である。また、図3は、図1に示す貫通電極基板のキャパシタ用貫通孔を部分的に拡大して示す断面図である。また、図4は、図1に示す貫通電極基板を示す平面図である。なお、図4では、簡単のため、第1面第1導電層311の表面に沿った断面を模式的に表している。
Through Silicon Via Substrate Hereinafter, embodiments of the present disclosure will be described. First, the configuration of the through silicon via
貫通電極基板10は、基板12、貫通電極22、第1配線構造部30及び第2配線構造部40を備える。以下、貫通電極基板10の各構成要素について説明する。
The through
(基板)
基板12は、第1面13、及び、第1面13の反対側に位置する第2面14を含む。
(substrate)
The
また、基板12には、第1面13から第2面14に至る、すなわち、第1面13と第2面14との間を貫通する複数の電極用貫通孔20が設けられている。
Further, the
さらに、基板12は、第1面13と第2面14との間を貫通し且つ第1面13に開口部Za及び第2面14の第2面開口部Zcを有する複数のキャパシタ用貫通孔Zが設けられている。なお、図1の例では、2つのキャパシタ用貫通孔Zが基板12に形成されているが、1つの又は3つ以上のキャパシタ用貫通孔Zが基板12に形成されているようにしてもよい。
Further, the
このように、図1の例では、基板12は、第1面13に複数のキャパシタ用貫通孔Zが設けられ、各キャパシタ用貫通孔Zに一対一に対応してキャパシタ15が設けられている。
As described above, in the example of FIG. 1, the
なお、キャパシタ用貫通孔Zの第1面13に平行な断面は、例えば、円形である。しかしながら、キャパシタ用貫通孔Zの第1面13に平行な断面は、円形以外の四角形等の形状を有していてもよい。
The cross section of the through hole Z for the capacitor parallel to the
また、基板12は、一定の絶縁性を有する無機材料を含んでいる。例えば、基板12は、ガラス基板、石英基板、サファイア基板、樹脂基板、ガラスエポキシ基板、シリコン基板、SOI(Silicon on Insulator)基板、SOS(Silicon on Sapphire)、炭化シリコン(SiC)基板、アルミナ(Al2O3)基板、窒化アルミニウム(AlN)基板、酸化ジリコニウム(ZrO2)基板など、又は、これらが積層された基板を用いることができる。基板12は、アルミニウム基板、ステンレス基板など、導電性を有する材料から構成された基板を部分的に含んでいてもよい。
Further, the
この基板12で用いるガラスの例としては、無アルカリガラスなどを挙げることができる。
Examples of the glass used in the
この無アルカリガラスとは、ナトリウムやカリウムなどのアルカリ成分を含まないガラスである。無アルカリガラスは、例えば、アルカリ成分の代わりにホウ酸を含む。また、無アルカリガラスは、例えば、酸化カルシウムや酸化バリウムなどのアルカリ土類金属酸化物を含む。無アルカリガラスの例としては、旭硝子製のEN−A1や、コーニング製のイーグルXGなどを挙げることができる。基板12がガラスを含む場合、基板12の厚みは、例えば0.10mm以上且つ0.40mm以下である。基板12がガラスを含むことにより、基板12の絶縁性を高めることができる。これにより、後述するように第1配線構造部30の一部によってキャパシタ15が形成されている場合に、キャパシタ15の耐電圧特性を高めることができる。
This non-alkali glass is glass that does not contain alkaline components such as sodium and potassium. The non-alkali glass contains, for example, boric acid instead of the alkaline component. The non-alkali glass also contains, for example, alkaline earth metal oxides such as calcium oxide and barium oxide. Examples of non-alkali glass include EN-A1 manufactured by Asahi Glass and Eagle XG manufactured by Corning. When the
また、電極用貫通孔20の側壁21は、図示はしないが、基板12の第1面13の法線方向に沿って広がっていてもよい。若しくは、側壁21が、基板12の第1面13の法線方向からずれた方向で広がっていてもよく、また、側壁21の一部が湾曲していてもよい。
Further, although not shown, the
また、電極用貫通孔20の長さ、すなわち第1面13の法線方向における電極用貫通孔20の寸法は、基板12の厚みに等しい。電極用貫通孔20の幅S、すなわち第1面13の面方向における電極用貫通孔20の寸法(図8参照)は、例えば40μm以上且つ150μm以下である。また、電極用貫通孔20の幅Sに対する長さの比は、例えば4以上且つ10以下である。
Further, the length of the through
なお、電極用貫通孔20の幅Sは、例えば、図3に示すキャパシタ用貫通孔Zの幅a1と同じ大きさである。しかし、電極用貫通孔20の幅Sは、例えば、図3に示すキャパシタ用貫通孔Zの幅a1よりも大きくなるように設定されていてもよい。
The width S of the through
(貫通電極)
貫通電極22は、電極用貫通孔20の内部に少なくとも部分的に位置し、且つ導電性を有する部材である。
(Through Silicon Via)
The through
なお、本実施の形態においては、貫通電極22の厚みは、電極用貫通孔20の幅よりも小さく、このため、貫通電極22の内部には、貫通電極22が存在しない空間がある。すなわち、貫通電極22は、いわゆるコンフォーマルビアである。
In the present embodiment, the thickness of the through
また、貫通電極22は、蒸着法やスパッタリング法などの物理成膜法で形成されていてもよく、化学成膜法やめっき法で形成されていてもよい。また、貫通電極22は、導電性を有する単一の層から構成されていてもよく、若しくは、導電性を有する複数の層を含んでいてもよい。
Further, the through
ここでは、図2に示すように、貫通電極22が、電極用貫通孔20の側壁21側から電極用貫通孔20の中心側へ順に並ぶ密着層361、シード層362及びめっき層363を含む例について説明する。
Here, as shown in FIG. 2, an example in which the through
密着層361は、シード層362やめっき層363などのその他の貫通電極22の構成要素と基板12の電極用貫通孔20の側壁21との間に、必要に応じて形成される層である。密着層361は、シード層362やめっき層363などのその他の貫通電極22の構成要素に比べて、基板12に対する高い密着性を有する。また、密着層361は、シード層362やめっき層363などのその他の貫通電極22の構成要素中の金属元素が電極用貫通孔20の側壁21を介して基板12の内部に拡散することを抑制するという役割を果たしてもよい。シード層362又はめっき層363が銅を含む場合、密着層361の材料として、例えば、チタン、チタン窒化物、モリブデン、モリブデン窒化物、タンタル、タンタル窒化物等、又はこれらを積層したものを用いることができる。また、密着層361の材料として、基板12に対する高い密着性を有する導電性材料を用いてもよい。
The
例えば、密着層361の材料として、チタン、モリブデン、タングステン、タンタル、ニッケル、クロム、アルミニウム、これらの化合物、これらの合金など、又はこれらを積層したものを使用することができる。密着層361の厚みは、例えば10nm以上且つ1μm以下である。密着層361は、例えば、蒸着法やスパッタリング法などの物理成膜法で形成される。
For example, as the material of the
また、シード層362は、電解めっき処理によってめっき層363を形成する電解めっき工程の際に、めっき液中の金属イオンを析出させてめっき層363を成長させるための土台となる、導電性を有する層である。シード層362の材料としては、例えば、銅などの、めっき層363と同一の金属材料を用いることができる。シード層362の厚みは、例えば100nm以上且つ3μm以下である。シード層362は、例えば、無電解めっき処理によって形成される。
Further, the
なお、図示はしないが、電極用貫通孔20の側壁21とめっき層363との間に、密着層としての役割及びシード層としての役割の両方を果たすことができる1つの層を設けてもよい。
Although not shown, one layer capable of fulfilling both a role as an adhesion layer and a role as a seed layer may be provided between the
また、めっき層363は、めっき処理によって形成される、導電性を有する層である。
めっき層363を構成する材料としては、銅、金、銀、白金、ロジウム、スズ、アルミニウム、ニッケル、クロムなどの金属又はこれらを用いた合金など、あるいはこれらを積層したものを使用することができる。
Further, the
As the material constituting the
また、図2に示すように、貫通電極22は、電極用貫通孔20の側壁に沿って成膜された密着層361及びシード層362と、シード層362の表面に成膜されためっき層363と、を有する。
Further, as shown in FIG. 2, the through
ここで、図1に示すように、貫通電極基板10は、貫通電極22よりも電極用貫通孔20の中心側に位置する有機層26を備えていてもよい。なお、「中心側」とは、電極用貫通孔20の内部において、有機層26と側壁21との間の距離が貫通電極22と側壁21との間の距離よりも大きいことを意味する。有機層26は、誘電正接を有する有機材料を含む。有機層26の有機材料としては、ポリイミド、エポキシなどを用いることができる。誘電正接の小さい有機材料を用いて有機層26を構成することにより、キャパシタ15やインダクタ16を通るべき電気信号の一部が有機層26を通ってしまうことを抑制することができる。これにより、キャパシタ15やインダクタ16を備える貫通電極基板10の帯域を高周波側に広げることができる。
Here, as shown in FIG. 1, the through
(第1配線構造部)
図1に示すように、第1配線構造部30は、基板12の第1面13上に位置する第1面第1配線層31、第1面第1配線層31上に位置する第1面第2配線層32、及び第1面第2配線層32上に位置する第1面第3配線層33を含む。以下、第1面第1配線層31、第1面第2配線層32及び第1面第3配線層33の構成について説明する。
(1st wiring structure part)
As shown in FIG. 1, the first
〔第1面第1配線層〕
図1に示すように、第1面第1配線層31は、キャパシタ15の第1面第2電極層15aを含む第1面第1導電層311、及びキャパシタ15の誘電体層15bを含む第1面第1絶縁層312を有する。
[First surface, first wiring layer]
As shown in FIG. 1, the first surface first wiring
第1面第1導電層311は、第1の配線L1及び貫通電極22の第1の電極部分22a含み、基板12の第1面13上に位置する、導電性を有する層である。
The first surface first
この第1面第1導電層311は、貫通電極22に接続されていてもよい。また、第1面第1導電層311は、貫通電極22と同様に、順に積層された密着層361、シード層362及びめっき層363を含んでいてもよい。なお、第1面第1導電層311を構成する材料は、貫通電極22を構成する材料と同様である。第1面第1導電層311の厚みは、例えば5μm以上且つ20μm以下である。この場合、図3に示すように、キャパシタ15は、キャパシタ用貫通孔Zの内面に成膜された密着層361及びシード層362と、シード層362の表面に成膜されためっき層363と、を有する。
The first surface first
また、第1面第1絶縁層312は、少なくとも部分的に第1面第1導電層311上に位置する、絶縁性を有する層である。第1面第1絶縁層312は、第1面第1導電層311を部分的に覆っていてもよい。この場合、第1面第1絶縁層312は、第1面第1導電層311だけでなく基板12の第1面13にも接していてもよい。なお「覆う」とは、図3に示すように、基板12の第1面13の法線方向に沿って貫通電極基板10を見た場合に、第1面第1導電層311の端部311eと第1面第1絶縁層312とが少なくとも部分的に重なっていることを意味する。
Further, the first surface first insulating
また、第1面第1絶縁層312は、絶縁破壊電界を有する無機材料を含む。第1面第1絶縁層312の無機材料としては、SiNなどの珪素窒化物を用いることができる。その他にも、第1面第1絶縁層312の無機材料の例として、酸化シリコン、酸化アルミ、五酸化タンタルなどを挙げることができる。これにより、誘電体層15bとして機能する第1面第1絶縁層312を含むキャパシタ15の耐電圧特性を更に改善することができる。
なお、絶縁破壊電界の測定方法については、実施例において後述する。第1面第1絶縁層312の無機材料の比誘電率は、例えば3以上且つ50以下である。また、第1面第1絶縁層312の厚みは、例えば50nm以上且つ400nm以下である。
Further, the first surface first insulating
The method for measuring the dielectric breakdown electric field will be described later in Examples. The relative permittivity of the inorganic material of the first surface first insulating
〔第1面第2配線層〕
図1に示すように、第1面第2配線層32は、第1面第2導電層321及び第1面第2絶縁層322を有する。第1面第1電極層15cを構成する第1面第2導電層321は、第1面第1絶縁層312上に位置する、導電性を有する層である。そして、図1、図3に示すように、貫通電極22に電気的に接続された第1面第1導電層311、すなわち第1面第2電極層15aと、第1面第1導電層311上に位置する第1面第1絶縁層312、すなわち誘電体層15bと、第1面第1絶縁層312上に位置する第1面第2導電層321、すなわち第1面第1電極層15cとによって、キャパシタ15が構成されている。
[First surface, second wiring layer]
As shown in FIG. 1, the first surface
このように、キャパシタ15は、基板12のキャパシタ用貫通孔Zの第1面13の第1面開口部Za近傍、キャパシタ用貫通孔Zの側壁Za2及びキャパシタ用貫通孔Zの第2面14の第2面開口部Zc近傍に渡って連続して設けられ、第1面第2電極層15a、誘電体層15b、第1面第1電極層15cの順に積層された積層構造を有する。
As described above, the
なお、貫通電極22とキャパシタ15の第1面第2電極層15a又は第1面第1電極層15cの何れか一方のみとを電気的に接続する、図示しない配線層をさらに備えるようにしてもよい。
It should be noted that a wiring layer (not shown) for electrically connecting only one of the through
また、第1面第2導電層321は、貫通電極22や第1面第1導電層311と同様に、第1面第1絶縁層312上に順に積層された密着層、シード層及びめっき層を含んでいてもよい。第1面第2導電層321を構成する材料は、貫通電極22や第1面第1導電層311を構成する材料と同様である。第1面第2導電層321の厚みは、例えば5μm以上且つ20μm以下である。
Further, the first surface second
なお、基板12の第1面13側で、第1面第1電極層15c及び誘電体層15bを貫通するとともに、第1面第1電極層15cとは絶縁され且つ第1面第2電極層15aに電気的に接続された、図示しないスルーホール配線をさらに備えるようにしてもよい。
It should be noted that the
また、図1に示すように、第1面第2絶縁層322は、第1面第1絶縁層312上及び第1面第2導電層321に位置する、絶縁性を有する層である。第1面第2絶縁層322は、誘電正接を有する有機材料を含む。第1面第2絶縁層322の有機材料としては、ポリイミド、エポキシなどを用いることができる。誘電正接の小さい有機材料を用いて第1面第2絶縁層322を構成することにより、キャパシタ15やインダクタ16を通るべき電気信号が第1面第2絶縁層322を通ってしまうことを抑制することができる。これにより、キャパシタ15やインダクタ16を備える貫通電極基板10の帯域を高周波側に広げることができる。
Further, as shown in FIG. 1, the first surface second insulating
ここで、図5は、図1に示すキャパシタの他の例を示す図である。 Here, FIG. 5 is a diagram showing another example of the capacitor shown in FIG.
例えば、図5に示すように、基板12の第1面13上において隣接するキャパシタ15の第1面第2電極層15a、誘電体層15b、及び第1面第1電極層15cは、基板12の第1面13上において、連続的に接続されているようにしてもよい。
For example, as shown in FIG. 5, the first surface
この図5の例では、キャパシタ用貫通孔Zの内部の第1面第1電極層15cで囲まれる領域の一部に第1面第2絶縁層322が形成されている。一方、キャパシタ用貫通孔Zに隣接する第1面13の上方の第1面第1電極層15cと第1面第3導電層331とが電気的に接続されている。
また、図6は、図1に示すキャパシタのさらに他の例を示す図である。
In the example of FIG. 5, the first surface second insulating
Further, FIG. 6 is a diagram showing still another example of the capacitor shown in FIG.
例えば、図6に示すように、基板12の第1面13上において隣接するキャパシタ15の第1面第2電極層15a、誘電体層15b、及び第1面第1電極層15cは、基板12の第1面13上において、連続的に接続されていないようにしてもよい。
For example, as shown in FIG. 6, the first surface
例えば、1つのキャパシタ15の第1面第1電極層15cと第1面第3導電層331とが電気的に接続されている。他の2つのキャパシタ15の第1面第1電極層15cは、図示しない導電層と接続されている。一方、3つのキャパシタ15の第1面第2電極層15aは、図示しない導電層と接続されている。
For example, the first surface
この図6の例では、キャパシタ用貫通孔Zの内部は、第1面第2電極層15a、誘電体層15b、及び第1面第1電極層15cで埋め込まれている。
In the example of FIG. 6, the inside of the through hole Z for the capacitor is embedded with the first surface
ここで、図7は、図1に示す貫通電極基板の第1面上におけるキャパシタの側端部の構成の一例を示す図である。 Here, FIG. 7 is a diagram showing an example of the configuration of the side end portion of the capacitor on the first surface of the through electrode substrate shown in FIG. 1.
例えば、図7に示すように、基板12の第1面13上における第1面第2電極層15aの側端部15aYは、第1面13上で、誘電体層15bにより被覆されている。なお、図7の例では、第1面第2電極層15aの膜厚は、例えば、10μm以上の膜厚を有し、第1面第1電極層15cの膜厚よりも厚くなっている。
For example, as shown in FIG. 7, the side end portion 15aY of the first surface
さらに、図7に示すように、基板12の第1面13における誘電体層15bの側端部15bYは、基板12の第1面13上で第1面第2電極層15aの端部を被覆するように、基板12の第1面13上に位置している。
Further, as shown in FIG. 7, the side end portion 15bY of the
さらに、図7に示すように、基板12の第1面13における第1面第1電極層15cの側端部15cYは、基板12の第1面13上の誘電体層15bの側端部15bY近傍上に位置している。
Further, as shown in FIG. 7, the side end portion 15cY of the first surface
また、図7に示すように、第1面第2電極層15aは、第1面第2電極層15aの側端部15aYと基板12の第1面13との境界に凹部15aXを有する。そして、この第1面第2電極層15aの側端部15aYの凹部15aXを埋めるように、誘電体層15bの側端部15bY及び第1面第1電極層15cの側端部15cYが形成されている。
Further, as shown in FIG. 7, the first surface
これにより、キャパシタ15の誘電体層15bと第1面第2電極層15a及び第1面第1電極層15cとが接する面積の割合を増加させて、キャパシタ15の容量の増加を図ることができる。
As a result, the ratio of the area in contact between the
〔第1面第3配線層〕
図1に示すように、第1面第3配線層33は、第1面第3導電層331及び第1面第3絶縁層332を有する。第1面第3導電層331は、第1面第1導電層311上又は第1面第2導電層321上に位置する、導電性を有する層である。図1に示す例において、第1面第3導電層331は、キャパシタ15の一方の第1面第2電極層15aである第1面第1導電層311に接続された部分、及び、キャパシタ15の他方の第1面第1電極層15cである第1面第2導電層321に接続された部分を含む。
[First side, third wiring layer]
As shown in FIG. 1, the first surface
また、第1面第3導電層331は、貫通電極22や第1面第1導電層311と同様に、順に積層された密着層、シード層及びめっき層を含んでいてもよい。第1面第3導電層331を構成する材料は、貫通電極22や第1面第1導電層311を構成する材料と同様である。
Further, the first surface third
また、第1面第3絶縁層332は、第1面第2絶縁層322上及び第1面第3導電層331上に位置する、絶縁性を有する層である。第1面第3絶縁層332は、第1面第2絶縁層322と同様に、誘電正接を有する有機材料を含む。第1面第3絶縁層332の有機材料としては、第1面第2絶縁層322と同様に、ポリイミド、エポキシなどを用いることができる。
Further, the first surface third insulating
(第2配線構造部)
図1に示すように、第2配線構造部40は、基板12の第2面14上に位置する第2面第1配線層41を含む。第2面第1配線層41は、第2面第1導電層411及び第2面第1絶縁層412を有する。
(2nd wiring structure part)
As shown in FIG. 1, the second
第2面第1導電層411は、第2の配線L2及び貫通電極22の第2の電極部分22bを含み、基板12の第2面14上に位置する、導電性を有する層である。
The second surface first
この第2面第1導電層411は、貫通電極22に接続されていてもよい。また、第2面第1導電層411は、貫通電極22や第1面第1導電層311と同様に、順に積層された密着層361、シード層362及びめっき層363を含んでいてもよい。なお、第2面第1導電層411を構成する材料は、貫通電極22や第1面第1導電層311を構成する材料と同様である。第2面第1導電層411の厚みは、例えば5μm以上且つ20μm以下である。
The second surface first
また、図1及び図3に示すように、第2面14側に位置する第2面第1導電層411と、第2面第1導電層411に接続された貫通電極22と、貫通電極22に電気的に接続されるとともに第1面13側に位置する第1面第1導電層311とによって、インダクタ16が構成される。
Further, as shown in FIGS. 1 and 3, a second surface first
第2面第1絶縁層412は、第2面第1導電層411上及び基板12の第2面14上に位置する、絶縁性を有する層である。第2面第1絶縁層412は、第1面第2絶縁層322や第1面第3絶縁層332と同様に、誘電正接を有する有機材料を含む。第2面第1絶縁層412の有機材料としては、第1面第2絶縁層322や第1面第3絶縁層332と同様に、ポリイミド、エポキシなどを用いることができる。
The second surface first insulating
貫通電極基板の製造方法
以下、貫通電極基板10の製造方法の一例について、図8乃至図20を参照して説明する。
Manufacturing Method of Through Silicon Via Substrate An example of the manufacturing method of the through silicon via
(貫通孔形成工程)
まず、基板12を準備する。次に、第1面13にレジスト層を設ける。その後、レジスト層のうち電極用貫通孔20及びキャパシタ用貫通孔Zに対応する位置に開口を設ける。
次に、レジスト層の開口において基板12を加工することにより、図8に示すように、基板12に電極用貫通孔20及びキャパシタ用貫通孔Zを形成することができる。なお、既述のように、電極用貫通孔20は基板12を貫通するとともに、キャパシタ用貫通孔Zは基板12を貫通するように、エッチングの条件、電極用貫通孔20及びキャパシタ用貫通孔Zの各アスペクト比、幅等が設定される。
(Through hole forming process)
First, the
Next, by processing the
この基板12を加工する方法としては、反応性イオンエッチング法、深掘り反応性イオンエッチング法などのドライエッチング法や、ウェットエッチング法などを用いることができる。
As a method for processing the
なお、基板12にレーザを照射することによって基板12に電極用貫通孔20及びキャパシタ用貫通孔Zを形成してもよい。この場合、レジスト層は設けられていなくてもよい。レーザ加工のためのレーザとしては、エキシマレーザ、Nd:YAGレーザ、フェムト秒レーザ等を用いることができる。Nd:YAGレーザを採用する場合、波長が1064nmの基本波、波長が532nmの第2高調波、波長が355nmの第3高調波等を用いることができる。
By irradiating the
また、レーザ照射とウェットエッチングを適宜組み合わせることもできる。具体的には、まず、レーザ照射によって基板12のうち電極用貫通孔20及びキャパシタ用貫通孔Zが形成されるべき領域に変質層を形成する。続いて、基板12をフッ化水素などに浸漬して、変質層をエッチングする。これによって、基板12に電極用貫通孔20及びキャパシタ用貫通孔Zを形成することができる。
Further, laser irradiation and wet etching can be appropriately combined. Specifically, first, the altered layer is formed in the region of the
その他にも、基板12に研磨材を吹き付けるブラスト処理によって基板12に電極用貫通孔20及びキャパシタ用貫通孔Zを形成してもよい。
In addition, a through
このようにして、第1面13及びこの第1面13の反対側に位置する第2面14を含むとともに第1面13と第2面14との間を貫通する電極用貫通孔20と、第1面13と第2面14との間を貫通し且つ第1面13に開口部Za及び第2面14の第2面開口部Zcを有する複数のキャパシタ用貫通孔Zと、が設けられた基板12を準備する。
In this way, the electrode through
(貫通電極形成工程)
次に、電極用貫通孔20に貫通電極22を形成するとともに、キャパシタ用貫通孔Zにキャパシタ15の第1面第2電極層15aを形成する。本実施の形態においては、貫通電極22と同時に上述の第1面第1導電層311及び第2面第1導電層411を形成する例について説明する。
(Through Silicon Via Forming Process)
Next, the through
図9に示すように、基板12の第1面13上、第2面14、電極用貫通孔20の側壁21上、及びキャパシタ用貫通孔Zの側壁Za2上に、蒸着法やスパッタリング法などの物理成膜法によって密着層361を形成する。続いて、無電解めっきによって密着層361上にシード層362を形成する。その後、密着層361及びシード層362をアニールする工程を実施してもよい。
なお、密着層361及びシード層362を形成する方法が、上述の方法に限られることはない。例えば、ゾルゲル法によって酸化亜鉛などを含む密着層361を形成し、続いて、密着層361上に無電解めっき法によってシード層362を形成してもよい。また、密着層361及びシード層362の両方を、蒸着法やスパッタリング法などの物理成膜法によって形成してもよい。
As shown in FIG. 9, a vapor deposition method, a sputtering method, or the like is performed on the
The method for forming the
次に、図10に示すように、シード層362上に部分的にレジスト層37を形成する。
続いて、図11に示すように、電解めっきによって、レジスト層37によって覆われていないシード層362上にめっき層363を形成する。その後、図12に示すように、レジスト層37を除去する。また、密着層361及びシード層362のうちレジスト層37によって覆われていた部分を、例えばウェットエッチングにより除去する。
Next, as shown in FIG. 10, a resist
Subsequently, as shown in FIG. 11, the
このようにして、貫通電極22、第1面第2電極層15aを含む第1面第1導電層311及び第2面第1導電層411を形成することができる。これにより、第2面第1導電層411と、第2面第1導電層411に接続された貫通電極22と、貫通電極22に接続された第1面第1導電層311とを備えるインダクタ16を構成することができる。なお、めっき層363をアニールする工程を実施してもよい。
In this way, the first surface first
特に、電極用貫通孔20に貫通電極22を形成するのと同時にキャパシタ用貫通孔Zにキャパシタ15の第1面第2電極層15aが形成される。より詳しくは、図12の例では、キャパシタ15の第1面第2電極層15aが、基板12のキャパシタ用貫通孔Zの開口部Za近傍、キャパシタ用貫通孔Zの側壁Za2及びキャパシタ用貫通孔Zの第2面14の第2面開口部Zc近傍に渡って連続するように形成される。
In particular, at the same time as forming the through
(表面処理工程)
次に、第1面第1導電層311の表面をNH3プラズマなどのプラズマに晒す表面処理工程を実施してもよい。これにより、第1面第1導電層311の表面の酸化物を除去することができる。例えば、第1面第1導電層311が銅を含む場合、第1面第1導電層311の表面の酸化銅を除去することができる。このことにより、第1面第1導電層311と、第1面第1導電層311上に形成される第1面第1絶縁層312との間の密着性を高めることができる。
(Surface treatment process)
Next, a surface treatment step of exposing the surface of the first surface first
(第1面第1絶縁層の形成工程)
次に、第1面第1導電層311上にキャパシタ15の誘電体層15bを含む第1面第1絶縁層312を形成する。
(Step of forming the first insulating layer on the first surface)
Next, the first surface first insulating
まず、図13に示すように、第1面第1導電層311上に部分的にレジスト層38を形成する。続いて、図14に示すように、第1面第1導電層311及び基板12の第1面13のうちレジスト層38によって覆われていない部分に、誘電体層15bを含む第1面第1絶縁層312を形成する。第1面第1絶縁層312を形成する方法としては、例えば、プラズマCVD、スパッタリングなどを採用することができる。その後、図15に示すように、レジスト層38を除去する。このようにして、第1面第2電極層15aを含む第1面第1導電層311上に部分的に第1面第1絶縁層312を形成することができる。
First, as shown in FIG. 13, the resist
(第1面第2導電層の形成工程)
次に、図16に示すように、誘電体層15bを含む第1面第1絶縁層312上に第1面第1電極層15cを含む第1面第2導電層321を形成する。これにより、第1面第1導電層311と、第1面第1導電層311上の第1面第1絶縁層312と、第1面第1絶縁層312上の第1面第2導電層321と、を備える、すなわち、第1面第2電極層15a、誘電体層15b、第1面第1電極層15cの順に積層された積層構造を有するキャパシタ15を構成することができる。
(Step of forming the first surface and the second conductive layer)
Next, as shown in FIG. 16, a first surface second
第1面第2導電層321を形成する工程は、第1面第1導電層311を形成する工程と同様であるので、説明を省略する。
Since the step of forming the first surface second
このように、貫通電極22の形成とともに、基板12の第1面13側に位置するキャパシタ15を形成する。
In this way, along with the formation of the through silicon via 22, the
(第1面第2絶縁層の形成工程)
次に、図17に示すように、第1面第1絶縁層312上及び第1面第2導電層321上に第1面第2絶縁層322を形成する。また、基板12の第2面14上及び第2面第1導電層411上に第2面第1絶縁層412を形成する。
(Step of forming the first surface and the second insulating layer)
Next, as shown in FIG. 17, the first surface second insulating
例えば、まず、有機材料を含む感光層と、基材とを有する第2面側フィルムを、基板12の第2面14側に貼り付ける。続いて、第2面側フィルムに露光処理及び現像処理を施す。これによって、第2面側フィルムの感光層からなる第2面第1絶縁層412を、基板12の第2面14側に形成することができる。
For example, first, a second side film having a photosensitive layer containing an organic material and a base material is attached to the
その後、有機材料を含む感光層と、基材とを有する第1面側フィルムを、基板12の第1面13側に貼り付ける。続いて、図18に示す開口323が形成されるように第1面側フィルムに露光処理及び現像処理を施す。これによって、第1面第2導電層321上の一部及び第1面第1導電層311上の一部に開口323が形成された、第1面側フィルムの感光層からなる第1面第2絶縁層322を得ることができる。
Then, the first side film having the photosensitive layer containing the organic material and the base material is attached to the
なお、第1面第2絶縁層322の一部や第2面第1絶縁層412の一部を電極用貫通孔20の内部に設けることにより、電極用貫通孔20を埋める有機層26を形成してもよい。例えば、上述の第2面側フィルムや第1面側フィルムを電極用貫通孔20の内部に押し込むことによって、第1面第2絶縁層322や第2面第1絶縁層412と同時に電極用貫通孔20の内部に有機層26を形成することができる。なお、第2面第1絶縁層412や第1面第2絶縁層322とは別の工程で有機層26を形成してもよい。
By providing a part of the first surface second insulating
なお、第2面第1絶縁層412や第1面第2絶縁層322の形成方法が、フィルムを用いる方法に限られることはない。例えば、まず、ポリイミドなどの有機材料を含む液を、スピンコート法などによって塗布し、乾燥させることによって有機層を形成する。続いて、有機層に露光処理及び現像処理を施すことにより、第2面第1絶縁層412や第1面第2絶縁層322を形成することもできる。
The method of forming the second surface first insulating
(第1面第3導電層の形成工程)
次に、図19に示すように、第1面第1絶縁層312のうち第1面第2絶縁層322の開口323と重なる部分をエッチングして、第1面第1絶縁層312に開口を形成する。
(Step of forming the first surface and the third conductive layer)
Next, as shown in FIG. 19, a portion of the first surface first insulating
続いて、第1面第2絶縁層322の開口323及び第1面第1絶縁層312の開口を介して第1面第1導電層311又は第1面第2導電層321に接続される第1面第3導電層331を形成する。第1面第3導電層331を形成する工程は、第1面第1導電層311を形成する工程と同様であるので、説明を省略する。
Subsequently, the first surface is connected to the first surface first
(第1面第3絶縁層の形成工程)
その後、第1面第2絶縁層322上及び第1面第3導電層331上に部分的に第1面第3絶縁層332を形成する。これによって、既述の図1に示す貫通電極基板10を得ることができる。第1面第3絶縁層332を形成する方法は特には限定されない。第1面第2絶縁層322の場合と同様に、有機材料を含むフィルムや液を用いることによって、第1面第3絶縁層332を形成することができる。
(Step of forming the first surface and the third insulating layer)
After that, the first surface third insulating
(貫通電極基板10の作用)
以下、本実施の形態による貫通電極基板10の作用について説明する。
(Action of Through Silicon Via 10)
Hereinafter, the operation of the through silicon via
既述のように、基板12には、第1面13から第2面14に至る、すなわち、第1面13と第2面14との間を貫通する電極用貫通孔20が設けられ、第1面13と第2面14との間を貫通し且つ第1面13に開口部Za及び第2面14の第2面開口部Zcを有する複数のキャパシタ用貫通孔Zが設けられている。
As described above, the
そして、複数のキャパシタ15が、基板12の第1面13に各キャパシタ用貫通孔Zに一対一に対応して設けられている。特に、キャパシタ15は、基板12のキャパシタ用貫通孔Zの第1面13の第1面開口部Za近傍、キャパシタ用貫通孔Zの側壁Za2及びキャパシタ用貫通孔Zの第2面14の第2面開口部Zc近傍に渡って連続して設けられ、第1面第2電極層15a、誘電体層15b、第1面第1電極層15cの順に積層された積層構造を有する。
A plurality of
これにより、貫通電極基板10に高密度にキャパシタ15を実装することができる。
As a result, the
なお、本実施の形態においては、貫通電極基板10の基板12がガラスを含む。ガラスは、従来の貫通電極基板の基板として用いられているシリコンに比べて、高い絶縁性を有する。このため、キャパシタ15やインダクタ16を通る高周波信号の一部が基板12を通ってしまうことを抑制することができる。これにより、キャパシタ15やインダクタ16の帯域を高周波側に広げることができる。また、キャパシタ15やインダクタ16の耐電圧特性を改善することができる。
In the present embodiment, the
なお、上述した実施の形態に対して様々な変更を加えることが可能である。以下、必要に応じて図面を参照しながら、変形例について説明する。以下の説明および以下の説明で用いる図面では、上述の実施の形態と同様に構成され得る部分について、上述の実施の形態における対応する部分に対して用いた符号と同一の符号を用いることとし、重複する説明を省略する。また、上述の実施の形態において得られる作用効果が変形例においても得られることが明らかである場合、その説明を省略することもある。 It is possible to make various changes to the above-described embodiment. Hereinafter, modification examples will be described with reference to the drawings as necessary. In the following description and the drawings used in the following description, the same reference numerals as those used for the corresponding portions in the above-described embodiment will be used for the portions that can be configured in the same manner as in the above-described embodiment. Duplicate explanations will be omitted. Further, when it is clear that the action and effect obtained in the above-described embodiment can be obtained in the modified example, the description thereof may be omitted.
(第1変形例)
図20は、図1に示す貫通電極基板10と、貫通電極基板10に搭載された素子50と、を備える実装基板60の一例を示す断面図である。素子50は、ロジックICやメモリICなどのLSIチップである。また、素子50は、MEMS(Micro Electro Mechanical Systems)チップであってもよい。MEMSチップとは、機械要素部品、センサ、アクチュエータ、電子回路などが1つの基板上に集積化された電子デバイスである。図20に示すように、素子50は、貫通電極基板10の第1面第3導電層331などの導電層に電気的に接続された端子51を有する。
(First modification)
FIG. 20 is a cross-sectional view showing an example of a mounting substrate 60 including the through silicon via
なお、上述した実施の形態に対するいくつかの変形例を説明してきたが、当然に、複数の変形例を適宜組み合わせて適用することも可能である。 Although some modifications to the above-described embodiments have been described, it is naturally possible to apply a plurality of modifications in combination as appropriate.
貫通電極基板が搭載される製品の例
図21は、本開示の実施形態に係る貫通電極基板10が搭載されることができる製品の例を示す図である。本開示の実施形態に係る貫通電極基板10は、様々な製品において利用され得る。例えば、ノート型パーソナルコンピュータ110、タブレット端末120、携帯電話130、スマートフォン140、デジタルビデオカメラ150、デジタルカメラ160、デジタル時計170、サーバ180等に搭載される。
An example of a product on which a through silicon via substrate is mounted FIG. 21 is a diagram showing an example of a product on which the through silicon via
10 貫通電極基板
12 基板
13 第1面
14 第2面
15 キャパシタ
16 インダクタ
20 電極用貫通孔
Z キャパシタ用貫通孔
50 素子
60 実装基板
110 ノート型パーソナルコンピュータ
120 タブレット端末
130 携帯電話
140 スマートフォン
150 デジタルビデオカメラ
160 デジタルカメラ
170 デジタル時計
180 サーバ
10 Through
Claims (19)
前記基板の前記電極用貫通孔に位置する貫通電極と、
前記基板の前記キャパシタ用貫通孔の前記第1面の第1面開口部の近傍、前記キャパシタ用貫通孔の側壁及び前記キャパシタ用貫通孔の前記第2面の第2面開口部近傍に渡って連続して設けられ、第1面第2電極層、誘電体層、第1面第1電極層の順に積層された積層構造を有するキャパシタと、を備え、
前記基板の第1面上において隣接する前記キャパシタの第1面第2電極層、誘電体層、及び第1面第1電極層は、前記基板の第1面上において、連続的に接続されている、貫通電極基板。 An electrode through hole that includes a first surface and a second surface located on the opposite side of the first surface and penetrates between the first surface and the second surface, and the first surface and the second surface. A substrate provided with a through hole for a capacitor that penetrates between the surfaces and
A through electrode located in the through hole for the electrode on the substrate, and a through electrode.
Over the vicinity of the first surface opening of the first surface of the capacitor through hole of the substrate, the side wall of the capacitor through hole and the vicinity of the second surface opening of the second surface of the capacitor through hole. A capacitor which is continuously provided and has a laminated structure in which a first surface second electrode layer, a dielectric layer, and a first surface first electrode layer are laminated in this order is provided.
The first surface second electrode layer, the dielectric layer, and the first surface first electrode layer of the capacitor adjacent on the first surface of the substrate are continuously connected on the first surface of the substrate. There is a through electrode substrate.
前記貫通電極基板に搭載された素子と、を備え、
前記貫通電極基板は、
第1面及び前記第1面の反対側に位置する第2面を含み、前記第1面と前記第2面との間を貫通する貫通孔、及び、前記第1面と前記第2面との間を貫通するキャパシタ用貫通孔が設けられた基板と、
前記基板の電極用貫通孔に位置する貫通電極と、
前記基板の前記キャパシタ用貫通孔の前記第1面の第1面開口部の近傍、前記キャパシタ用貫通孔の側壁及び前記キャパシタ用貫通孔の前記第2面の第2面開口部近傍に渡って連続して設けられ、第1面第2電極層、誘電体層、第1面第1電極層の順に積層された積層構造を有するキャパシタと、を備え、
前記基板の第1面上において隣接する前記キャパシタの第1面第2電極層、誘電体層、及び第1面第1電極層は、前記基板の第1面上において、連続的に接続されている実装基板。 Through silicon via board and
The element mounted on the through silicon via substrate and
The through silicon via substrate is
A through hole including a first surface and a second surface located on the opposite side of the first surface, penetrating between the first surface and the second surface, and the first surface and the second surface. A board provided with a through hole for a capacitor that penetrates between
Through silicon vias located in the through holes for electrodes on the substrate,
Over the vicinity of the first surface opening of the first surface of the capacitor through hole of the substrate, the side wall of the capacitor through hole and the vicinity of the second surface opening of the second surface of the capacitor through hole. A capacitor having a laminated structure, which is continuously provided and has a laminated structure in which a first surface second electrode layer, a dielectric layer, and a first surface first electrode layer are laminated in this order, is provided.
The first surface second electrode layer, the dielectric layer, and the first surface first electrode layer of the capacitor adjacent on the first surface of the substrate are continuously connected on the first surface of the substrate. Mounting board.
前記基板の前記電極用貫通孔に位置する貫通電極を形成する工程と、
前記基板の前記キャパシタ用貫通孔の前記第1面の第1面開口部の近傍、前記キャパシタ用貫通孔の側壁及び前記キャパシタ用貫通孔の前記第2面の第2面開口部近傍に渡って連続して設けられ、第1面第2電極層、誘電体層、第1面第1電極層の順に積層された積層構造を有するキャパシタを形成する工程と、を備え、
前記基板の第1面上において隣接する前記キャパシタの第1面第2電極層、誘電体層、及び第1面第1電極層は、前記基板の第1面上において、連続的に接続されている貫通電極基板の製造方法。 An electrode through hole that includes a first surface and a second surface located on the opposite side of the first surface and penetrates between the first surface and the second surface, and the first surface and the second surface. The process of preparing a substrate provided with a through hole for a capacitor that penetrates between the surfaces and
A step of forming a through electrode located in the through hole for the electrode of the substrate, and a step of forming the through electrode.
Over the vicinity of the first surface opening of the first surface of the capacitor through hole of the substrate, the side wall of the capacitor through hole and the vicinity of the second surface opening of the second surface of the capacitor through hole. It comprises a step of forming a capacitor having a laminated structure which is continuously provided and has a laminated structure in which a first surface second electrode layer, a dielectric layer, and a first surface first electrode layer are laminated in this order.
The first surface second electrode layer, the dielectric layer, and the first surface first electrode layer of the capacitor adjacent on the first surface of the substrate are continuously connected on the first surface of the substrate. How to manufacture a through electrode substrate.
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