JP7427067B2 - 半導体装置 - Google Patents

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    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only

Description

本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関する。または、
本明細書等で開示する発明の一態様は、プロセス、マシン、マニュファクチャ、または、
組成物（コンポジション・オブ・マター）に関する。
特に、本明細書等で開示する発明の一態様は、半導体装置、および半導体装置を有する電
子機器に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。表示装置（液晶表示装置、発光表示装置など）、照明装置、電気光学装置、
蓄電装置、記憶装置、半導体回路、撮像装置および電子機器などは、半導体装置を有する
場合がある。
表示装置は、液晶テレビなどの大型表示装置の普及に伴い、より付加価値の高い製品が求
められており、開発が進められている。特に、チャネル領域が非晶質半導体によって構成
される薄膜トランジスタ（ＴＦＴ）を用いて、画素部と同じ基板に走査線駆動回路などの
駆動回路を構成する技術は、コストの低減、信頼性の向上に大きく貢献するため、活発に
開発が進められている。
チャネル領域が非晶質半導体によって構成される薄膜トランジスタは、閾値電圧の上昇、
又は電界効果移動度の低下などの劣化を生じる。この薄膜トランジスタの劣化が進むと、
駆動回路が動作しづらくなくなり、画像を表示できなくなるといった問題がある。そこで
、特許文献１には、薄膜トランジスタの劣化を抑制することができるシフトレジスタにつ
いて開示がある。特許文献１では、薄膜トランジスタの特性劣化を抑制するために、二つ
の薄膜トランジスタを設け、当該薄膜トランジスタをフリップフロップの出力端子と、Ｖ
ＳＳ（以下負電源）が供給される配線との間に接続する。そして、一方の薄膜トランジス
タと、他方の薄膜トランジスタとが交互にオンになる。こうすることによって、薄膜トラ
ンジスタがオンになる時間を１フレーム期間の半分程度に短くすることができるので、あ
る程度、薄膜トランジスタの特性劣化を抑制することができる。
特開２００５－０５０５０２号公報
本発明の一態様は、信頼性の良好な半導体装置などを提供することを課題の一とする。ま
たは、生産性の良い半導体装置などを提供することを課題の一とする。または、消費電力
の少ない半導体装置などを提供することを課題の一とする。または、新規な半導体装置な
どを提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書
、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項
などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、同じ導電型のトランジスタで構成されたパルス出力回路を含むシフト
レジスタなどを有する半導体装置において、パルス出力回路の非選択期間中にソースドレ
イン間に電位差が無くゲートに正のストレスが印加されるトランジスタに、バックゲート
を有するトランジスタを用いることを特徴とするパルス出力回路である。非選択期間中、
ゲートとバックゲートの電位を互いに入れ換えることで、トランジスタに加えられるスト
レスを緩和できる。
本発明の一態様は、第１乃至第１２のトランジスタを有する半導体装置であって、第９乃
至第１２のトランジスタは、それぞれが、第１のゲートおよび第２のゲートを有し、第１
のトランジスタのソースまたはドレインの一方は第１の配線と電気的に接続され、第１の
トランジスタのソースまたはドレインの他方は第２のトランジスタのソースまたはドレイ
ンの一方と電気的に接続され、第２のトランジスタのソースまたはドレインの他方は第２
の配線と電気的に接続され、第３のトランジスタのソースまたはドレインの一方は第１の
配線と電気的に接続され、第３のトランジスタのソースまたはドレインの他方は第１のト
ランジスタのソースまたはドレインの他方と電気的に接続され、第４のトランジスタのソ
ースまたはドレインの一方は第１の配線と電気的に接続され、第４のトランジスタのソー
スまたはドレインの他方は第９のトランジスタのソースまたはドレインの一方と電気的に
接続され、第４のトランジスタのゲートは第２のトランジスタのゲートと電気的に接続さ
れ、第９のトランジスタのソースまたはドレインの他方は第２の配線と電気的に接続され
、第９のトランジスタの第１のゲートは第１０のトランジスタの第１のゲートと電気的に
接続され、第９のトランジスタの第２のゲートは第３の配線と電気的に接続され、第１１
のトランジスタのソースまたはドレインの一方は第４のトランジスタのソースまたはドレ
インの他方と電気的に接続され、第１１のトランジスタのソースまたはドレインの他方は
第５のトランジスタのゲートと電気的に接続され、第１１のトランジスタの第１のゲート
は第４の配線と電気的に接続され、第１１のトランジスタの第２のゲートは第９のトラン
ジスタの第２のゲートと電気的に接続され、第５のトランジスタのソースまたはドレイン
の一方は第６のトランジスタのソースまたはドレインの一方と電気的に接続され、第５の
トランジスタのソースまたはドレインの他方は第１０のトランジスタのソースまたはドレ
インの一方と電気的に接続され、第１０のトランジスタの第２のゲートは第３の配線と電
気的に接続され、第６のトランジスタのソースまたはドレインの他方は第１２のトランジ
スタのソースまたはドレインの一方と電気的に接続され、第６のトランジスタのゲートは
第５のトランジスタのゲートと電気的に接続され、第１２のトランジスタのソースまたは
ドレインの他方は第２の配線と電気的に接続され、第１２のトランジスタの第１のゲート
は第１０のトランジスタの第１のゲートと電気的に接続され、第１２のトランジスタの第
２のゲートは第３の配線と電気的に接続され、第７のトランジスタのソースまたはドレイ
ンの一方は第１０のトランジスタの第１のゲートと電気的に接続され、第７のトランジス
タのソースまたはドレインの他方は第２の配線と電気的に接続され、第７のトランジスタ
のゲートは第３の配線と電気的に接続され、第８のトランジスタのソースまたはドレイン
の一方は第３のトランジスタのソースまたはドレインの他方と電気的に接続され、第８の
トランジスタのソースまたはドレインの他方は第１０のトランジスタの第１のゲートと電
気的に接続され、第８のトランジスタのゲートは第４の配線と電気的に接続されているこ
とを特徴とする半導体装置である。
また、本発明の一態様の半導体装置は第１の容量素子を有してもよい。第１の容量素子の
一方の電極は第６のトランジスタのゲートと電気的に接続され、第１の容量素子の他方の
電極は第１２のトランジスタのソースまたはドレインの一方と電気的に接続される。
また、本発明の一態様の半導体装置は第２の容量素子を有してもよい。第２の容量素子の
一方の電極は第３のトランジスタのソースまたはドレインの他方と電気的に接続され、第
２の容量素子の他方の電極は第２の配線と電気的に接続される。
また、本発明の一態様の半導体装置は第３の容量素子を有してもよい。第３の容量素子の
一方の電極は第１０のトランジスタの第１のゲートと電気的に接続され、第３の容量素子
の他方の電極は第２の配線と電気的に接続される。
また、第６のトランジスタのソースまたはドレインの一方は、第１のクロック信号が供給
される配線と電気的に接続される。また、第１のトランジスタのゲートは、リセット信号
が供給される配線と電気的に接続される。また、第２のトランジスタのゲートは、スター
ト信号が供給される配線と電気的に接続される。また、第３のトランジスタのゲートは、
第２のクロック信号が供給される配線と電気的に接続される。
また、本発明の一態様の半導体装置は、第５のトランジスタのソースまたはドレインの他
方から信号を出力する機能を有する。また、本発明の一態様の半導体装置は、第６のトラ
ンジスタのソースまたはドレインの他方から信号を出力する機能を有する。
また、第１乃至第１２のトランジスタは、チャネルが形成される半導体層に酸化物半導体
を用いることが好ましい。
信頼性の良好な半導体装置などを提供することができる。または、生産性の良い半導体装
置などを提供することができる。または、消費電力の少ない半導体装置などを提供するこ
とができる。または、出力電圧が低下しにくい単極性の論理回路を含む半導体装置などを
提供することができる。または、新規な半導体装置などを提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、
図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項な
どの記載から、これら以外の効果を抽出することが可能である。
シフトレジスタおよびパルス出力回路の一例を示す図。 パルス出力回路の一例を示す図。 パルス出力回路の一例を示す図。 パルス出力回路の一例を示す図。 シフトレジスタおよびパルス出力回路の一例を示す図。 シフトレジスタおよびパルス出力回路の一例を示す図。 シフトレジスタの動作を説明するタイミングチャート。 シフトレジスタの動作を説明するタイミングチャート。 パルス出力回路の動作を説明するタイミングチャート。 パルス出力回路の動作を説明する回路図。 パルス出力回路の動作を説明する回路図。 パルス出力回路の動作を説明する回路図。 シフトレジスタの動作を説明するタイミングチャート。 シフトレジスタおよびパルス出力回路の一例を示す図。 シフトレジスタの動作を説明するタイミングチャート。 パルス出力回路の動作を説明するタイミングチャート。 パルス出力回路の動作を説明する回路図。 パルス出力回路の動作を説明する回路図。 パルス出力回路の動作を説明する回路図。 トランジスタの一例を説明する図。 トランジスタの一例を説明する図。 トランジスタの一例を説明する図。 トランジスタの一例を説明する図。 トランジスタの一例を説明する図。 トランジスタの一例を説明する図。 トランジスタの一例を説明する図。 トランジスタの一例を説明する図。 トランジスタの一例を説明する図。 トランジスタの一例を説明する図。 トランジスタの一例を説明する図。 エネルギーバンド構造を説明する図。 表示装置の一例を説明する図。 表示装置の一例を説明する図。 駆動回路の構成例を説明する図。 表示装置の一例を説明する図。 表示装置の一例を説明する図。 表示モジュールの一例を説明する図。 電子機器の一例を説明する図。
本発明の実施の形態について、図面などを参照しながら説明する。但し、本発明は以下の
説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態および詳細
を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示
す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明
の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間
で共通して用い、その繰り返しの説明は省略する場合がある。
また、図面などにおいて示す各構成の、位置、大きさ、範囲などは、発明の理解を容易と
するため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示す
る発明は、必ずしも、図面などに開示された位置、大きさ、範囲などに限定されない。
また、図面において、発明の理解を容易とするため、一部の構成要素の記載を省略する場
合がある。また、一部の隠れ線などの記載を省略する場合がある。
本明細書等における「第１」、「第２」などの序数詞は、構成要素の混同を避けるために
付すものであり、工程順または積層順など、なんらかの順番や順位を示すものではない。
また、本明細書等において序数詞が付されていない用語であっても、構成要素の混同を避
けるため、特許請求の範囲において序数詞が付される場合がある。また、本明細書等にお
いて序数詞が付されている用語であっても、特許請求の範囲において異なる序数詞が付さ
れる場合がある。また、本明細書等において序数詞が付されている用語であっても、特許
請求の範囲などにおいて序数詞を省略する場合がある。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が直上または直
下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極
Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶
縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、ソースおよびドレインの機能は、異なる極性のトランジスタを採用する場合や、回
路動作において電流の方向が変化する場合など、動作条件などによって互いに入れ替わる
ため、いずれがソースまたはドレインであるかを限定することが困難な場合がある。この
ため、本明細書においては、ソースおよびドレインの用語は、入れ替えて用いることがで
きるものとする。
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合
は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合
と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。
したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、
図または文章に示された接続関係以外のものも、図または文章に記載されているものとす
る。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
よって、「電気的に接続する」と表現される場合であっても、現実の回路においては、物
理的な接続部分がなく、配線が延在しているだけの場合もある。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトラン
ジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重な
る領域、またはチャネルが形成される領域（「チャネル形成領域」ともいう。）における
、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極
）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で
同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定ま
らない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域
における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で
電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領
域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのト
ランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一
つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細
書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、
最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネ
ル幅（「実効的なチャネル幅」ともいう。）と、トランジスタの上面図において示される
チャネル幅（「見かけ上のチャネル幅」ともいう。）と、が異なる場合がある。例えば、
ゲート電極が半導体層の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅
よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電
極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル領域の割
合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネ
ル幅が大きくなる。
このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。
例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という
仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチ
ャネル幅を正確に測定することは困難である。
そこで、本明細書では、見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕ
ｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書
では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネ
ル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実
効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル
幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを解析するこ
となどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求め
る場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャ
ネル幅を用いて計算する場合とは異なる値をとる場合がある。
また、明示されている場合を除き、本明細書等に示すトランジスタはエンハンスメント型
（ノーマリーオフ型）の電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔ
ｒａｎｓｉｓｔｏｒ）とする。また、明示されている場合を除き、本明細書等に示すトラ
ンジスタはｎチャネル型のトランジスタとし、ゲートとソース間の電圧（Ｖｇｓ）がしき
い値電圧（Ｖｔｈ）を上回ったときにソースとドレイン間が導通状態（オン状態）になる
ものとする。また、明示されている場合を除き、本明細書等に示すトランジスタのＶｔｈ
は全て同じとする。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度
が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半
導体のＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が高くなることや、キャリア移動
度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半
導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２
族元素、第１３族元素、第１４族元素、第１５族元素、および酸化物半導体の主成分以外
の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム
、シリコン、ホウ素、リン、炭素などがある。酸化物半導体の場合、例えば水素などの不
純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合
、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第
２族元素、第１３族元素、第１５族元素などがある。
また、本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で
配置されている状態をいう。従って、－５°以上５°以下の場合も含まれる。また、「略
平行」とは、二つの直線が－３０°以上３０°以下の角度で配置されている状態をいう。
また、「垂直」および「直交」とは、二つの直線が８０°以上１００°以下の角度で配置
されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。また、「略垂
直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
なお、本明細書等において、計数値および計量値に関して「同一」、「同じ」、「等しい
」または「均一」（これらの同意語を含む）などと言う場合は、明示されている場合を除
き、プラスマイナス２０％の誤差を含むものとする。
また、本明細書等において、高電源電位ＶＤＤ（以下、単に「ＶＤＤ」または「Ｈ電位」
ともいう。）とは、低電源電位ＶＳＳよりも高い電位の電源電位を示す。また、低電源電
位ＶＳＳ（以下、単に「ＶＳＳ」または「Ｌ電位」ともいう。）とは、高電源電位ＶＤＤ
よりも低い電位の電源電位を示す。また、接地電位をＶＤＤまたはＶＳＳとして用いるこ
ともできる。例えばＶＤＤが接地電位の場合には、ＶＳＳは接地電位より低い電位であり
、ＶＳＳが接地電位の場合には、ＶＤＤは接地電位より高い電位である。
また、一般に「電圧」とは、ある電位と基準の電位（例えば、接地電位（ＧＮＤ電位）ま
たはソース電位など）との電位差のことを示す場合が多い。また、「電位」は相対的なも
のであり、基準となる電位によって配線等に与える電位が変化する場合がある。よって「
電圧」と「電位」は互いに言い換えることが可能な場合がある。なお、本明細書等では、
明示される場合を除き、ＶＳＳを基準の電位とする。
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応
じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜
」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用
語を、「絶縁層」という用語に変更することが可能な場合がある。
（実施の形態１）
本実施の形態では、半導体回路の一種であるパルス出力回路、当該パルス出力回路を含む
シフトレジスタの一例に関して図面を参照して説明する。
＜＜従来のシフトレジスタ＞＞
はじめに、従来のシフトレジスタの構成および動作の一例について、図１４乃至図１９を
参照して説明する。
＜シフトレジスタ９００の構成＞
図１４（Ａ）に示すシフトレジスタ９００は、ｎ個（ｎは２以上の自然数。）のパルス出
力回路９１０を有する。本明細書等では、１段目のパルス出力回路９１０を「パルス出力
回路９１０＿１」と記す場合があり、ｎ段目のパルス出力回路９１０を「パルス出力回路
９１０＿ｎ」と記す場合がある。また、ｉ段目（ｉは１以上ｎ以下の自然数。）のパルス
出力回路９１０を「パルス出力回路９１０＿ｉ」と記す場合がある。なお、パルス出力回
路９１０が有する端子や出力信号ＯＵＴなどについても上記と同様に記す場合がある。例
えば、パルス出力回路９１０＿ｉの出力信号ＯＵＴを「出力信号ＯＵＴ＿ｉ」と記す場合
がある。
また、シフトレジスタ９００は、リセット信号ＲＥＳが供給される配線９０５と、クロッ
ク信号が供給される配線９０１乃至配線９０４を有している。配線９０１には第１のクロ
ック信号ＣＬＫ１が供給され、配線９０２には第２のクロック信号ＣＬＫ２が供給され、
配線９０３には第３のクロック信号ＣＬＫ３が供給され、配線９０４には第４のクロック
信号ＣＬＫ４が供給される。
クロック信号は、一定の間隔でＨ電位とＬ電位に変化する信号であり、第１のクロック信
号ＣＬＫ１乃至第４のクロック信号ＣＬＫ４は、順に１／４周期分遅延している。本実施
の形態では、第１のクロック信号ＣＬＫ１乃至第４のクロック信号ＣＬＫ４を利用して、
パルス出力回路の制御等を行う。
パルス出力回路９１０は、端子９１１乃至端子９１６を有している（図１４（Ｂ）参照。
）。端子９１１、端子９１２は、配線９０１乃至配線９０４のいずれかと電気的に接続さ
れている。例えば、図１４（Ａ）において、パルス出力回路９１０＿１は、端子９１１が
配線９０１と電気的に接続され、端子９１２が配線９０２と電気的に接続されている。ま
た、パルス出力回路９１０＿２は、端子９１１が配線９０２と電気的に接続され、端子９
１２が配線９０３と電気的に接続されている。また、端子９１４が配線９０５と電気的に
接続されている。
パルス出力回路９１０＿１の端子９１３には、スタート信号ＳＰが供給され、端子９１６
からは、出力信号ＯＵＴ＿１が出力される。また、パルス出力回路９１０＿ｉの端子９１
３は、パルス出力回路９１０＿ｉ－１（ｉ－１段目のパルス出力回路９１０）の端子９１
５と電気的に接続されている。また、パルス出力回路９１０＿ｉの端子９１５は、パルス
出力回路９１０＿ｉ＋１の端子９１３と電気的に接続されている。パルス出力回路９１０
＿ｉの端子９１６からは、出力信号ＯＵＴ＿ｉが出力される。また、ｎ段目のパルス出力
回路９１０＿ｎの端子９１６からは、出力信号ＯＵＴ＿ｎが出力される。
なお、パルス出力回路９１０＿ｎは、端子９１５を有さなくてもよい。パルス出力回路９
１０＿ｎが端子９１５を有する場合は、当該端子９１５（端子９１５＿ｎ）を１段目のパ
ルス出力回路９１０＿１の端子９１３（端子９１３＿１）と電気的に接続する場合もある
。
〔パルス出力回路９１０の構成〕
次に、パルス出力回路９１０の構成について説明する（図１４（Ｃ）参照。）。パルス出
力回路９１０は、トランジスタ９２１、トランジスタ９２２、トランジスタ９２４乃至ト
ランジスタ９２９、トランジスタ９３１、トランジスタ９３２、容量素子９３３、および
容量素子９３４を有している。
トランジスタ９２１のソースまたはドレインの一方は配線９４１と電気的に接続され、ソ
ースまたはドレインの他方はノード９６２と電気的に接続され、ゲートは端子９１２と電
気的に接続されている。トランジスタ９２２のソースまたはドレインの一方は配線９４１
と電気的に接続され、ソースまたはドレインの他方はノード９６２と電気的に接続され、
ゲートは端子９１４と電気的に接続されている。トランジスタ９２４のソースまたはドレ
インの一方は配線９４１と電気的に接続され、ソースまたはドレインの他方はノード９６
３と電気的に接続され、ゲートは端子９１３と電気的に接続されている。トランジスタ９
２５のソースまたはドレインの一方はノード９６３と電気的に接続され、ソースまたはド
レインの他方は配線９４６と電気的に接続され、ゲートはノード９６２と電気的に接続さ
れている。トランジスタ９２６のソースまたはドレインの一方は端子９１１と電気的に接
続され、ソースまたはドレインの他方は端子９１５と電気的に接続され、ゲートはノード
９６１と電気的に接続されている。トランジスタ９２７のソースまたはドレインの一方は
端子９１５と電気的に接続され、ソースまたはドレインの他方は配線９４６と電気的に接
続され、ゲートはノード９６２と電気的に接続されている。トランジスタ９２８のソース
またはドレインの一方は端子９１１と電気的に接続され、ソースまたはドレインの他方は
端子９１６と電気的に接続され、ゲートはノード９６１と電気的に接続されている。トラ
ンジスタ９２９のソースまたはドレインの一方は端子９１６と電気的に接続され、ソース
またはドレインの他方は配線９４６と電気的に接続され、ゲートはノード９６２と電気的
に接続されている。トランジスタ９３１のソースまたはドレインの一方はノード９６２と
電気的に接続され、ソースまたはドレインの他方は配線９４６と電気的に接続され、ゲー
トは端子９１３と電気的に接続されている。トランジスタ９３２のソースまたはドレイン
の一方はノード９６３と電気的に接続され、ソースまたはドレインの他方はノード９６１
と電気的に接続され、ゲートは配線９４１と電気的に接続されている。容量素子９３３の
一方の電極はノード９６２と電気的に接続され、他方の電極は配線９４６と電気的に接続
されている。
＜シフトレジスタ９００の動作＞
次に、図１４（Ａ）に示したシフトレジスタ９００の動作について、図１５を参照して説
明する。図１５はシフトレジスタ９００の動作を説明するタイミングチャートである。図
１５では、シフトレジスタ９００の動作開始から、端子９１６＿１乃至端子９１６＿５ま
で順にＨ電位の出力信号ＯＵＴが出力される様子を示している。
まず、配線９０５にリセット信号ＲＥＳが供給される（期間９５０）。次に、パルス出力
回路９１０＿１の端子９１３＿１にスタート信号ＳＰが供給される（期間９５１）。次に
、クロック信号ＣＬＫ１と同期して、端子９１６＿１および端子９１５＿１からＨ電位が
出力される（期間９５２）。なお、端子９１５に供給される電位は端子９１６に供給され
る電位と同じである。よって、図１５では端子９１５の電位変化を図示していない。端子
９１５＿１の出力は端子９１３＿２に入力される。次に、クロック信号ＣＬＫ２と同期し
て、端子９１６＿２からＨ電位が出力される（期間９５３）。端子９１５＿２の出力は端
子９１３＿３に入力される。次に、クロック信号ＣＬＫ３と同期して、端子９１６＿３か
らＨ電位が出力される。端子９１５＿３の出力は端子９１３＿４に入力される（期間９５
４）。次に、クロック信号ＣＬＫ４と同期して、端子９１６＿４からＨ電位が出力される
。端子９１５＿４の出力は端子９１３＿５に入力される（期間９５５）。次に、クロック
信号ＣＬＫ１と同期して、端子９１６＿５からＨ電位が出力される。端子９１５＿５の出
力は端子９１３＿６に入力される（期間９５６）。このようにして、１段目からｎ段目の
端子９１６まで、順番にＨ電位が出力される。
〔パルス出力回路９１０の動作〕
次に、シフトレジスタ９００に含まれるパルス出力回路９１０の動作について図１６乃至
図１９を参照して説明する。図１６は、１段目のパルス出力回路９１０＿１の動作を説明
するタイミングチャートである。図１７乃至図１９は、パルス出力回路９１０＿１の動作
を説明する回路図である。
図１６は、端子９１１乃至端子９１６、およびノード９６１乃至ノード９６３の電位変化
を示している。また、図１６では、トランジスタ９２１、トランジスタ９２２、トランジ
スタ９２４乃至トランジスタ９２９、トランジスタ９３１、およびトランジスタ９３２が
、オン状態であるかオフ状態であるかを示している。また、シフトレジスタ９００の動作
中は、配線９４１にＨ電位が供給され、配線９４６にＬ電位が供給される。
〔期間９５０（図１７（Ａ）参照。）〕
シフトレジスタに電源が供給される前は、回路中の各ノードがフローティング状態である
。シフトレジスタに電源を供給すると、各ノードの状態によってパルス出力回路９１０か
ら不規則に出力信号ＯＵＴが出力される場合がある。電源投入直後などにリセット信号Ｒ
ＥＳを供給することにより、シフトレジスタを正常に動作させることができる。
リセット信号ＲＥＳは全てのパルス出力回路９１０の端子９１４に供給される。すると、
全てのパルス出力回路９１０が有するトランジスタ９２２がオン状態になり、全てのノー
ド９６２にＨ電位（正確には、Ｈ電位－Ｖｔｈの電位。）が供給される。また、全てのパ
ルス出力回路９１０が有するトランジスタ９２５がオン状態になり、全てのノード９６１
にＬ電位が供給される。よって、全ての出力信号ＯＵＴがＬ電位になる。
〔期間９５１（図１７（Ｂ）参照。）〕
端子９１３にスタート信号ＳＰが供給されると、トランジスタ９２４およびトランジスタ
９３１がオン状態になる。トランジスタ９２４がオン状態となると、パルス出力回路９１
０＿１のノード９６１およびノード９６３の電位がＨ電位（正確には、Ｈ電位－Ｖｔｈの
電位。）となり、パルス出力回路９１０＿１のトランジスタ９２６およびトランジスタ９
２８がオン状態になる。端子９１１＿１にはＬ電位が供給されているので、端子９１５＿
１および端子９１６＿１の出力はＬ電位のままである。また、トランジスタ９３１がオン
状態となると、ノード９６２の電位がＬ電位となる。なお、次段以降の端子９１３＿ｉに
は、前段の端子９１５＿ｉ－１の出力信号が供給される。
〔期間９５２（図１８（Ａ）参照。）〕
端子９１３にＬ電位が供給され、端子９１１にＨ電位（クロック信号ＣＬＫ１）が供給さ
れる。端子９１３にＬ電位が供給されると、トランジスタ９２４がオフ状態となり、ノー
ド９６１がフローティング状態になる。端子９１１にＨ電位が供給されると、端子９１６
の電位が上昇する。ノード９６１と端子９１６は容量素子９３４を介して接続されている
ため、ブートストラップ動作によりノード９６１の電位が最大２×ＶＤＤ－Ｖｔｈまで上
昇する。よって、端子９１５および端子９１６からＨ電位が出力される。なお、ノード９
６３はノード９６１とトランジスタ９３２を介して電気的に接続しているため、ノード９
６３の電位はＨ電位（正確には、Ｈ電位－Ｖｔｈの電位。）のままである。また、端子９
１５の出力は、次段のパルス出力回路９１０の端子９１３に入力される。
なお、本明細書等において、端子９１３＿ｉにＨ電位が供給されてから端子９１５＿ｉお
よび／または端子９１６＿ｉからＨ電位が出力されるまでの期間をパルス出力回路９１０
＿ｉの「選択期間」とよぶ。例えば、期間９５１および期間９５２は、パルス出力回路９
１０＿１の選択期間である。また、期間９５２および期間９５３は、パルス出力回路９１
０＿２の選択期間である。また、本明細書等において、選択期間以外の期間を「非選択期
間」とよぶ。
〔期間９５３（図１８（Ｂ）参照。）〕
端子９１１にＬ電位が供給され、端子９１２にＨ電位（クロック信号ＣＬＫ２）が供給さ
れる。端子９１２にＨ電位が供給されると、トランジスタ９２１がオン状態になり、ノー
ド９６２の電位がＨ電位（正確には、Ｈ電位－Ｖｔｈの電位。）になる。すると、トラン
ジスタ９２５がオン状態になり、ノード９６１がＬ電位になる。また、トランジスタ９２
７がオン状態になり、端子９１５からＬ電位が出力される。また、トランジスタ９２９が
オン状態になり、端子９１６からＬ電位が出力される。
〔期間９５４（図１９参照。）〕
端子９１２にＬ電位が供給され、トランジスタ９２１がオフ状態になる。パルス出力回路
９１０＿１は次に端子９１３にＨ電位が供給されるまで、端子９１１にＨ電位が供給され
ても、端子９１５および端子９１６からＬ電位を出力する。
上記動作をパルス出力回路９１０毎に繰り返すことにより、１段目からｎ段目の端子９１
６から、順番にＨ電位の出力信号ＯＵＴを出力することができる。
全てのパルス出力回路９１０において、出力信号ＯＵＴを出力した後、端子９１３にＨ電
位が供給されるまで、トランジスタ９２５、トランジスタ９２７、トランジスタ９２９、
およびトランジスタ９３２のソースおよびドレインの電位はＬ電位であり、ゲートはＨ電
位となる。よって、トランジスタ９２５、トランジスタ９２７、トランジスタ９２９、お
よびトランジスタ９３２は、非選択期間中においてゲートに正のストレスが加えられてい
る状態になる。
このように、トランジスタ９２５、トランジスタ９２７、トランジスタ９２９、およびト
ランジスタ９３２は、シフトレジスタの動作期間の大部分の期間においてゲートに正のス
トレスが加えられている状態になるため、トランジスタ特性の劣化による信頼性の低下が
懸念される。
＜＜本発明の一態様のシフトレジスタ＞＞
次に、本発明の一態様のシフトレジスタの構成および動作の一例について、図１乃至図８
を参照して説明する。
＜シフトレジスタ１００の構成＞
図１（Ａ）に示すシフトレジスタ１００は、ｎ個のパルス出力回路１１０を有する。本明
細書等では、１段目のパルス出力回路１１０を「パルス出力回路１１０＿１」と記す場合
があり、ｎ段目のパルス出力回路１１０を「パルス出力回路１１０＿ｎ」と記す場合があ
る。また、ｉ段目のパルス出力回路１１０を「パルス出力回路１１０＿ｉ」と記す場合が
ある。なお、パルス出力回路１１０が有する端子や出力信号ＯＵＴなどについても上記と
同様に記す場合がある。例えば、パルス出力回路１１０＿ｉの出力信号ＯＵＴを「出力信
号ＯＵＴ＿ｉ」と記す場合がある。
また、シフトレジスタ１００は、クロック信号が供給される配線１０１乃至配線１０４と
、リセット信号ＲＥＳが供給される配線１０５と、信号ＤＴＹ１が供給される配線１０６
と、信号ＤＴＹ２が供給される配線１０７と、信号ＤＴＹ３が供給される配線１０８と、
信号ＤＴＹ４が供給される配線１０９と、を有している。配線１０１には第１のクロック
信号ＣＬＫ１が供給され、配線１０２には第２のクロック信号ＣＬＫ２が供給され、配線
１０３には第３のクロック信号ＣＬＫ３が供給され、配線１０４には第４のクロック信号
ＣＬＫ４が供給される。
パルス出力回路１１０は、端子１１１乃至端子１１８を有している（図１（Ｂ）参照。）
。端子１１１、端子１１２は、配線１０１乃至配線１０４のいずれかと電気的に接続され
ている。例えば、図１（Ａ）において、１段目のパルス出力回路１１０＿１は、端子１１
１が配線１０１と電気的に接続され、端子１１２が配線１０２と電気的に接続されている
。また、２段目のパルス出力回路１１０＿２は、端子１１１が配線１０２と電気的に接続
され、端子１１２が配線１０３と電気的に接続されている。また、端子１１４が配線１０
５と電気的に接続されている。
１段目のパルス出力回路１１０＿１の端子１１３には、スタート信号ＳＰが供給され、端
子１１６からは、出力信号ＯＵＴ＿１が出力される。また、ｉ段目のパルス出力回路１１
０＿ｉの端子１１３は、ｉ－１段目のパルス出力回路１１０＿ｉ－１の端子１１５と電気
的に接続される。また、ｉ段目のパルス出力回路１１０＿ｉの端子１１５は、ｉ＋１段目
のパルス出力回路１１０＿ｉ＋１の端子１１３と電気的に接続される。ｉ段目のパルス出
力回路１１０＿ｉの端子１１６からは、出力信号ＯＵＴ＿ｉが出力される。また、ｎ段目
のパルス出力回路１１０＿ｎの端子１１６からは、出力信号ＯＵＴ＿ｎが出力される。
なお、ｎ段目のパルス出力回路１１０＿ｎは、端子１１５を有さなくてもよい。パルス出
力回路１１０＿ｎが端子１１５を有する場合は、当該端子１１５（端子１１５＿ｎ）を１
段目のパルス出力回路１１０＿１の端子１１３＿１と電気的に接続してもよい（図１（Ｃ
）参照。）。
また、１段目のパルス出力回路１１０＿１乃至ｋ－１段目（ｋは１以上ｎ以下の自然数。
）のパルス出力回路１１０＿ｋ－１において、端子１１７は配線１０６と電気的に接続さ
れ、端子１１８は配線１０７と電気的に接続されている。また、ｋ段目のパルス出力回路
１１０＿ｋ乃至ｎ段目のパルス出力回路１１０＿ｎにおいて、端子１１７は配線１０８と
電気的に接続され、端子１１８は配線１０９と電気的に接続されている。
〔パルス出力回路１１０の構成〕
次に、パルス出力回路１１０の構成について説明する（図２（Ａ）参照。）。パルス出力
回路１１０は、トランジスタ１２１、トランジスタ１２２、トランジスタ１２４乃至トラ
ンジスタ１２９、トランジスタ１３１、トランジスタ１３２、トランジスタ１３５、トラ
ンジスタ１３６、および容量素子１３４を有している。また、トランジスタ１２５、トラ
ンジスタ１２７、トランジスタ１２９、およびトランジスタ１３２に、ゲートおよびバッ
クゲートを有するトランジスタを用いる。
一般に、バックゲートは導電層で形成される。ゲートとバックゲートは、両者で半導体層
のチャネル形成領域を挟むように配置される。バックゲートはゲートと同様に機能させる
ことができる。なお、バックゲートの電位は、ゲートと同じ電位としてもよいし、ＧＮＤ
電位や、任意の電位としてもよい。また、バックゲートの電位をゲートと連動させず独立
して変化させることで、トランジスタの閾値電圧を変化させることができる。本明細書等
では、ゲートまたはバックゲートのどちらか一方を「第１のゲート」、他方を「第２のゲ
ート」などと言う場合がある。
トランジスタ１２１のソースまたはドレインの一方は配線１４１と電気的に接続され、ソ
ースまたはドレインの他方はノード１６４と電気的に接続され、ゲートは端子１１２と電
気的に接続されている。トランジスタ１２２のソースまたはドレインの一方は配線１４１
と電気的に接続され、ソースまたはドレインの他方はノード１６４と電気的に接続され、
ゲートは端子１１４と電気的に接続されている。トランジスタ１２４のソースまたはドレ
インの一方は配線１４１と電気的に接続され、ソースまたはドレインの他方はノード１６
３と電気的に接続され、ゲートは端子１１３と電気的に接続されている。トランジスタ１
２５のソースまたはドレインの一方はノード１６３と電気的に接続され、ソースまたはド
レインの他方は配線１４５と電気的に接続され、第１のゲートはノード１６２と電気的に
接続され、第２のゲートは端子１１７と電気的に接続されている。トランジスタ１２６の
ソースまたはドレインの一方は端子１１１と電気的に接続され、ソースまたはドレインの
他方は端子１１５と電気的に接続され、ゲートはノード１６１と電気的に接続されている
。トランジスタ１２７のソースまたはドレインの一方は端子１１５と電気的に接続され、
ソースまたはドレインの他方は配線１４５と電気的に接続され、第１のゲートはノード１
６２と電気的に接続され、第２のゲートは端子１１７と電気的に接続されている。トラン
ジスタ１２８のソースまたはドレインの一方は端子１１１と電気的に接続され、ソースま
たはドレインの他方は端子１１６と電気的に接続され、ゲートはノード１６１と電気的に
接続されている。トランジスタ１２９のソースまたはドレインの一方は端子１１６と電気
的に接続され、ソースまたはドレインの他方は配線１４５と電気的に接続され、第１のゲ
ートはノード１６２と電気的に接続され、第２のゲートは端子１１７と電気的に接続され
ている。トランジスタ１３１のソースまたはドレインの一方はノード１６４と電気的に接
続され、ソースまたはドレインの他方は配線１４５と電気的に接続され、ゲートは端子１
１３と電気的に接続されている。トランジスタ１３２のソースまたはドレインの一方はノ
ード１６３と電気的に接続され、ソースまたはドレインの他方はノード１６１と電気的に
接続され、第１のゲートは端子１１８と電気的に接続され、第２のゲートは端子１１７と
電気的に接続されている。トランジスタ１３５のソースまたはドレインの一方はノード１
６４と電気的に接続され、ソースまたはドレインの他方はノード１６２と電気的に接続さ
れ、ゲートは端子１１８と電気的に接続されている。トランジスタ１３６のソースまたは
ドレインの一方はノード１６２と電気的に接続され、ソースまたはドレインの他方は配線
１４５と電気的に接続され、ゲートは端子１１７と電気的に接続されている。容量素子１
３４の一方の電極はノード１６１と電気的に接続され、他方の電極は端子１１６と電気的
に接続されている。
本発明の一態様にかかるパルス出力回路１１０は、全て同じ導電型のトランジスタを用い
て構成することができる。よって、生産性の良いパルス出力回路が実現できる。また、生
産性の良い半導体装置が実現できる。本実施の形態では、パルス出力回路１１０を全てｎ
チャネル型のトランジスタで構成する例を示しているが、これらのトランジスタを全てｐ
チャネル型のトランジスタに置き換えることも可能である。
［変形例１］
また、図２（Ｂ）の回路図で示すパルス出力回路１１０ａのように、トランジスタ１２１
のソースまたはドレインの一方を配線１４２と電気的に接続し、トランジスタ１２４のソ
ースまたはドレインの一方を配線１４３と電気的に接続してもよい。また、トランジスタ
１２５のソースまたはドレインの他方を配線１４６と電気的に接続し、トランジスタ１３
６のソースまたはドレインの他方を配線１４７と電気的に接続し、トランジスタ１２７の
ソースまたはドレインの他方を配線１４８と電気的に接続し、トランジスタ１２９のソー
スまたはドレインの他方を配線１４９と電気的に接続してもよい。
配線１４１乃至配線１４３には同じ電位が供給されてもよいし、それぞれ任意の電位が供
給されてもよい。配線１４５乃至配線１４９には同じ電位が供給されてもよいし、それぞ
れ任意の電位が供給されてもよい。
［変形例２］
例えば、トランジスタ１２８のゲート容量が十分大きい場合など、トランジスタ１２８の
ゲートとソース間の寄生容量が十分大きい場合は、図３（Ａ）の回路図で示すパルス出力
回路１１０ｂのように、容量素子１３４を設けなくてもよい。
容量素子１３４を設けないことで、パルス出力回路の占有面積を低減することができる。
よって、本発明の一態様に係るパルス出力回路の集積度を高めることができる。よって、
本発明の一態様に係る半導体装置の集積度を高めることができる。また、本発明の一態様
に係るパルス出力回路の生産性を高めることができる。よって、本発明の一態様に係る半
導体装置の生産性を高めることができる。
［変形例３］
図３（Ｂ）の回路図で示すパルス出力回路１１０ｃのように、ノード１６４と配線１４５
の間に容量素子１３７を設けてもよい。具体的には、容量素子１３７の一方の電極をノー
ド１６４と電気的に接続し、他方の電極を配線１４５と電気的に接続する。なお、容量素
子１３７の他方の電極は、任意の電位が供給される任意の配線と接続してもよい。
容量素子１３７を設けることで、ノード１６４がフローティング状態となった時でも、ノ
ード１６４の電位をより安定に保つことができる。よって、本発明の一態様に係るパルス
出力回路をより安定して動作させることができる。また、本発明の一態様に係る半導体装
置をより安定して動作させることができる。
［変形例４］
図４（Ａ）の回路図で示すパルス出力回路１１０ｄのように、ノード１６２と配線１４５
の間に容量素子１３８を設けてもよい。具体的には、容量素子１３８の一方の電極をノー
ド１６２と電気的に接続し、他方の電極を配線１４５と電気的に接続する。なお、容量素
子１３８の他方の電極は、任意の電位が供給される任意の配線と接続してもよい。
容量素子１３８を設けることで、ノード１６２がフローティング状態となった時でも、ノ
ード１６２の電位をより安定に保つことができる。よって、本発明の一態様に係るパルス
出力回路をより安定して動作させることができる。また、本発明の一態様に係る半導体装
置をより安定して動作させることができる。
［変形例５］
また、図４（Ｂ）の回路図で示すパルス出力回路１１０ｅのように、トランジスタ１２１
、トランジスタ１２２、トランジスタ１２４、トランジスタ１２６、トランジスタ１２８
、トランジスタ１３１、トランジスタ１３５、およびトランジスタ１３６に、バックゲー
トを有するトランジスタを用いてもよい。
図４（Ｂ）に示すパルス出力回路１１０ｅでは、トランジスタ１２１の第１のゲートと第
２のゲートが電気的に接続されている。また、トランジスタ１２２の第１のゲートと第２
のゲートが電気的に接続されている。また、トランジスタ１２４の第１のゲートと第２の
ゲートが電気的に接続されている。また、トランジスタ１２６の第１のゲートと第２のゲ
ートが電気的に接続されている。また、トランジスタ１２８の第１のゲートと第２のゲー
トが電気的に接続されている。また、トランジスタ１３５の第１のゲートと第２のゲート
が電気的に接続されている。また、トランジスタ１３１の第１のゲートまたは第２のゲー
トの一方が端子１１３と電気的に接続され、他方が配線１４５と電気的に接続されている
。なお、トランジスタ１３１の第１のゲートまたは第２のゲートの他方を配線１４５と接
続せず、第１のゲートと第２のゲートを電気的に接続してもよい。また、トランジスタ１
３６の第１のゲートまたは第２のゲートの一方が端子１１７と電気的に接続され、他方が
配線１４５と電気的に接続されている。なお、トランジスタ１３６の第１のゲートまたは
第２のゲートの他方を配線１４５と接続せず、第１のゲートと第２のゲートを電気的に接
続してもよい。
バックゲートを有するトランジスタを用いることで、パルス出力回路の占有面積を低減す
ることができる。よって、本発明の一態様に係るパルス出力回路の集積度を高めることが
できる。よって、本発明の一態様に係る半導体装置の集積度を高めることができる。また
、本発明の一態様に係るパルス出力回路の生産性を高めることができる。よって、本発明
の一態様に係る半導体装置の生産性を高めることができる。また、パルス出力回路の信頼
性を高めることができる。よって、本発明の一態様に係る半導体装置の信頼性を高めるこ
とができる。
［変形例６］
また、図５（Ａ）の回路図で示すパルス出力回路１１０ｆのように、トランジスタ１２６
、トランジスタ１２７、および端子１１５を設けない構成とすることもできる。図５（Ｂ
）にパルス出力回路１１０ｆのブロック図を示す。図５（Ｃ）にパルス出力回路１１０ｆ
を用いたシフトレジスタ１００ｆのブロック図を示す。また、図５（Ｄ）に示すように、
ｎ段目の端子１１６（端子１１６＿ｎ）を１段目の端子１１３（端子１１３＿１）と電気
的に接続してもよい。
パルス出力回路１１０ｆは端子１１５を有さないため、シフトレジスタ１００ｆでは、ｉ
－１段目のパルス出力回路１１０ｆの端子１１６に出力された電位を、ｉ段目のパルス出
力回路１１０ｆの端子１１３に入力する。また、ｉ段目のパルス出力回路１１０ｆの端子
１１６に出力された電位を、ｉ＋１段目のパルス出力回路１１０ｆの端子１１３に入力す
る。
トランジスタ１２６、トランジスタ１２７、および端子１１５を設けないことで、パルス
出力回路の占有面積を低減することができるため、本発明の一態様に係るパルス出力回路
の集積度を高めることができる。また、本発明の一態様に係るパルス出力回路の生産性を
高めることができる。よって、本発明の一態様に係る半導体装置の集積度を高めることが
できる。また、本発明の一態様に係る半導体装置の生産性を高めることができる。
［変形例７］
また、図６（Ａ）の回路図で示すパルス出力回路１１０ｇのように、パルス出力回路１１
０にトランジスタ１２３および端子１１９を設けてもよい。パルス出力回路１１０ｇにお
いて、トランジスタ１２３のソースまたはドレインの一方は配線１４１と電気的に接続さ
れ、他方はノード１６４と電気的に接続され、ゲートは端子１１９と電気的に接続されて
いる。図６（Ｂ１）にパルス出力回路１１０ｇのブロック図を示す。図６（Ｃ）にパルス
出力回路１１０ｇを用いたシフトレジスタ１００ｇのブロック図を示す。
シフトレジスタ１００ｇでは、ｉ段目のパルス出力回路１１０ｇの端子１１５を、ｉ－１
段目のパルス出力回路１１０ｇの端子１１９と電気的に接続する。また、ｎ段目のパルス
出力回路１１０ｇの端子１１５を、ｎ－１段目のパルス出力回路１１０ｇの端子１１９と
電気的に接続する。
また、ｎ段目のパルス出力回路１１０ｇの次段に、パルス出力回路１１０ｇ＿Ｄを設けて
、パルス出力回路１１０ｇ＿Ｄの端子１１５をｎ段目のパルス出力回路１１０ｇの端子１
１９（端子１１９＿ｎ）と電気的に接続する。図６（Ｂ２）にパルス出力回路１１０ｇ＿
Ｄのブロック図を示す。パルス出力回路１１０ｇ＿Ｄは、端子１１９＿ｎに信号を供給す
るためのダミー回路である。よって、パルス出力回路１１０ｇ＿Ｄに端子１１６および端
子１１９を設けなくてもよい。
トランジスタ１２３を設けることで、ノード１６２およびノード１６４への電荷供給能力
を高め、ノード１６２およびノード１６４の電位をより安定させることができる。よって
、本発明の一態様にかかる半導体装置の高速動作を可能とすることができる。また、本発
明の一態様にかかる半導体装置の信頼性を高めることができる。
＜シフトレジスタ１００の動作＞
次に、図１（Ａ）に示したシフトレジスタ１００の動作について、図７および図８を参照
して説明する。図７および図８はシフトレジスタ１００の動作を説明するタイミングチャ
ートである。図７および図８では、シフトレジスタ１００の動作開始から、端子１１６＿
１乃至端子１１６＿４まで順にＨ電位の出力信号ＯＵＴが出力される様子を示している。
まず、配線１０５にリセット信号ＲＥＳが供給される（期間１５０）。次に、パルス出力
回路１１０＿１の端子１１３＿１にスタート信号ＳＰが供給される（期間１５１）。次に
、クロック信号ＣＬＫ１と同期して、端子１１６＿１および端子１１５＿１からＨ電位が
出力される（期間１５２）。なお、端子１１５から出力される電位は端子１１６から出力
される電位と同じである。よって、図７では端子１１５の電位変化を図示していない。端
子１１５＿１の出力は端子１１３＿２に入力される。次に、クロック信号ＣＬＫ２と同期
して、端子１１６＿２からＨ電位が出力される（期間１５３）。端子１１５＿２の出力は
端子１１３＿３に入力される。次に、クロック信号ＣＬＫ３と同期して、端子１１６＿３
からＨ電位が出力される。端子１１５＿３の出力は端子１１３＿４に入力される（期間１
５４）。次に、クロック信号ＣＬＫ４と同期して、端子１１６＿４からＨ電位が出力され
る。端子１１５＿４の出力は端子１１３＿５に入力される（期間１５５）。次に、クロッ
ク信号ＣＬＫ１と同期して、端子１１６＿５からＨ電位が出力される。端子１１５＿５の
出力は端子１１３＿６に入力される（期間１５６）。このようにして、１段目からｎ段目
の端子１１６まで、順番にＨ電位が出力される。
その後、再度、端子１１３＿１にスタート信号ＳＰが供給されると、上記動作が繰り返し
行なわれる。スタート信号ＳＰが入力されてから、次のスタート信号ＳＰが入力されるま
での期間をフレーム期間１７１と呼ぶ。なお、図１（Ｃ）や図５（Ｄ）に示したように、
端子１１５＿ｎおよび／または端子１１６＿ｎを端子１１３＿１と電気的に接続すると、
端子１１５＿ｎまたは、端子１１６＿ｎの出力をスタート信号ＳＰとして用いることがで
き、上記動作を繰り返し行なわせることができる。
また、期間１９１において端子１１６＿ｋ－１からＨ電位が出力され、信号ＤＴＹ３がＬ
電位になり、信号ＤＴＹ４がＨ電位になる。また、期間１９２において端子１１６＿ｋか
らＨ電位が出力される。また、期間１９３において端子１１６＿ｋ＋１からＨ電位が出力
され、信号ＤＴＹ１がＨ電位になり、信号ＤＴＹ２がＬ電位になる。期間１９１乃至期間
１９３を切り替え期間１７２ｂとよぶ。なお、後述するが、期間１５１乃至期間１５３お
よび期間２５１乃至期間２５３を、それぞれ切り替え期間１７２ａとよぶ。
また、１回目のフレーム期間１７１が終了すると、端子１１３＿１にスタート信号ＳＰ（
Ｈ電位）が入力され、２回目のフレーム期間１７１が開始される。２回目のフレーム期間
１７１において、期間２５１において端子１１３＿１にスタート信号ＳＰが供給され、端
子１１６＿ｎからＨ電位が出力され、信号ＤＴＹ１がＬ電位になり、信号ＤＴＹ２がＨ電
位になる。期間２５２において端子１１６＿１からＨ電位が出力される。また、期間２５
３において端子１１６＿２からＨ電位が出力され、信号ＤＴＹ３がＨ電位になり、信号Ｄ
ＴＹ４がＬ電位になる。
なお、ｋ＝１のとき、ｋ－１段目はｎ段目のことであり、ｋ＝ｎのとき、ｋ＋１段目は１
段目のことである。また、期間２５１乃至期間２５３は、期間１５１乃至期間１５３に相
当する。よって、期間２５１乃至期間２５３も切り変え期間である。同様に、期間１５１
乃至期間１５３も切り変え期間である。期間２５１乃至期間２５３および期間１５１乃至
期間１５３を、それぞれ切り替え期間１７２ａとよぶ。
［パルス出力回路１１０の動作：パルス出力回路９１０＿１］
次に、シフトレジスタ１００に含まれるパルス出力回路１１０の動作について図９乃至図
１２を参照して説明する。図９は、１段目のパルス出力回路１１０＿１の動作を説明する
タイミングチャートである。図１０乃至図１２は、パルス出力回路１１０＿１の動作を説
明する回路図である。
図９は、端子１１１乃至端子１１６、およびノード１６１乃至ノード１６３の電位変化を
示している。また、図９では、トランジスタ１２１、トランジスタ１２２、トランジスタ
１２４乃至トランジスタ１２９、トランジスタ１３１、トランジスタ１３２、およびトラ
ンジスタ１３５が、オン状態であるかオフ状態であるかを示している。また、シフトレジ
スタ１００の動作中は、配線１４１にＨ電位が供給され、配線１４５にＬ電位が供給され
る。
〔期間１５０（図１０（Ａ）参照。）〕
シフトレジスタ１００に電源供給を開始した後、配線１０５を介して全てのパルス出力回
路１１０の端子１１４にリセット信号ＲＥＳを供給する。また、期間１５０では、信号Ｄ
ＴＹ１および信号ＤＴＹ３はＬ電位、信号ＤＴＹ２および信号ＤＴＹ４をＨ電位とする。
よって、全てのパルス出力回路１１０の端子１１７にＬ電位が供給され、端子１１８にＨ
電位が供給される。すると、全てのパルス出力回路１１０が有するトランジスタ１２２お
よびトランジスタ１３５がオン状態になり、全てのノード１６２にＨ電位（正確には、Ｈ
電位－Ｖｔｈの電位。）が供給される。また、全てのパルス出力回路１１０が有するトラ
ンジスタ１２５がオン状態になり、全てのノード１６１にＬ電位が供給される。よって、
全ての出力信号ＯＵＴがＬ電位になる。
〔期間１５１（図１０（Ｂ）参照。）〕
リセット信号ＲＥＳの供給が停止し、全てのパルス出力回路１１０の端子１１４がＬ電位
になると、全てのパルス出力回路１１０が有するトランジスタ１２２がオフ状態となる。
また、端子１１３＿１にスタート信号ＳＰが供給されると、トランジスタ１２４およびト
ランジスタ１３１がオン状態になる。トランジスタ１２４がオン状態となると、ノード１
６１およびノード１６３の電位がＨ電位（正確には、Ｈ電位－Ｖｔｈの電位。）となり、
トランジスタ１２６およびトランジスタ１２８がオン状態になる。端子１１１にはＬ電位
が供給されているので、端子１１５および端子１１６の出力はＬ電位のままである。また
、トランジスタ１３１がオン状態となると、ノード１６２の電位がＬ電位となる。なお、
次段以降の端子１１３＿ｉには、前段の端子１１５＿ｉ－１の出力信号が供給される。
〔期間１５２（図１１（Ａ）参照。）〕
端子１１３にＬ電位が供給され、端子１１１にＨ電位（クロック信号ＣＬＫ１）が供給さ
れる。端子１１３にＬ電位が供給されると、トランジスタ１２４がオフ状態となり、ノー
ド１６１およびノード１６３がフローティング状態になる。端子１１１にＨ電位が供給さ
れると、端子１１５＿１および端子１１６＿１の電位が上昇する。
ノード１６１と端子１１６＿１は容量素子１３４を介して接続されているため、ブートス
トラップ動作によりノード１６１の電位が最大２×ＶＤＤ－Ｖｔｈまで上昇する。よって
、端子１１５および端子１１６からＨ電位が出力される。なお、ノード１６３はノード１
６１とトランジスタ１３２を介して電気的に接続しているため、ノード１６３の電位はＨ
電位（正確には、Ｈ電位－Ｖｔｈの電位。）のままである。また、端子１１５の出力は、
次段のパルス出力回路１１０＿２の端子１１３＿２に入力される。
なお、本明細書等において、端子１１３＿ｉにＨ電位が供給されてから端子１１５＿ｉお
よび／または端子１１６＿ｉからＨ電位が出力されるまでの期間は、パルス出力回路１１
０＿ｉの選択期間である。例えば、期間１５１および期間１５２は、パルス出力回路１１
０＿１の選択期間である。また、期間１５１および期間１５２以外の期間は、パルス出力
回路１１０＿１の非選択期間である。
〔期間１５３（図１１（Ｂ）参照。）〕
端子１１１＿１にＬ電位が供給され、端子１１２＿１にＨ電位（クロック信号ＣＬＫ２）
が供給される。端子１１２＿１にＨ電位が供給されると、トランジスタ１２１がオン状態
になり、ノード１６２の電位がＨ電位（正確には、Ｈ電位－Ｖｔｈの電位。）になる。す
ると、トランジスタ１２５がオン状態になり、ノード１６１およびノード１６３がＬ電位
になる。また、トランジスタ１２７がオン状態になり、端子１１５＿１からＬ電位が出力
される。また、トランジスタ１２９がオン状態になり、端子１１６＿１からＬ電位が出力
される。
また、期間１５３において、信号ＤＴＹ３がＨ電位となり、信号ＤＴＹ４がＬ電位となる
。
〔期間１５４（図１２（Ａ）参照。）〕
端子１１２＿１にＬ電位が供給され、トランジスタ１２１がオフ状態になる。パルス出力
回路１１０＿１は次に端子１１３＿１にＨ電位が供給されるまで、端子１１１にＨ電位が
供給されても、端子１１５＿１および端子１１６＿１からＬ電位を出力する。
上記動作をパルス出力回路１１０毎に繰り返すことにより、１段目からｎ段目の端子１１
６から、順番にＨ電位の出力信号ＯＵＴを出力することができる。
〔期間１９３〕
期間１５４以降も、切り替え期間１７２ｂまでは、信号ＤＴＹ１および信号ＤＴＹ４がＬ
電位、信号ＤＴＹ２および信号ＤＴＹ３がＨ電位である。よって、トランジスタ１２５、
トランジスタ１２７、トランジスタ１２９、およびトランジスタ１３２それぞれの第１の
ゲートにＨ電位が印加され、それぞれの第２のゲートにＬ電位が印加される（図１２（Ａ
）参照。）。
切り替え期間１７２ｂにおいて、信号ＤＴＹ１および信号ＤＴＹ４がＨ電位、信号ＤＴＹ
２および信号ＤＴＹ３がＬ電位となる。すると、トランジスタ１２５、トランジスタ１２
７、トランジスタ１２９、およびトランジスタ１３２それぞれの第１のゲートにＬ電位が
印加され、それぞれの第２のゲートにＨ電位が印加される（図１２（Ｂ）参照。）。第１
のゲートと第２のゲートの電位が入れ替わっても、トランジスタのオン状態は維持される
ため、端子１１６＿１の出力も維持される。
トランジスタ１２５、トランジスタ１２７、トランジスタ１２９、およびトランジスタ１
３２に、第１のゲートと第２のゲートを有するトランジスタを用いて、非選択期間中に正
のストレスが加えられるゲートを切り変えることで、トランジスタ特性の劣化によるシフ
トレジスタ１００の信頼性の低下を軽減することができる。すなわち、本発明の一態様に
かかる半導体装置の信頼性を高めることができる。
図１３（Ａ）乃至図１３（Ｃ）に、スタート信号ＳＰと信号ＤＴＹ１乃至信号ＤＴＹ４の
タイミングチャートを示す。本実施の形態ではフレーム期間１７１あたり２回の切り替え
期間１７２（切り替え期間１７２ａ、切り替え期間１７２ｂ）を設ける場合について説明
した（図１３（Ａ）参照。）。本発明の一態様はこれに限定されず、フレーム期間１７１
あたり２回以上の切り替え期間１７２を設けてもよい。例えば、フレーム期間１７１あた
り４回の切り替え期間１７２（切り替え期間１７２ａ乃至切り替え期間１７２ｄ）を設け
てもよい（図１３（Ｂ）参照。）。また、信号ＤＴＹ１乃至信号ＤＴＹ４のデューティ比
は任意に設定することができる（図１３（Ｃ）参照。）。ただし、本発明の一態様にかか
る半導体装置の信頼性を高めるために、信号ＤＴＹ１乃至信号ＤＴＹ４のデューティ比は
３０％乃至７０％が好ましく、４０％乃至６０％がより好ましく、４５％乃至５５％がさ
らに好ましい。なお、本明細書等において「デューティ比」とは、特定の信号の１フレー
ム期間中に占めるＨ電位である期間の割合をいう。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが
可能である。
（実施の形態２）
本実施の形態では、上記実施の形態に示したパルス出力回路およびパルス出力回路を含む
半導体装置に用いることができるトランジスタの構造例を説明する。
本発明の一態様のパルス出力回路は、ボトムゲート型のトランジスタや、トップゲート型
トランジスタなどの様々な形態のトランジスタを用いて作製することができる。よって、
既存の製造ラインに合わせて、使用する半導体層の材料やトランジスタ構造を容易に置き
換えることができる。
〔ボトムゲート型トランジスタ〕
図２０（Ａ１）は、ボトムゲート型のトランジスタの一種であるチャネル保護型のトラン
ジスタ４１０の断面図である。トランジスタ４１０は、基板２７１上に絶縁層２７２を介
して電極２４６を有する。また、電極２４６上に絶縁層２２６を介して半導体層２４２を
有する。電極２４６はゲート電極として機能できる。絶縁層２２６はゲート絶縁層として
機能できる。
また、半導体層２４２のチャネル形成領域上に絶縁層２２５を有する。また、半導体層２
４２の一部と接して、絶縁層２２６上に電極２４４ａおよび電極２４４ｂを有する。電極
２４４ａの一部、および電極２４４ｂの一部は、絶縁層２２５上に形成される。
絶縁層２２５は、チャネル保護層として機能できる。チャネル形成領域上に絶縁層２２５
を設けることで、電極２４４ａおよび電極２４４ｂの形成時に生じる半導体層２４２の露
出を防ぐことができる。よって、電極２４４ａおよび電極２４４ｂの形成時に、半導体層
２４２のチャネル形成領域がエッチングされることを防ぐことができる。本発明の一態様
によれば、電気特性の良好なトランジスタを実現することができる。
また、トランジスタ４１０は、電極２４４ａ、電極２４４ｂおよび絶縁層２２５上に絶縁
層２２８を有し、絶縁層２２８の上に絶縁層２２９を有する。
なお、半導体層２４２に酸化物半導体を用いる場合、電極２４４ａおよび電極２４４ｂの
、少なくとも半導体層２４２と接する部分に、半導体層２４２の一部から酸素を奪い、酸
素欠損を生じさせることが可能な材料を用いることが好ましい。半導体層２４２中の酸素
欠損が生じた領域はキャリア濃度が増加し、当該領域はｎ型化し、ｎ型領域（ｎ＋層）と
なる。したがって、当該領域はソース領域またはドレイン領域として機能することができ
る。酸化物半導体から酸素を奪い、酸素欠損を生じさせることが可能な材料の一例として
、タングステン、チタン等を挙げることができる。
半導体層２４２にソース領域およびドレイン領域が形成されることにより、電極２４４ａ
および電極２４４ｂと半導体層２４２の接触抵抗を低減することができる。よって、電界
効果移動度や、しきい値電圧などの、トランジスタの電気特性を良好なものとすることが
できる。
半導体層２４２にシリコンなどの半導体を用いる場合は、半導体層２４２と電極２４４ａ
の間、および半導体層２４２と電極２４４ｂの間に、ｎ型半導体またはｐ型半導体として
機能する層を設けることが好ましい。ｎ型半導体またはｐ型半導体として機能する層は、
トランジスタのソース領域またはドレイン領域として機能することができる。
絶縁層２２９は、外部からのトランジスタへの不純物の拡散を防ぐ、または低減する機能
を有する材料を用いて形成することが好ましい。なお、必要に応じて絶縁層２２９を省略
することもできる。
なお、半導体層２４２に酸化物半導体を用いる場合、絶縁層２２９の形成前または形成後
、もしくは絶縁層２２９の形成前後に加熱処理を行ってもよい。加熱処理を行うことで、
絶縁層２２９や他の絶縁層中に含まれる酸素を半導体層２４２中に拡散させ、半導体層２
４２中の酸素欠損を補填することができる。または、絶縁層２２９を加熱しながら成膜す
ることで、半導体層２４２中の酸素欠損を補填することができる。
図２０（Ａ２）に示すトランジスタ４１１は、絶縁層２２９上にバックゲートとして機能
できる電極２２３を有する点がトランジスタ４１０と異なる。電極２２３は、電極２４６
と同様の材料および方法で形成することができる。
＜バックゲートについて＞
前述した通り、一般に、バックゲートは導電層で形成され、ゲートとバックゲートで半導
体層のチャネル形成領域を挟むように配置される。よって、バックゲートは、ゲートと同
様に機能させることができる。バックゲートの電位は、ゲート電極と同電位としてもよい
し、ＧＮＤ電位や、任意の電位としてもよい。また、バックゲートの電位をゲートと連動
させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができ
る。
電極２４６および電極２２３は、どちらもゲートとして機能することができる。よって、
絶縁層２２６、絶縁層２２８、および絶縁層２２９は、それぞれがゲート絶縁層として機
能することができる。なお、電極２２３は、絶縁層２２８と絶縁層２２９の間に設けても
よい。
なお、電極２４６または電極２２３の一方を、「ゲート」または「ゲート電極」という場
合、他方を「バックゲート」または「バックゲート電極」という。例えば、トランジスタ
４１１において、電極２２３を「ゲート電極」と言う場合、電極２４６を「バックゲート
電極」と言う。なお、電極２２３を「ゲート電極」として用いる場合は、トランジスタ４
１１をトップゲート型のトランジスタの一種と考えることができる。また、電極２４６お
よび電極２２３のどちらか一方を、「第１ゲート」または「第１ゲート電極」といい、他
方を「第２ゲート」または「第２ゲート電極」という場合がある。
半導体層２４２を挟んで電極２４６および電極２２３を設けることで、更には、電極２４
６および電極２２３を同電位とすることで、半導体層２４２においてキャリアの流れる領
域が膜厚方向においてより大きくなるため、キャリアの移動量が増加する。この結果、ト
ランジスタ４１１のオン電流が大きくなると共に、電界効果移動度が高くなる。
したがって、トランジスタ４１１は、占有面積に対して大きいオン電流を有するトランジ
スタである。すなわち、求められるオン電流に対して、トランジスタ４１１の占有面積を
小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さくす
ることができる。よって、集積度の高い半導体装置を実現することができる。
また、ゲートとバックゲートは導電層で形成されるため、トランジスタの外部で生じる電
界が、チャネルが形成される半導体層に作用しないようにする機能（特に静電気などに対
する電界遮蔽機能）を有する。なお、バックゲートを半導体層よりも大きく形成し、バッ
クゲートで半導体層を覆うことで、電界遮蔽機能を高めることができる。
また、電極２４６（ゲート）および電極２２３（バックゲート）は、それぞれが外部から
の電界を遮蔽する機能を有するため、絶縁層２７２側もしくは電極２２３上方に生じる荷
電粒子等の電荷が半導体層２４２のチャネル形成領域に影響しない。この結果、ストレス
試験（例えば、ゲートに負の電荷を印加する－ＧＢＴ（Ｇａｔｅ Ｂｉａｓ－Ｔｅｍｐｅ
ｒａｔｕｒｅ）ストレス試験）による劣化が抑制される。また、ドレイン電圧の大きさに
より、オン電流が流れ始めるゲート電圧（立ち上がり電圧）が変化する現象を軽減するこ
とができる。なお、この効果は、電極２４６および電極２２３が、同電位、または異なる
電位の場合において生じる。
なお、ＧＢＴストレス試験は加速試験の一種であり、長期間の使用によって起こるトラン
ジスタの特性変化（経年変化）を短時間で評価することができる。特に、ＧＢＴストレス
試験前後におけるトランジスタのしきい値電圧の変動量は、信頼性を調べるための重要な
指標となる。しきい値電圧の変動量が少ないほど、信頼性が高いトランジスタであるとい
える。
また、電極２４６および電極２２３を有し、且つ電極２４６および電極２２３を同電位と
することで、しきい値電圧の変動量が低減される。このため、複数のトランジスタにおけ
る電気特性のばらつきも同時に低減される。
また、バックゲートを有するトランジスタは、ゲートに正の電荷を印加する＋ＧＢＴスト
レス試験前後におけるしきい値電圧の変動も、バックゲートを有さないトランジスタより
小さい。
また、バックゲートを、遮光性を有する導電膜で形成することで、バックゲート側から半
導体層に光が入射することを防ぐことができる。よって、半導体層の光劣化を防ぎ、トラ
ンジスタのしきい値電圧がシフトするなどの電気特性の劣化を防ぐことができる。
本発明の一態様によれば、信頼性の良好なトランジスタを実現することができる。また、
信頼性の良好なパルス出力回路や半導体装置などを実現することができる。
図２０（Ｂ１）に、ボトムゲート型のトランジスタの１つであるチャネル保護型のトラン
ジスタ４２０の断面図を示す。トランジスタ４２０は、トランジスタ４１０とほぼ同様の
構造を有しているが、開口２３１ａおよび開口２３１ｂを有する絶縁層２２５が半導体層
２４２を覆っている点が異なる。開口２３１ａおよび開口２３１ｂは、半導体層２４２と
重なる絶縁層２２５の一部を選択的に除去して形成される。
開口２３１ａにおいて半導体層２４２と電極２４４ａが電気的に接続している。また、開
口２３１ｂにおいて、半導体層２４２と電極２４４ｂが電気的に接続している。絶縁層２
２５を設けることで、電極２４４ａおよび電極２４４ｂの形成時に生じる半導体層２４２
の露出を防ぐことができる。よって、電極２４４ａおよび電極２４４ｂの形成時に半導体
層２４２の薄膜化を防ぐことができる。絶縁層２２５の、チャネル形成領域と重なる領域
は、チャネル保護層として機能できる。
図２０（Ｂ２）に示すトランジスタ４２１は、絶縁層２２９上にバックゲートとして機能
できる電極２２３を有する点が、トランジスタ４２０と異なる。
また、トランジスタ４２０およびトランジスタ４２１は、トランジスタ４１０およびトラ
ンジスタ４１１よりも、電極２４４ａと電極２４６の間の距離と、電極２４４ｂと電極２
４６の間の距離が長くなる。よって、電極２４４ａと電極２４６の間に生じる寄生容量を
小さくすることができる。また、電極２４４ｂと電極２４６の間に生じる寄生容量を小さ
くすることができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現で
きる。
図２０（Ｃ１）に示すトランジスタ４２５は、ボトムゲート型のトランジスタの１つであ
るチャネルエッチング型のトランジスタである。トランジスタ４２５は、絶縁層２２５を
設けずに、半導体層２４２に接して電極２４４ａおよび電極２４４ｂを形成する。このた
め、電極２４４ａおよび電極２４４ｂの形成時に露出する半導体層２４２の一部がエッチ
ングされる場合がある。一方、絶縁層２２５を設けないため、トランジスタの生産性を高
めることができる。
図２０（Ｃ２）に示すトランジスタ４２６は、絶縁層２２９上にバックゲートとして機能
できる電極２２３を有する点が、トランジスタ４２５と異なる。
〔トップゲート型トランジスタ〕
図２１（Ａ１）に、トップゲート型のトランジスタの一種であるトランジスタ４３０の断
面図を示す。トランジスタ４３０は、基板２７１の上に絶縁層２７２を介して半導体層２
４２を有し、半導体層２４２および絶縁層２７２上に、半導体層２４２の一部に接する電
極２４４ａ、および半導体層２４２の一部に接する電極２４４ｂを有し、半導体層２４２
、電極２４４ａ、および電極２４４ｂ上に絶縁層２２６を有し、絶縁層２２６上に電極２
４６を有する。
トランジスタ４３０は、電極２４６および電極２４４ａ、並びに、電極２４６および電極
２４４ｂが重ならないため、電極２４６および電極２４４ａの間に生じる寄生容量、並び
に、電極２４６および電極２４４ｂの間に生じる寄生容量を小さくすることができる。ま
た、電極２４６を形成した後に、電極２４６をマスクとして用いて不純物２５５を半導体
層２４２に導入することで、半導体層２４２中に自己整合（セルフアライメント）的に不
純物領域を形成することができる（図２１（Ａ３）参照）。本発明の一態様によれば、電
気特性の良好なトランジスタを実現することができる。
なお、不純物２５５の導入は、イオン注入装置、イオンドーピング装置またはプラズマ処
理装置を用いて行うことができる。
不純物２５５としては、例えば、第１３族元素または第１５族元素などのうち、少なくと
も一種類の元素を用いることができる。また、半導体層２４２に酸化物半導体を用いる場
合は、不純物２５５として、希ガス、および水素のうち、少なくとも一種類の元素を用い
ることも可能である。
図２１（Ａ２）に示すトランジスタ４３１は、電極２２３および絶縁層２２７を有する点
がトランジスタ４３０と異なる。トランジスタ４３１は、絶縁層２７２の上に形成された
電極２２３を有し、電極２２３上に形成された絶縁層２２７を有する。電極２２３は、バ
ックゲートとして機能することができる。よって、絶縁層２２７は、ゲート絶縁層として
機能することができる。絶縁層２２７は、絶縁層２２６と同様の材料および方法により形
成することができる。
トランジスタ４１１と同様に、トランジスタ４３１は、占有面積に対して大きいオン電流
を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ４
３１の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占
有面積を小さくすることができる。よって、本発明の一態様によれば、集積度の高い半導
体装置を実現することができる。
図２１（Ｂ１）に例示するトランジスタ４４０は、トップゲート型のトランジスタの１つ
である。トランジスタ４４０は、電極２４４ａおよび電極２４４ｂを形成した後に半導体
層２４２を形成する点が、トランジスタ４３０と異なる。また、図２１（Ｂ２）に例示す
るトランジスタ４４１は、電極２２３および絶縁層２２７を有する点が、トランジスタ４
４０と異なる。トランジスタ４４０およびトランジスタ４４１において、半導体層２４２
の一部は電極２４４ａ上に形成され、半導体層２４２の他の一部は電極２４４ｂ上に形成
される。
トランジスタ４１１と同様に、トランジスタ４４１は、占有面積に対して大きいオン電流
を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ４
４１の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占
有面積を小さくすることができる。よって、集積度の高い半導体装置を実現できる。
図２２（Ａ１）に例示するトランジスタ４４２は、トップゲート型のトランジスタの１つ
である。トランジスタ４４２は、絶縁層２２９上に電極２４４ａおよび電極２４４ｂを有
する。電極２４４ａおよび電極２４４ｂは、絶縁層２２８および絶縁層２２９に形成した
開口部において半導体層２４２と電気的に接続する。
また、電極２４６と重ならない絶縁層２２６の一部が除去されている。また、トランジス
タ４４２が有する絶縁層２２６の一部は、電極２４６の端部を越えて延伸している。
電極２４６と絶縁層２２６をマスクとして用いて不純物２５５を半導体層２４２に導入す
ることで、半導体層２４２中に自己整合（セルフアライメント）的に不純物領域を形成す
ることができる（図２２（Ａ３）参照）。
この時、半導体層２４２の電極２４６と重なる領域には不純物２５５が導入されず、電極
２４６と重ならない領域に不純物２５５が導入される。また、半導体層２４２の絶縁層２
２６を介して不純物２５５が導入された領域の不純物濃度は、絶縁層２２６を介さずに不
純物２５５が導入された領域よりも低くなる。よって、半導体層２４２中の電極２４６と
隣接する領域にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域が形成される。
図２２（Ａ２）に示すトランジスタ４４３は、半導体層２４２の下方に電極２２３を有す
る点がトランジスタ４４２と異なる。また、電極２２３は絶縁層２７２を介して半導体層
２４２と重なる。電極２２３は、バックゲート電極として機能することができる。
また、図２２（Ｂ１）に示すトランジスタ４４４および図２２（Ｂ２）に示すトランジス
タ４４５のように、絶縁層２２６の電極２４６と重ならない領域を全て除去してもよい。
また、図２２（Ｃ１）に示すトランジスタ４４６および図２２（Ｃ２）に示すトランジス
タ４４７のように、絶縁層２２６の開口部以外を除去せずに残してもよい。
トランジスタ４４４乃至トランジスタ４４７も、電極２４６を形成した後に、電極２４６
をマスクとして用いて不純物２５５を半導体層２４２に導入することで、半導体層２４２
中に自己整合的に不純物領域を形成することができる。
〔ｓ－ｃｈａｎｎｅｌ型トランジスタ〕
図２３に、半導体層２４２として酸化物半導体を用いたトランジスタ構造の一例を示す。
図２３（Ａ）はトランジスタ４５１の上面図である。図２３（Ｂ）は、図２３（Ａ）中に
一点鎖線で示した部位Ｌ１－Ｌ２の断面図（チャネル長方向の断面図）である。図２３（
Ｃ）は、図２３（Ａ）中に一点鎖線で示した部位Ｗ１－Ｗ２の断面図（チャネル幅方向の
断面図）である。
トランジスタ４５１は半導体層２４２、絶縁層２２６、絶縁層２７２、絶縁層２８２、絶
縁層２７４、電極２２４、電極２４３、電極２４４ａ、および電極２４４ｂを有する。電
極２４３はゲートとして機能できる。電極２２４はバックゲートゲートとして機能できる
。絶縁層２２６、絶縁層２７２、絶縁層２８２、および絶縁層２７４はゲート絶縁層とし
て機能できる。電極２４４ａは、ソース電極またはドレイン電極の一方として機能できる
。電極２４４ｂは、ソース電極またはドレイン電極の他方として機能できる。
基板２７１上に絶縁層２７５が設けられ、絶縁層２７５上に電極２２４および絶縁層２７
３が設けられている。また、電極２２４および絶縁層２７３上に絶縁層２７４が設けられ
ている。また、絶縁層２７４上に絶縁層２８２が設けられ、絶縁層２８２上に絶縁層２７
２が設けられている。
絶縁層２７２に形成された凸部の上に半導体層２４２ａが設けられ、半導体層２４２ａの
上に半導体層２４２ｂが設けられている。また、半導体層２４２ｂ上に、電極２４４ａ、
および電極２４４ｂが設けられている。半導体層２４２ｂの電極２４４ａと重なる領域が
、トランジスタ４５１のソースまたはドレインの一方として機能できる。半導体層２４２
ｂの電極２４４ｂと重なる領域が、トランジスタ４５１のソースまたはドレインの他方と
して機能できる。
また、半導体層２４２ｂの一部と接して、半導体層２４２ｃが設けられている。また、半
導体層２４２ｃ上に絶縁層２２６が設けられ、絶縁層２２６の上に電極２４３が設けられ
ている。
トランジスタ４５１は、部位Ｗ１－Ｗ２において、半導体層２４２ｂの上面および側面、
並びに半導体層２４２ａの側面が半導体層２４２ｃに覆われた構造を有する。また、絶縁
層２７２に設けた凸部の上方に半導体層２４２ｂを設けることで、半導体層２４２ｂの側
面を電極２４３で覆うことができる。すなわち、トランジスタ４５１は、電極２４３の電
界によって、半導体層２４２ｂを電気的に取り囲むことができる構造を有している。この
ように、導電膜の電界によって、チャネルが形成される半導体層を電気的に取り囲むトラ
ンジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ－ｃｈａｎｎｅｌ）構造
とよぶ。また、ｓ－ｃｈａｎｎｅｌ構造を有するトランジスタを、「ｓ－ｃｈａｎｎｅｌ
型トランジスタ」もしくは「ｓ－ｃｈａｎｎｅｌトランジスタ」ともいう。
ｓ－ｃｈａｎｎｅｌ構造では、半導体層２４２ｂの全体（バルク）にチャネルを形成する
こともできる。ｓ－ｃｈａｎｎｅｌ構造では、トランジスタのドレイン電流を大きくする
ことができ、さらに大きいオン電流を得ることができる。また、電極２４３の電界によっ
て、半導体層２４２ｂに形成されるチャネル形成領域の全領域を空乏化することができる
。したがって、ｓ－ｃｈａｎｎｅｌ構造では、トランジスタのオフ電流をさらに小さくす
ることができる。
なお、絶縁層２７２の凸部を高くし、また、チャネル幅を小さくすることで、ｓ－ｃｈａ
ｎｎｅｌ構造によるオン電流の増大効果、オフ電流の低減効果などをより高めることがで
きる。また、半導体層２４２ｂの加工時に、露出する半導体層２４２ａを除去してもよい
。この場合、半導体層２４２ａと半導体層２４２ｂの側面が揃う場合がある。
また、トランジスタ４５１上に絶縁層２２８が設けられ、絶縁層２２８上に絶縁層２２９
が設けられている。また、絶縁層２２９上に電極２２５ａ、電極２２５ｂ、および電極２
２５ｃ、が設けられている。電極２２５ａは、絶縁層２２９および絶縁層２２８に設けら
れた開口部で、コンタクトプラグを介して電極２４４ａと電気的に接続されている。電極
２２５ｂは、絶縁層２２９および絶縁層２２８に設けられた開口部で、コンタクトプラグ
を介して電極２４４ｂと電気的に接続されている。電極２２５ｃは、絶縁層２２９および
絶縁層２２８に設けられた開口部で、コンタクトプラグを介して電極２４３と電気的に接
続されている。
なお、絶縁層２８２を酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウム
シリケートなどで形成することで、絶縁層２８２を電荷捕獲層として機能させることがで
きる。絶縁層２８２に電子を注入することで、トランジスタのしきい値電圧を変動させる
ことが可能である。絶縁層２８２への電子の注入は、例えば、トンネル効果を利用すれば
よい。電極２２４に正の電圧を印加することによって、トンネル電子を絶縁層２８２に注
入することができる。
［半導体層２４２のエネルギーバンド構造（１）］
ここで、半導体層２４２ａ、半導体層２４２ｂ、および半導体層２４２ｃの積層により構
成される半導体層２４２の機能およびその効果について、図３１（Ａ）に示すエネルギー
バンド構造図を用いて説明する。図３１（Ａ）は、図２３（Ｂ）にＤ１－Ｄ２の一点鎖線
で示した部位のエネルギーバンド構造を示している。すなわち、図３１（Ａ）は、トラン
ジスタ４５１のチャネル形成領域のエネルギーバンド構造を示している。
図３１（Ａ）中、Ｅｃ３８２、Ｅｃ３８３ａ、Ｅｃ３８３ｂ、Ｅｃ３８３ｃ、Ｅｃ３８６
は、それぞれ、絶縁層２７２、半導体層２４２ａ、半導体層２４２ｂ、半導体層２４２ｃ
、絶縁層２２６の伝導帯下端のエネルギーを示している。
ここで、電子親和力は、真空準位と価電子帯上端のエネルギーとの差（「イオン化ポテン
シャル」ともいう。）からバンドギャップを引いた値となる。なお、バンドギャップは、
分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ－３００）を用いて
測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（
ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏ
ｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のターゲットを用いて形成したＩｎ－Ｇ
ａ－Ｚｎ酸化物のバンドギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。ま
た、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のターゲットを用いて形成したＩｎ－Ｇａ
－Ｚｎ酸化物のバンドギャップは約３．４ｅＶ、電子親和力は約４．５ｅＶである。また
、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：６のターゲットを用いて形成したＩｎ－Ｇａ－
Ｚｎ酸化物のバンドギャップは約３．３ｅＶ、電子親和力は約４．５ｅＶである。また、
原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：２のターゲットを用いて形成したＩｎ－Ｇａ－Ｚ
ｎ酸化物のバンドギャップは約３．９ｅＶ、電子親和力は約４．３ｅＶである。また、原
子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：８のターゲットを用いて形成したＩｎ－Ｇａ－Ｚｎ
酸化物のバンドギャップは約３．５ｅＶ、電子親和力は約４．４ｅＶである。また、原子
数比がＩｎ：Ｇａ：Ｚｎ＝１：６：１０のターゲットを用いて形成したＩｎ－Ｇａ－Ｚｎ
酸化物のバンドギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子
数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用いて形成したＩｎ－Ｇａ－Ｚｎ酸
化物のバンドギャップは約３．２ｅＶ、電子親和力は約４．７ｅＶである。また、原子数
比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のターゲットを用いて形成したＩｎ－Ｇａ－Ｚｎ酸化
物のバンドギャップは約２．８ｅＶ、電子親和力は約５．０ｅＶである。
絶縁層２７２と絶縁層２２６は絶縁物であるため、Ｅｃ３８２とＥｃ３８６は、Ｅｃ３８
３ａ、Ｅｃ３８３ｂ、およびＥｃ３８３ｃよりも真空準位に近い（電子親和力が小さい。
）。
また、Ｅｃ３８３ａは、Ｅｃ３８３ｂよりも真空準位に近い。具体的には、Ｅｃ３８３ａ
は、Ｅｃ３８３ｂよりも０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０
．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下真空準位に近いことが
好ましい。
また、Ｅｃ３８３ｃは、Ｅｃ３８３ｂよりも真空準位に近い。具体的には、Ｅｃ３８３ｃ
は、Ｅｃ３８３ｂよりも０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０
．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下真空準位に近いことが
好ましい。
ここで、半導体層２４２ａと半導体層２４２ｂとの間には、半導体層２４２ａと半導体層
２４２ｂとの混合領域を有する場合がある。また、半導体層２４２ｂと半導体層２４２ｃ
との間には、半導体層２４２ｂと半導体層２４２ｃとの混合領域を有する場合がある。混
合領域は、界面準位密度が低くなる。そのため、半導体層２４２ａ、半導体層２４２ｂお
よび半導体層２４２ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に
変化する（連続接合ともいう。）バンド構造となる。
このとき、電子は、半導体層２４２ａ中および半導体層２４２ｃ中ではなく、半導体層２
４２ｂ中を主として移動する。したがって、半導体層２４２ａおよび半導体層２４２ｂの
界面における界面準位密度、半導体層２４２ｂと半導体層２４２ｃとの界面における界面
準位密度を低くすることによって、半導体層２４２ｂ中で電子の移動が阻害されることが
少なく、トランジスタ４５１のオン電流を高くすることができる。
また、半導体層２４２ａと絶縁層２７２の界面、および半導体層２４２ｃと絶縁層２２６
の界面近傍には、不純物や欠陥に起因したトラップ準位３９０が形成され得るものの、半
導体層２４２ａ、および半導体層２４２ｃがあることにより、半導体層２４２ｂと当該ト
ラップ準位とを遠ざけることができる。
なお、トランジスタ４５１がｓ－ｃｈａｎｎｅｌ構造を有する場合、部位Ｗ１－Ｗ２にお
いて、半導体層２４２ｂの全体にチャネルが形成される。したがって、半導体層２４２ｂ
が厚いほどチャネル領域は大きくなる。即ち、半導体層２４２ｂが厚いほど、トランジス
タ４５１のオン電流を高くすることができる。例えば、１０ｎｍ以上、好ましくは４０ｎ
ｍ以上、さらに好ましくは６０ｎｍ以上、より好ましくは１００ｎｍ以上の厚さの領域を
有する半導体層２４２ｂとすればよい。ただし、トランジスタ４５１を有する半導体装置
の生産性が低下する場合があるため、例えば、３００ｎｍ以下、好ましくは２００ｎｍ以
下、さらに好ましくは１５０ｎｍ以下の厚さの領域を有する半導体層２４２ｂとすればよ
い。なお、チャネル形成領域が縮小していくと、半導体層２４２ｂが薄いほうがトランジ
スタの電気特性が向上する場合もある。よって、半導体層２４２ｂの厚さが１０ｎｍ未満
であってもよい。
また、トランジスタ４５１のオン電流を高くするためには、半導体層２４２ｃの厚さは小
さいほど好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３
ｎｍ以下の領域を有する半導体層２４２ｃとすればよい。一方、半導体層２４２ｃは、チ
ャネルの形成される半導体層２４２ｂへ、隣接する絶縁体を構成する酸素以外の元素（水
素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体層
２４２ｃは、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好まし
くは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する半導体層２４２ｃと
すればよい。
また、信頼性を高くするためには、半導体層２４２ａは厚く、半導体層２４２ｃは薄いこ
とが好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０
ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有する半導体層２４２ａとすれば
よい。半導体層２４２ａの厚さを、厚くすることで、隣接する絶縁体と半導体層２４２ａ
との界面からチャネルの形成される半導体層２４２ｂまでの距離を離すことができる。た
だし、トランジスタ４５１を有する半導体装置の生産性が低下する場合があるため、例え
ば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さ
の領域を有する半導体層２４２ａとすればよい。
なお、酸化物半導体中のシリコンは、キャリアトラップやキャリア発生源となる場合があ
る。したがって、半導体層２４２ｂのシリコン濃度は低いほど好ましい。例えば、半導体
層２４２ｂと半導体層２４２ａとの間に、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓ
ｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０
１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに
好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。ま
た、半導体層２４２ｂと半導体層２４２ｃとの間に、ＳＩＭＳにおいて、１×１０１９ａ
ｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好まし
くは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
また、半導体層２４２ｂの水素濃度を低減するために、半導体層２４２ａおよび半導体層
２４２ｃの水素濃度を低減すると好ましい。半導体層２４２ａおよび半導体層２４２ｃは
、ＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａ
ｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好
ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。
なお、酸化物半導体に銅が混入すると、電子トラップを生成する場合がある。電子トラッ
プは、トランジスタのしきい値電圧がプラス方向へ変動させる場合がある。したがって、
半導体層２４２ｂの表面または内部における銅濃度は低いほど好ましい。例えば、半導体
層２４２ｂ、銅濃度が１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／
ｃｍ３以下、または１×１０１８ａｔｏｍｓ／ｃｍ３以下となる領域を有すると好ましい
。
上述の３層構造は一例である。例えば、半導体層２４２ａまたは半導体層２４２ｃのない
２層構造としても構わない。または、半導体層２４２ａの上もしくは下、または半導体層
２４２ｃ上もしくは下に、半導体層２４２ａ、半導体層２４２ｂおよび半導体層２４２ｃ
として例示した半導体のいずれか一を有する４層構造としても構わない。または、半導体
層２４２ａの上、半導体層２４２ａの下、半導体層２４２ｃの上、半導体層２４２ｃの下
のいずれか二箇所以上に、半導体層２４２ａ、半導体層２４２ｂおよび半導体層２４２ｃ
として例示した半導体のいずれか一を有するｇ層構造（ｇは５以上の整数）としても構わ
ない。
特に、本実施の形態に例示するトランジスタ４５１は、チャネル幅方向において、半導体
層２４２ｂの上面と側面が半導体層２４２ｃと接し、半導体層２４２ｂの下面が半導体層
２４２ａと接して形成されている。このように、半導体層２４２ｂを半導体層２４２ａと
半導体層２４２ｃで覆う構成とすることで、上記トラップ準位の影響をさらに低減するこ
とができる。
また、半導体層２４２ａ、および半導体層２４２ｃのバンドギャップは、半導体層２４２
ｂのバンドギャップよりも広いほうが好ましい。
本発明の一態様によれば、電気特性のばらつきが少ないトランジスタを実現することがで
きる。よって、電気特性のばらつきが少ない半導体装置を実現することができる。本発明
の一態様によれば、信頼性の良好なトランジスタを実現することができる。よって、信頼
性の良好な半導体装置を実現することができる。
また、酸化物半導体のバンドギャップは２ｅＶ以上あるため、チャネルが形成される半導
体層に酸化物半導体を用いたトランジスタ（「ＯＳトランジスタ」ともいう。）は、オフ
電流を極めて小さくすることができる。具体的には、ソースとドレイン間の電圧が３．５
Ｖ、室温（２５℃）下において、チャネル幅１μｍ当たりのオフ電流を１×１０－２０Ａ
未満、１×１０－２２Ａ未満、あるいは１×１０－２４Ａ未満とすることができる。すな
わち、オンオフ比を２０桁以上１５０桁以下とすることができる。また、ＯＳトランジス
タは、ソースとドレイン間の絶縁耐圧が高い。ＯＳトランジスタを用いることで、出力電
圧が大きく高耐圧な半導体装置を提供することができる。
本発明の一態様によれば、消費電力が少ないトランジスタを実現することができる。よっ
て、消費電力が少ない半導体装置を実現することができる。
また、目的によっては、バックゲートとして機能できる電極２２４を設けなくてもよい。
図２４（Ａ）はトランジスタ４５１ａの上面図である。図２４（Ｂ）は、図２４（Ａ）中
に一点鎖線で示した部位Ｌ１－Ｌ２の断面図である。図２４（Ｃ）は、図２４（Ａ）中に
一点鎖線で示した部位Ｗ１－Ｗ２の断面図である。トランジスタ４５１ａは、トランジス
タ４５１から電極２２４、絶縁層２７３、絶縁層２７４、および絶縁層２８２を省略した
構成を有する。これらの電極や絶縁層を設けないことで、トランジスタの生産性を高める
ことができる。よって、半導体装置の生産性を高めることができる。
ｓ－ｃｈａｎｎｅｌ型トランジスタの他の一例を図２５に示す。図２５（Ａ）はトランジ
スタ４５２の上面図である。図２５（Ｂ）および図２５（Ｃ）は、図２５（Ａ）中に一点
鎖線で示した部位Ｌ１－Ｌ２および部位Ｗ１－Ｗ２の断面図である。
トランジスタ４５２は、トランジスタ４５１と同様の構成を有するが、電極２４４ａおよ
び電極２４４ｂが半導体層２４２ａおよび半導体層２４２ｂの側面と接している点が異な
る。また、トランジスタ４５２を覆う絶縁層２２８として、トランジスタ４５１と同様の
平坦な表面を有する絶縁層を用いてもよい。また、絶縁層２２９上に、電極２２５ａ、電
極２２５ｂ、および電極２２５ｃを設けてもよい。
ｓ－ｃｈａｎｎｅｌ型トランジスタの他の一例を図２６に示す。図２６（Ａ）はトランジ
スタ４５３の上面図である。図２６（Ｂ）は、図２６（Ａ）中に一点鎖線で示した部位Ｌ
１－Ｌ２および部位Ｗ１－Ｗ２の断面図である。トランジスタ４５３も、トランジスタ４
５１と同様に、絶縁層２７２に設けた凸部の上に半導体層２４２ａおよび半導体層２４２
ｂが設けられている。また、半導体層２４２ｂ上に電極２４４ａ、および電極２４４ｂが
設けられている。半導体層２４２ｂの電極２４４ａと重なる領域が、トランジスタ４５３
のソースまたはドレインの一方として機能できる。半導体層２４２ｂの電極２４４ｂと重
なる領域が、トランジスタ４５３のソースまたはドレインの他方として機能できる。よっ
て、半導体層２４２ｂの、電極２４４ａと電極２４４ｂに挟まれた領域２６９が、チャネ
ル形成領域として機能できる。
トランジスタ４５３は、絶縁層２２８の一部を除去して領域２６９と重なる領域に開口が
設けられ、該開口の側面および底面に沿って半導体層２４２ｃが設けられている。また、
該開口内に、半導体層２４２ｃを介して、かつ、該開口の側面および底面に沿って、絶縁
層２２６が設けられている。また、該開口内に、半導体層２４２ｃおよび絶縁層２２６を
介して、かつ、該開口の側面および底面に沿って、電極２４３が設けられている。
なお、該開口は、チャネル幅方向の断面において、半導体層２４２ａおよび半導体層２４
２ｂよりも大きく設けられている。よって、領域２６９において、半導体層２４２ａおよ
び半導体層２４２ｂの側面は、半導体層２４２ｃに覆われている。
また、絶縁層２２８上に絶縁層２２９が設けられ、絶縁層２２９上に絶縁層２７７が設け
られている。また、絶縁層２７７上に電極２２５ａ、電極２２５ｂ、および電極２２５ｃ
が設けられている。電極２２５ａは、絶縁層２７７、絶縁層２２９、および絶縁層２２８
の一部を除去して形成した開口において、コンタクトプラグを介して電極２４４ａと電気
的に接続されている。また、電極２２５ｂは、絶縁層２７７、絶縁層２２９、および絶縁
層２２８の一部を除去して形成した開口において、コンタクトプラグを介して電極２４４
ｂと電気的に接続されている。また、電極２２５ｃは、絶縁層２７７および絶縁層２２９
の一部を除去して形成した開口において、コンタクトプラグを介して電極２４３と電気的
に接続されている。
また、目的によっては、バックゲートとして機能できる電極２２４を設けなくてもよい。
図２７（Ａ）はトランジスタ４５３ａの上面図である。図２７（Ｂ）は、図２７（Ａ）中
に一点鎖線で示した部位Ｌ１－Ｌ２および部位Ｗ１－Ｗ２の断面図である。トランジスタ
４５３ａは、トランジスタ４５３から電極２２４、絶縁層２７４、および絶縁層２８２を
省略した構成を有する。これらの電極や絶縁層を設けないことで、トランジスタの生産性
を高めることができる。よって、半導体装置の生産性を高めることができる。
ｓ－ｃｈａｎｎｅｌ型トランジスタの他の一例を図２８に示す。図２８（Ａ）はトランジ
スタ４５４の上面図である。図２８（Ｂ）は、図２８（Ａ）に一点鎖線で示した部位Ｌ１
－Ｌ２の断面図である。図２８（Ｃ）は、図２８（Ａ）に一点鎖線で示した部位Ｗ１－Ｗ
２の断面図である。
トランジスタ４５４は、バックゲート電極を有するボトムゲート型のトランジスタの一種
である。トランジスタ４５４は、絶縁層２７４上に電極２４３が形成され、電極２４３を
覆って絶縁層２２６が設けられている。また、絶縁層２２６上の電極２４３と重なる領域
に半導体層２４２が形成されている。トランジスタ４５４が有する半導体層２４２は、半
導体層２４２ａと半導体層２４２ｂの積層を有する。
また、半導体層２４２の一部に接して、絶縁層２２６上に電極２４４ａおよび電極２４４
ｂが形成されている。また、半導体層２４２の一部に接して、電極２４４ａおよび電極２
４４ｂ上に絶縁層２２８が形成されている。また、絶縁層２２８上に絶縁層２２９が形成
されている。また、絶縁層２２９上の半導体層２４２と重なる領域に電極２２４が形成さ
れている。
絶縁層２２９上に設けられた電極２２４は、絶縁層２２９、絶縁層２２８、および絶縁層
２２６に設けられた開口２４７ａおよび開口２４７ｂにおいて、電極２４３と電気的に接
続されている。よって、電極２２４と電極２４３には、同じ電位が供給される。また、開
口２４７ａおよび開口２４７ｂは、どちらか一方を設けなくてもよい。また、開口２４７
ａおよび開口２４７ｂの両方を設けなくてもよい。開口２４７ａおよび開口２４７ｂの両
方を設けない場合は、電極２２４と電極２４３に異なる電位を供給することができる。
［半導体層２４２のエネルギーバンド構造（２）］
図３１（Ｂ）は、図２８（Ｂ）にＤ３－Ｄ４の一点鎖線で示す部位のエネルギーバンド構
造図である。図３１（Ｂ）は、トランジスタ４５４のチャネル形成領域のエネルギーバン
ド構造を示している。
図３１（Ｂ）中、Ｅｃ３８４は、絶縁層２２８の伝導帯下端のエネルギーを示している。
半導体層２４２を半導体層２４２ａと半導体層２４２ｂの２層とすることで、トランジス
タの生産性を高めることができる。なお、半導体層２４２ｃを設けない分、トラップ準位
３９０の影響を受けやすくなるが、半導体層２４２を単層構造とした場合よりも高い電界
効果移動度を実現することができる。
また、目的によっては、バックゲートとして機能できる電極２２４を設けなくてもよい。
図２９（Ａ）はトランジスタ４５４ａの上面図である。図２９（Ｂ）および図２９（Ｃ）
は、図２９（Ａ）中に一点鎖線で示した部位Ｌ１－Ｌ２および部位Ｗ１－Ｗ２の断面図で
ある。トランジスタ４５４ａは、トランジスタ４５４から電極２２４、開口２４７ａおよ
び開口２４７ｂを省略した構成を有する。これらの電極や開口を設けないことで、トラン
ジスタの生産性を高めることができる。よって、半導体装置の生産性を高めることができ
る。
図３０に、ｓ－ｃｈａｎｎｅｌ構造を有するトランジスタの一例を示す。図３０に例示す
るトランジスタ４４８は、前述したトランジスタ４４７とほぼ同様の構成を有する。トラ
ンジスタ４４８はバックゲートを有するトップゲート型のトランジスタの一種である。図
３０（Ａ）はトランジスタ４４８の上面図である。図３０（Ｂ）は、図３０（Ａ）に一点
鎖線で示した部位Ｌ１－Ｌ２の断面図である。図３０（Ｃ）は、図３０（Ａ）に一点鎖線
で示した部位Ｗ１－Ｗ２の断面図である。
図３０は、トランジスタ４４８を構成する半導体層２４２にシリコンなどの無機半導体層
を用いる場合の構成例を示している。図３０において、基板２７１の上に電極２２４が設
けられ、電極２２４の上に絶縁層２７２が設けられている。また、絶縁層２７２が有する
凸部の上に半導体層２４２が形成されている。
半導体層２４２は、半導体層２４２ｉと、２つの半導体層２４２ｔと、２つの半導体層２
４２ｕとを有する。半導体層２４２ｉは、２つの半導体層２４２ｔの間に配置されている
。また、半導体層２４２ｉと２つの半導体層２４２ｔは、２つの半導体層２４２ｕの間に
配置されている。また、半導体層２４２ｉと重なる領域に電極２４３が設けられている。
トランジスタ４４８がオン状態の時に半導体層２４２ｉにチャネルが形成される。よって
、半導体層２４２ｉはチャネル形成領域として機能する。また、半導体層２４２ｔは低濃
度不純物領域（ＬＤＤ領域）として機能する。また、半導体層２４２ｕは高濃度不純物領
域として機能する。なお、２つの半導体層２４２ｔのうち、一方または両方の半導体層２
４２ｔを設けなくてもよい。また、２つの半導体層２４２ｕのうち、一方の半導体層２４
２ｕはソース領域として機能し、他方の半導体層２４２ｕはドレイン領域として機能する
。
絶縁層２２９上に設けられた電極２４４ａは、絶縁層２２６、絶縁層２２８、および絶縁
層２２９に設けられた開口２４７ｃにおいて、半導体層２４２ｕの一方と電気的に接続さ
れている。また、絶縁層２２９上に設けられた電極２４４ｂは、絶縁層２２６、絶縁層２
２８、および絶縁層２２９に設けられた開口２４７ｄにおいて、半導体層２４２ｕの他方
と電気的に接続されている。
絶縁層２２６上に設けられた電極２４３は、絶縁層２２６、および絶縁層２７２に設けら
れた開口２４７ａおよび開口２４７ｂにおいて、電極２２４と電気的に接続されている。
よって、電極２４３と電極２２４には、同じ電位が供給される。また、開口２４７ａおよ
び開口２４７ｂは、どちらか一方を設けなくてもよい。また、開口２４７ａおよび開口２
４７ｂの両方を設けなくてもよい。開口２４７ａおよび開口２４７ｂの両方を設けない場
合は、電極２４３と電極２２４に異なる電位を供給することができる。
＜成膜方法について＞
本明細書等に示す電極などの導電層、絶縁層、および半導体層は、ＣＶＤ（Ｃｈｅｍｉｃ
ａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、蒸着法、またはスパッタリング法などを
用いて形成することができる。一般に、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ
（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（
ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶＤ）法などに分類できる。また、大気圧下で成膜を行な
う常圧ＣＶＤ（ＡＰＣＶＤ：Ａｔｍｏｓｐｈｅｒｉｃ Ｐｒｅｓｓｕｒｅ ＣＶＤ）法な
どもある。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）
法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法などに分類
できる。
また、一般に、蒸着法は、抵抗加熱蒸着法、電子線蒸着法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ
Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）法、ＩＡＤ（Ｉｏｎ ｂｅａｍ Ａｓｓｉｓｔｅｄ Ｄｅｐｏｓｉｔｉｏｎ）法
、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などに分類できる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、ＭＯＣＶＤ法や蒸着法
などの、成膜時にプラズマを用いない成膜方法を用いると、被形成面にダメージが生じに
くく、また、欠陥の少ない膜が得られる。
また、一般に、スパッタリング法は、ＤＣスパッタリング法、マグネトロンスパッタリン
グ法、ＲＦスパッタリング法、イオンビームスパッタリング法、ＥＣＲ（Ｅｌｅｃｔｒｏ
ｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）スパッタリング法、対向ターゲットスパ
ッタリング法などに分類できる。
対向ターゲットスパッタリング法では、プラズマがターゲット間に閉じこめられるため、
基板へのプラズマダメージを低減することができる。また、ターゲットの傾きによっては
、スパッタリング粒子の基板への入射角度を浅くすることができるため、段差被覆性を高
めることができる。
なお、ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方
法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。した
がって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である
。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペク
ト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的
成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いる
ことが好ましい場合もある。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御するこ
とができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の
組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜し
ながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜す
ることができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用い
て成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くす
ることができる。したがって、トランジスタや半導体装置の生産性を高めることができる
場合がある。
＜基板＞
基板２７１として用いる材料に大きな制限はない。目的に応じて、透光性の有無や加熱処
理に耐えうる程度の耐熱性などを勘案して決定すればよい。例えばバリウムホウケイ酸ガ
ラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファ
イア基板などを用いることができる。また、基板２７１として、半導体基板、可撓性基板
（フレキシブル基板）、貼り合わせフィルム、基材フィルムなどを用いてもよい。
半導体基板としては、例えば、シリコン、もしくはゲルマニウムなどを材料とした単体半
導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウ
ム、酸化亜鉛、もしくは酸化ガリウムを材料とした化合物半導体基板などがある。また、
半導体基板は、単結晶半導体であってもよいし、多結晶半導体であってもよい。
可撓性基板、貼り合わせフィルム、基材フィルムなどの材料としては、例えば、ポリエチ
レンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサ
ルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）、ポリプロピレン、ポリ
エステル、ポリフッ化ビニル、ポリ塩化ビニル、ポリオレフィン、ポリアミド（ナイロン
、アラミドなど）、ポリイミド、ポリカーボネート、アラミド、エポキシ樹脂、アクリル
樹脂などを用いることができる。
基板２７１に用いる可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ま
しい。基板２７１に用いる可撓性基板は、例えば、線膨張率が１×１０－３／Ｋ以下、５
×１０－５／Ｋ以下、または１×１０－５／Ｋ以下である材質を用いればよい。特に、ア
ラミドは、線膨張率が低いため、可撓性基板として好適である。
＜絶縁層＞
絶縁層２７２、絶縁層２７３、絶縁層２７４、絶縁層２７５、絶縁層２８２、絶縁層２２
８、絶縁層２２６、絶縁層２２９、および絶縁層２７７は、窒化アルミニウム、酸化アル
ミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリ
コン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマ
ニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフ
ニウム、酸化タンタル、アルミニウムシリケートなどから選ばれた材料を、単層でまたは
積層して用いる。また、酸化物材料、窒化物材料、酸化窒化物材料、窒化酸化物材料のう
ち、複数の材料を混合した材料を用いてもよい。
なお、本明細書中において、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をい
う。また、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいう。なお、各元素
の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃ
ｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる
。
特に絶縁層２７５および絶縁層２２９は、不純物が透過しにくい絶縁性材料を用いて形成
することが好ましい。例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アル
ミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、
ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁材料を、単層
で、または積層で用いればよい。例えば、不純物が透過しにくい絶縁性材料として、酸化
アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化
ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸
化ネオジム、酸化ハフニウム、酸化タンタル、窒化シリコンなどを挙げることができる。
また、絶縁層２７３または絶縁層２２９として、絶縁性の高い酸化インジウム錫亜鉛（Ｉ
ｎ－Ｓｎ－Ｚｎ酸化物）などを用いてもよい。
絶縁層２７５に不純物が透過しにくい絶縁性材料を用いることで、基板２７１側からの不
純物の拡散を抑制し、トランジスタの信頼性を高めることができる。絶縁層２２９に不純
物が透過しにくい絶縁性材料を用いることで、絶縁層２２９側からの不純物の拡散を抑制
し、トランジスタの信頼性を高めることができる。
絶縁層２７２、絶縁層２７３、絶縁層２７４、絶縁層２８２、絶縁層２２８、絶縁層２２
６、絶縁層２２９、および絶縁層２７７として、これらの材料で形成される絶縁層を複数
積層して用いてもよい。絶縁層２７２、絶縁層２７３、絶縁層２７４、絶縁層２８２、絶
縁層２２８、絶縁層２２６、絶縁層２２９、および絶縁層２７７の形成方法は特に限定さ
れず、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法、スピンコート
法などの各種形成方法を用いることができる。
例えば、熱ＣＶＤ法を用いて、酸化アルミニウムを成膜する場合には、溶媒とアルミニウ
ム前駆体化合物を含む液体（ＴＭＡなど）を気化させた原料ガスと、酸化剤としてＨ２Ｏ
の２種類のガスを用いる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３で
ある。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブ
チルアルミニウム、アルミニウムトリス（２，２，６，６－テトラメチル－３，５－ヘプ
タンジオナート）などがある。
また、半導体層２４２として酸化物半導体を用いる場合、半導体層２４２中の水素濃度の
増加を防ぐために、絶縁層中の水素濃度を低減することが好ましい。特に、半導体層２４
２と接する絶縁層中の水素濃度を低減することが好ましい。具体的には、絶縁層中の水素
濃度を、ＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０
１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さ
らに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
なお、ＳＩＭＳ分析によって測定された濃度は、プラスマイナス４０％の変動を含む場合
がある。
また、半導体層２４２として酸化物半導体を用いる場合、絶縁層は、加熱により酸素が放
出される絶縁層（「過剰酸素を含む絶縁層」ともいう。）を用いて形成することが好まし
い。特に、半導体層２４２と接する絶縁層は、過剰酸素を含む絶縁層とすることが好まし
い。例えば、当該絶縁層の表面温度が１００℃以上７００℃以下、好ましくは１００℃以
上５００℃以下の加熱処理で行われるＴＤＳ分析において、酸素原子に換算した酸素の脱
離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以上
、または１．０×１０２０ａｔｏｍｓ／ｃｍ３以上である絶縁層が好ましい。
また、過剰酸素を含む絶縁層は、絶縁層に酸素を添加する処理を行って形成することもで
きる。酸素を添加する処理は、酸素雰囲気下による熱処理や、イオン注入装置、イオンド
ーピング装置またはプラズマ処理装置を用いて行うことができる。酸素を添加するための
ガスとしては、１６Ｏ２もしくは１８Ｏ２などの酸素ガス、亜酸化窒素ガスまたはオゾン
ガスなどを用いることができる。なお、本明細書では酸素を添加する処理を「酸素ドープ
処理」ともいう。
また、酸素を含む雰囲気中でスパッタリング法により絶縁層を成膜することで、被形成層
に酸素を導入することができる。
また、一般に、容量素子は対向する二つの電極の間に誘電体を挟む構成を有し、誘電体の
厚さが薄いほど（対向する二つの電極間距離が短いほど）、また、誘電体の誘電率が大き
いほど容量値が大きくなる。ただし、容量素子の容量値を増やすために誘電体を薄くする
と、トンネル効果などに起因して、二つの電極間に意図せずに流れる電流（以下、「リー
ク電流」ともいう。）が増加しやすくなり、また、容量素子の絶縁耐圧が低下しやすくな
る。
トランジスタのゲート電極、ゲート絶縁層、半導体層が重畳する部分は、容量素子として
機能する（以下、「ゲート容量」ともいう。）。なお、半導体層の、ゲート絶縁層を介し
てゲート電極と重畳する領域にチャネルが形成される。すなわち、ゲート電極とチャネル
形成領域が、容量素子の二つの電極として機能する。また、ゲート絶縁層が容量素子の誘
電体として機能する。ゲート容量の容量値は大きいほうが好ましいが、容量値を大きくす
るためにゲート絶縁層を薄くすると、前述のリーク電流の増加や、絶縁耐圧の低下といっ
た問題が生じやすい。
そこで、誘電体として、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、
窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０
））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０
、ｚ＞０））、酸化ハフニウム、または酸化イットリウムなどのｈｉｇｈ－ｋ材料を用い
ると、誘電体を厚くしても、容量素子の容量値を十分確保することが可能となる。
例えば、誘電体として誘電率が大きいｈｉｇｈ－ｋ材料を用いると、誘電体を厚くしても
、誘電体として酸化シリコンを用いた場合と同等の容量値を実現できるため、容量素子を
形成する二つの電極間に生じるリーク電流を低減できる。なお、誘電体をｈｉｇｈ－ｋ材
料と、他の絶縁材料との積層構造としてもよい。
また、絶縁層２２８は、平坦な表面を有する絶縁層である。絶縁層２２８としては、上記
絶縁性材料のほかに、ポリイミド、アクリル系樹脂、ベンゾシクロブテン系樹脂、ポリア
ミド、エポキシ系樹脂等の、耐熱性を有する有機材料を用いることができる。また上記有
機材料の他に、低誘電率材料（ｌｏｗ－ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラ
ス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形
成される絶縁層を複数積層してもよい。
なお、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ－Ｏ－
Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアル
キル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有して
いても良い。
絶縁層２２８の形成方法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法
、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法など）、印刷
法（スクリーン印刷、オフセット印刷など）などを用いればよい。
また、試料表面にＣＭＰ処理を行なってもよい。ＣＭＰ処理を行うことにより、試料表面
の凹凸を低減し、この後形成される絶縁層や導電層の被覆性を高めることができる。
＜半導体層＞
半導体層２４２としては、単結晶半導体、多結晶半導体、微結晶半導体、非晶質半導体な
どを用いることができる。半導体材料としては、例えば、シリコンや、ゲルマニウムなど
を用いることができる。また、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、酸
化物半導体、窒化物半導体などの化合物半導体や、有機半導体などを用いることができる
。
また、半導体層２４２として有機物半導体を用いる場合は、芳香環をもつ低分子有機材料
やπ電子共役系導電性高分子などを用いることができる。例えば、ルブレン、テトラセン
、ペンタセン、ペリレンジイミド、テトラシアノキノジメタン、ポリチオフェン、ポリア
セチレン、ポリパラフェニレンビニレンなどを用いることができる。
また、前述した通り、酸化物半導体のバンドギャップは２ｅＶ以上あるため、半導体層２
４２に酸化物半導体を用いると、オフ電流が極めて少ないトランジスタを実現することが
できる。また、ＯＳトランジスタは、ソースとドレイン間の絶縁耐圧が高い。よって、信
頼性の良好なトランジスタを提供できる。また、出力電圧が大きく高耐圧なトランジスタ
を提供できる。また、信頼性の良好な半導体装置などを提供できる。また、出力電圧が大
きく高耐圧な半導体装置を提供することができる。
本実施の形態では、半導体層２４２として酸化物半導体を用いる場合について説明する。
半導体層２４２に用いる酸化物半導体は、例えば、インジウム（Ｉｎ）を含む酸化物半導
体を用いることが好ましい。酸化物半導体は、例えば、インジウムを含むと、キャリア移
動度（電子移動度）が高くなる。また、酸化物半導体は、元素Ｍを含むと好ましい。
元素Ｍは、好ましくは、アルミニウム、ガリウム、イットリウムまたはスズなどである。
そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル
、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウ
ム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の
元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネル
ギーが高い元素である。元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きく
する機能を有する元素である。また、酸化物半導体は、亜鉛を含むと好ましい。酸化物半
導体は亜鉛を含むと結晶化しやすくなる場合がある。
ただし、半導体層２４２に用いる酸化物半導体は、インジウムを含む酸化物に限定されな
い。酸化物半導体は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物、酸化ガリウムなど
の、インジウムを含まず、亜鉛を含む酸化物、ガリウムを含む酸化物、スズを含む酸化物
半導体などであっても構わない。
例えば、半導体層２４２として、熱ＣＶＤ法でＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する
場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（Ｃ
Ｈ３）３）、およびジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いる。また、これらの組み合
わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）
３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を
用いることもできる。
例えば、半導体層２４２として、ＡＬＤ法で、ＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する
場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎＯ２層を形成し
、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＧａＯ層を形成し、
更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次繰り返し導入してＺｎＯ層を形成する
。なお、これらの層の順番はこの例に限らない。また、これらのガスを用いてＩｎＧａＯ
２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層
を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスで水をバブリングしたＨ
２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（
ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスやトリス（アセチルアセトナト）イン
ジウムを用いても良い。なお、トリス（アセチルアセトナト）インジウムは、Ｉｎ（ａｃ
ａｃ）３とも呼ぶ。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスやト
リス（アセチルアセトナト）ガリウムを用いても良い。なお、トリス（アセチルアセトナ
ト）ガリウムは、Ｇａ（ａｃａｃ）３とも呼ぶ。また、Ｚｎ（ＣＨ３）２ガスや、酢酸亜
鉛を用いても良い。これらのガス種には限定されない。
酸化物半導体をスパッタリング法で成膜する場合、パーティクル数低減のため、インジウ
ムを含むターゲットを用いると好ましい。また、元素Ｍの原子数比が高い酸化物ターゲッ
トを用いた場合、ターゲットの導電性が低くなる場合がある。インジウムを含むターゲッ
トを用いる場合、ターゲットの導電率を高めることができ、ＤＣ放電、ＡＣ放電が容易と
なるため、大面積の基板へ対応しやすくなる。したがって、半導体装置の生産性を高める
ことができる。
また、前述した通り、酸化物半導体をスパッタリング法で成膜する場合、ターゲットの原
子数比を、例えば、Ｉｎ：Ｍ：Ｚｎが３：１：１、３：１：２、３：１：４、１：１：０
．５、１：１：１、１：１：２、１：４：４、５：１：７、４：２：４．１、およびこれ
らの近傍などとすればよい。
なお、酸化物半導体をスパッタリング法で成膜すると、ターゲットの原子数比からずれた
原子数比の酸化物半導体が成膜される場合がある。特に、亜鉛は、ターゲットの原子数比
よりも成膜された膜の原子数比が小さくなる場合がある。具体的には、ターゲットに含ま
れる亜鉛の原子数比の４０ａｔｏｍｉｃ％以上９０ａｔｏｍｉｃ％程度以下となる場合が
ある。
半導体層２４２ａ、半導体層２４２ｂ、および半導体層２４２ｃは、ＩｎもしくはＧａの
一方、または両方を含む材料で形成することが好ましい。代表的には、Ｉｎ－Ｇａ酸化物
（ＩｎとＧａを含む酸化物）、Ｉｎ－Ｚｎ酸化物（ＩｎとＺｎを含む酸化物）、Ｉｎ－Ｍ
－Ｚｎ酸化物（Ｉｎと、元素Ｍと、Ｚｎを含む酸化物。元素Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｙ
、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆから選ばれた１種類以上の元素で、Ｉｎよりも酸素
との結合力が強い金属元素である。）がある。
半導体層２４２ａおよび半導体層２４２ｃは、半導体層２４２ｂを構成する金属元素のう
ち、１種類以上の同じ金属元素を含む材料により形成されることが好ましい。このような
材料を用いると、半導体層２４２ａおよび半導体層２４２ｂとの界面、ならびに半導体層
２４２ｃおよび半導体層２４２ｂとの界面に界面準位を生じにくくすることができる。よ
って、界面におけるキャリアの散乱や捕獲が生じにくく、トランジスタの電界効果移動度
を向上させることが可能となる。また、トランジスタのしきい値電圧のばらつきを低減す
ることが可能となる。よって、良好な電気特性を有する半導体装置を実現することが可能
となる。
また、半導体層２４２ｂがＩｎ－Ｍ－Ｚｎ酸化物であり、半導体層２４２ａおよび半導体
層２４２ｃもＩｎ－Ｍ－Ｚｎ酸化物であるとき、半導体層２４２ａおよび半導体層２４２
ｃをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、半導体層２４２ｂをＩｎ：Ｍ：Ｚ
ｎ＝ｘ２：ｙ２：ｚ２［原子数比］とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなる
ように半導体層２４２ａ、半導体層２４２ｃ、および半導体層２４２ｂを選択することが
できる。好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上大きくなるように半導
体層２４２ａ、半導体層２４２ｃ、および半導体層２４２ｂを選択する。さらに好ましく
は、ｙ１／ｘ１がｙ２／ｘ２よりも２倍以上大きくなるように半導体層２４２ａ、半導体
層２４２ｃ、および半導体層２４２ｂを選択する。より好ましくは、ｙ１／ｘ１がｙ２／
ｘ２よりも３倍以上大きくなるように半導体層２４２ａ、半導体層２４２ｃおよび半導体
層２４２ｂを選択する。ｙ１がｘ１以上であるとトランジスタに安定した電気特性を付与
できるため好ましい。ただし、ｙ１がｘ１の３倍以上になると、トランジスタの電界効果
移動度が低下してしまうため、ｙ１はｘ１の３倍未満であると好ましい。半導体層２４２
ａおよび半導体層２４２ｃを上記構成とすることにより、半導体層２４２ａおよび半導体
層２４２ｃを、半導体層２４２ｂよりも酸素欠損が生じにくい層とすることができる。
なお、半導体層２４２ａおよび半導体層２４２ｃがＩｎ－Ｍ－Ｚｎ酸化物であるとき、Ｉ
ｎおよび元素Ｍの和を１００ａｔｏｍｉｃ％としたときのＩｎと元素Ｍの原子数比率は、
好ましくはＩｎが５０ａｔｏｍｉｃ％未満、元素Ｍが５０ａｔｏｍｉｃ％以上、さらに好
ましくはＩｎが２５ａｔｏｍｉｃ％未満、元素Ｍが７５ａｔｏｍｉｃ％以上とする。また
、半導体層２４２ｂがＩｎ－Ｍ－Ｚｎ酸化物であるとき、Ｉｎおよび元素Ｍの和を１００
ａｔｏｍｉｃ％としたときのＩｎと元素Ｍの原子数比率は好ましくはＩｎが２５ａｔｏｍ
ｉｃ％以上、元素Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉ
ｃ％以上、元素Ｍが６６ａｔｏｍｉｃ％未満とする。
例えば、ＩｎまたはＧａを含む半導体層２４２ａ、およびＩｎまたはＧａを含む半導体層
２４２ｃとしてＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：４：５、
１：６：４、または１：９：６およびこれらの近傍の原子数比のターゲットを用いて形成
したＩｎ－Ｇａ－Ｚｎ酸化物や、Ｉｎ：Ｇａ＝１：９などの原子数比のターゲットを用い
て形成したＩｎ－Ｇａ酸化物や、酸化ガリウムなどを用いることができる。また、半導体
層２４２ｂとしてＩｎ：Ｇａ：Ｚｎ＝３：１：２、１：１：１、５：５：６、５：１：７
、または４：２：４．１およびこれらの近傍の原子数比のターゲットを用いて形成したＩ
ｎ－Ｇａ－Ｚｎ酸化物を用いることができる。なお、半導体層２４２ａ、半導体層２４２
ｂ、および半導体層２４２ｃの原子数比はそれぞれ、誤差として上記の原子数比のプラス
マイナス２０％の変動を含む。
また、ＯＳトランジスタに安定した電気特性を付与するためには、酸化物半導体層中の不
純物及び酸素欠損を低減して高純度真性化し、半導体層２４２を真性または実質的に真性
と見なせる酸化物半導体層とすることが好ましい。また、少なくとも半導体層２４２中の
チャネル形成領域が真性または実質的に真性と見なせる酸化物半導体層とすることが好ま
しい。
特に、半導体層２４２ｂ中の不純物および酸素欠損を低減して高純度真性化し、半導体層
２４２ｂを真性または実質的に真性と見なせる酸化物半導体層とすることが好ましい。ま
た、少なくとも半導体層２４２ｂ中のチャネル形成領域が真性または実質的に真性と見な
せる半導体層とすることが好ましい。
なお、実質的に真性と見なせる酸化物半導体層とは、酸化物半導体層中のキャリア密度が
、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは
１×１０１０／ｃｍ３未満であり、１×１０－９／ｃｍ３以上である酸化物半導体層をい
う。
また、半導体層２４２に酸化物半導体層を用いる場合は、ＣＡＡＣ－ＯＳ（Ｃ Ａｘｉｓ
Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
）を用いることが好ましい。ＣＡＡＣ－ＯＳは、ｃ軸配向した複数の結晶部を有する酸化
物半導体の一つである。
また、半導体層２４２に用いる酸化物半導体層は、ＣＡＡＣでない領域が当該酸化物半導
体層全体の２０％未満であることが好ましい。
ＣＡＡＣ－ＯＳは誘電率異方性を有する。具体的には、ＣＡＡＣ－ＯＳはａ軸方向および
ｂ軸方向の誘電率よりも、ｃ軸方向の誘電率が大きい。チャネルが形成される半導体層に
ＣＡＡＣ－ＯＳを用いて、ゲート電極をｃ軸方向に配置したトランジスタは、ｃ軸方向の
誘電率が大きいため、ゲート電極から生じる電界がＣＡＡＣ－ＯＳ全体に届きやすい。よ
って、サブスレッショルドスイング値（Ｓ値）を小さくすることができる。また、半導体
層にＣＡＡＣ－ＯＳを用いたトランジスタは、微細化によるＳ値の増大が生じにくい。
また、ＣＡＡＣ－ＯＳはａ軸方向およびｂ軸方向の誘電率が小さいため、ソースとドレイ
ン間に生じる電界の影響が緩和される。よって、チャネル長変調効果や、短チャネル効果
、などが生じにくく、トランジスタの信頼性を高めることができる。
ここで、チャネル長変調効果とは、ドレイン電圧がしきい値電圧よりも高い場合に、ドレ
イン側から空乏層が広がり、実効上のチャネル長が短くなる現象を言う。また、短チャネ
ル効果とは、チャネル長が短くなることにより、しきい値電圧の低下などの電気特性の悪
化が生じる現象を言う。微細なトランジスタほど、これらの現象による電気特性の劣化が
生じやすい。
酸化物半導体層の形成後、酸素ドープ処理を行ってもよい。また、酸化物半導体層に含ま
れる水分または水素などの不純物をさらに低減して、酸化物半導体層を高純度化するため
に、加熱処理を行うことが好ましい。
例えば、減圧雰囲気下、窒素や希ガスなどの不活性雰囲気下、酸化性雰囲気下、又は超乾
燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定
した場合の水分量が２０ｐｐｍ（露点換算で－５５℃）以下、好ましくは１ｐｐｍ以下、
好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体層に加熱処理を施す。なお
、酸化性雰囲気とは、酸素、オゾンまたは窒化酸素などの酸化性ガスを１０ｐｐｍ以上含
有する雰囲気をいう。また、不活性雰囲気とは、前述の酸化性ガスが１０ｐｐｍ未満であ
り、その他、窒素または希ガスで充填された雰囲気をいう。
また、加熱処理を行うことにより、不純物の放出と同時に絶縁層２２６に含まれる酸素を
酸化物半導体層中に拡散させ、当該酸化物半導体層に含まれる酸素欠損を低減することが
できる。なお、不活性雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガス
を１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。な
お、加熱処理は、酸化物半導体層の形成後であればいつ行ってもよい。
加熱処理に用いる加熱装置に特別な限定はなく、抵抗発熱体などの発熱体からの熱伝導ま
たは熱輻射によって、被処理物を加熱する装置であってもよい。例えば、電気炉や、ＬＲ
ＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒ
ｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、
メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウム
ランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を
加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。
加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えば
よい。処理時間は２４時間以内とする。２４時間を超える加熱処理は生産性の低下を招く
ため好ましくない。
＜電極＞
電極２４３、電極２２４、電極２４４ａ、電極２４４ｂ、電極２２５ａ、および電極２２
５ｂを形成するための導電性材料としては、アルミニウム、クロム、銅、銀、金、白金、
タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニ
オブ、マンガン、マグネシウム、ジルコニウム、ベリリウムなどから選ばれた金属元素を
１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶
シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイド
を用いてもよい。これらの材料で形成される導電層を複数積層して用いてもよい。
また、電極２４３、電極２２４、電極２４４ａ、電極２４４ｂ、電極２２５ａ、および電
極２２５ｂを形成するための導電性材料に、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ
Ｔｉｎ Ｏｘｉｄｅ）、酸化タングステンを含むインジウム酸化物、酸化タングステン
を含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むイ
ンジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物など
の酸素を含む導電性材料、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を適用
することもできる。また、前述した金属元素を含む材料と、酸素を含む導電性材料を組み
合わせた積層構造とすることもできる。また、前述した金属元素を含む材料と、窒素を含
む導電性材料を組み合わせた積層構造とすることもできる。また、前述した金属元素を含
む材料、酸素を含む導電性材料、および窒素を含む導電性材料を組み合わせた積層構造と
することもできる。導電性材料の形成方法は特に限定されず、蒸着法、ＣＶＤ法、スパッ
タリング法などの各種形成方法を用いることができる。
＜コンタクトプラグ＞
コンタクトプラグとしては、例えば、タングステン、ポリシリコン等の埋め込み性の高い
導電性材料を用いることができる。また、当該材料の側面および底面を、チタン層、窒化
チタン層またはこれらの積層からなるバリア層（拡散防止層）で覆ってもよい。この場合
、バリア層も含めてコンタクトプラグという場合がある。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが
可能である。
（実施の形態３）
上記実施の形態で開示したシフトレジスタは、表示装置の駆動回路に用いることができる
。本実施の形態では、上記実施の形態で開示したシフトレジスタを表示装置に用いる例に
ついて、図面を用いて説明する。図３２（Ａ）は、表示装置５００の構成例を説明するブ
ロック図である。
図３２（Ａ）に示す表示装置５００は、駆動回路５１１、駆動回路５２１ａ、駆動回路５
２１ｂ、および表示領域５３１を有している。なお、駆動回路５１１、駆動回路５２１ａ
、および駆動回路５２１ｂをまとめて「駆動回路」または「周辺駆動回路」という場合が
ある。
駆動回路５２１ａ、駆動回路５２１ｂは、例えば走査線駆動回路として機能できる。また
、駆動回路５１１は、例えば信号線駆動回路として機能できる。なお、駆動回路５２１ａ
、および駆動回路５２１ｂは、どちらか一方のみとしてもよい。また、表示領域５３１を
挟んで駆動回路５１１と向き合う位置に、何らかの回路を設けてもよい。
また、図３２（Ａ）に例示する表示装置５００は、各々が略平行に配設され、且つ、駆動
回路５２１ａ、および／または駆動回路５２１ｂによって電位が制御されるｐ本の配線５
３５と、各々が略平行に配設され、且つ、駆動回路５１１によって電位が制御されるｑ本
の配線５３６と、を有する。さらに、表示領域５３１はマトリクス状に配設された複数の
画素５３２を有する。画素５３２は、画素回路５３４および表示素子を有する。
また、３つの画素５３２を１つの画素として機能させることで、フルカラー表示を実現す
ることができる。３つの画素５３２は、それぞれが赤色光、緑色光、または青色光の、透
過率、反射率、または発光光量などを制御する。なお、３つの画素５３２で制御する光の
色は赤、緑、青の組み合わせに限らず、黄、シアン、マゼンダであってもよい。
また、赤色光、緑色光、青色光を制御する画素に、白色光を制御する画素５３２を加えて
、４つの画素５３２をまとめて１つの画素として機能させてもよい。白色光を制御する画
素５３２を加えることで、表示領域の輝度を高めることができる。また、１つの画素とし
て機能させる画素５３２を増やし、赤、緑、青、黄、シアン、およびマゼンダを適宜組み
合わせて用いることにより、再現可能な色域を広げることができる。
画素を１９２０×１０８０のマトリクス状に配置すると、いわゆるフルハイビジョン（「
２Ｋ解像度」、「２Ｋ１Ｋ」、「２Ｋ」などとも言われる。）の解像度で表示可能な表示
装置５００を実現することができる。また、例えば、画素を３８４０×２１６０のマトリ
クス状に配置すると、いわゆるウルトラハイビジョン（「４Ｋ解像度」、「４Ｋ２Ｋ」、
「４Ｋ」などとも言われる。）の解像度で表示可能な表示装置５００を実現することがで
きる。また、例えば、画素を７６８０×４３２０のマトリクス状に配置すると、いわゆる
スーパーハイビジョン（「８Ｋ解像度」、「８Ｋ４Ｋ」、「８Ｋ」などとも言われる。）
の解像度で表示可能な表示装置５００を実現することができる。画素を増やすことで、１
６Ｋや３２Ｋの解像度で表示可能な表示装置５００を実現することも可能である。
ｇ行目の配線５３５＿ｇ（ｇは１以上ｐ以下の自然数。）は、表示領域５３１においてｐ
行ｑ列（ｐ、ｑは、ともに１以上の自然数。）に配設された複数の画素５３２のうち、ｇ
行に配設されたｑ個の画素５３２と電気的に接続される。また、ｈ列目の配線５３６＿ｈ
（ｈは１以上ｑ以下の自然数。）は、ｐ行ｑ列に配設された画素５３２のうち、ｈ列に配
設されたｐ個の画素５３２に電気的に接続される。
〔表示素子〕
表示装置５００は、様々な形態を用いること、または様々な表示素子を有することが出来
る。表示素子の一例としては、ＥＬ（エレクトロルミネッセンス）素子（有機ＥＬ素子、
無機ＥＬ素子、または、有機物及び無機物を含むＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色
ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジ
スタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバ
ルブ（ＧＬＶ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表
示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シ
ャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェロメトリック・モジ
ュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素
子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチュー
ブを用いた表示素子、など、電気的または磁気的作用により、コントラスト、輝度、反射
率、透過率などが変化する表示媒体を有するものがある。また、表示素子として量子ドッ
トを用いてもよい。
ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子
を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又は
ＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ－ｃｏｎｄｕｃｔｉｏｎ Ｅｌ
ｅｃｔｒｏｎ－ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。量子ドットを用いた表示
装置の一例としては、量子ドットディスプレイなどがある。液晶素子を用いた表示装置の
一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ
、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などが
ある。電子インク、電子粉流体（登録商標）、又は電気泳動素子を用いた表示装置の一例
としては、電子ペーパーなどがある。表示装置はプラズマディスプレイパネル（ＰＤＰ）
であってもよい。
なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電
極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、
画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。
さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である
。これにより、さらに、消費電力を低減することができる。
なお、ＬＥＤを用いる場合、ＬＥＤの電極や窒化物半導体の下に、グラフェンやグラファ
イトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜として
もよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物
半導体、例えば、結晶を有するｎ型ＧａＮ半導体層などを容易に成膜することができる。
さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤを構成するこ
とができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との
間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤが有するＧａＮ半導体層は、ＭＯＣＶＤで
成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤが有するＧａＮ半導体
層は、スパッタ法で成膜することも可能である。
図３２（Ｂ）、図３２（Ｃ）、図３３（Ａ）、および図３３（Ｂ）は、画素５３２に用い
ることができる回路構成例を示している。
〔発光表示装置用画素回路の一例〕
図３２（Ｂ）に示す画素回路５３４は、トランジスタ４６１と、容量素子４６３と、トラ
ンジスタ４６８と、トランジスタ４６４と、を有する。また、図３２（Ｂ）に示す画素回
路５３４は、表示素子として機能できる発光素子４６９と電気的に接続されている。
トランジスタ４６１のソース電極およびドレイン電極の一方は、配線５３６＿ｈに電気的
に接続される。さらに、トランジスタ４６１のゲート電極は、配線５３５＿ｇに電気的に
接続される。配線５３６＿ｈからはビデオ信号が供給される。
トランジスタ４６１は、ビデオ信号のノード４６５への書き込みを制御する機能を有する
。
容量素子４６３の一対の電極の一方は、ノード４６５に電気的に接続され、他方は、ノー
ド４６７に電気的に接続される。また、トランジスタ４６１のソース電極およびドレイン
電極の他方は、ノード４６５に電気的に接続される。
容量素子４６３は、ノード４６５に書き込まれたデータを保持する保持容量としての機能
を有する。
トランジスタ４６８のソース電極およびドレイン電極の一方は、電位供給線ＶＬ＿ａに電
気的に接続され、他方はノード４６７に電気的に接続される。さらに、トランジスタ４６
８のゲート電極は、ノード４６５に電気的に接続される。
トランジスタ４６４のソース電極およびドレイン電極の一方は、電位供給線Ｖ０に電気的
に接続され、他方はノード４６７に電気的に接続される。さらに、トランジスタ４６４の
ゲート電極は、配線５３５＿ｇに電気的に接続される。
発光素子４６９のアノードまたはカソードの一方は、電位供給線ＶＬ＿ｂに電気的に接続
され、他方は、ノード４６７に電気的に接続される。
発光素子４６９としては、例えば有機エレクトロルミネセンス素子（有機ＥＬ素子ともい
う）などを用いることができる。ただし、発光素子４６９としては、これに限定されず、
例えば無機材料からなる無機ＥＬ素子を用いても良い。
例えば、電位供給線ＶＬ＿ａまたは電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが
与えられ、他方には、低電源電位ＶＳＳが与えられる。
図３２（Ｂ）の画素回路５３４を有する表示装置５００では、駆動回路５２１ａ、および
／または駆動回路５２１ｂにより各行の画素５３２を順次選択し、トランジスタ４６１、
およびトランジスタ４６４をオン状態にしてビデオ信号をノード４６５に書き込む。
ノード４６５にデータが書き込まれた画素５３２は、トランジスタ４６１、およびトラン
ジスタ４６４がオフ状態になることで保持状態になる。さらに、ノード４６５に書き込ま
れたデータの電位に応じてトランジスタ４６８のソース電極とドレイン電極の間に流れる
電流量が制御され、発光素子４６９は、流れる電流量に応じた輝度で発光する。これを行
毎に順次行うことにより、画像を表示できる。
また、図３３（Ａ）に示すように、トランジスタ４６１、トランジスタ４６４、およびト
ランジスタ４６８として、バックゲートを有するトランジスタを用いてもよい。図３３（
Ａ）に示すトランジスタ４６１、およびトランジスタ４６４は、ゲートがバックゲートと
電気的に接続されている。よって、ゲートとバックゲートが常に同じ電位となる。また、
トランジスタ４６８はバックゲートがノード４６７と電気的に接続されている。よって、
バックゲートがノード４６７と常に同じ電位となる。
〔液晶表示装置用画素回路の一例〕
図３２（Ｃ）に示す画素回路５３４は、トランジスタ４６１と、容量素子４６３と、を有
する。また、図３２（Ｃ）に示す画素回路５３４は、表示素子として機能できる液晶素子
４６２と電気的に接続されている。
液晶素子４６２の一対の電極の一方の電位は、画素回路５３４の仕様に応じて適宜設定さ
れる。例えば、液晶素子４６２の一対の電極の一方に、共通の電位（コモン電位）を与え
てもよいし、容量線ＣＬと同電位としてもよい。また、液晶素子４６２の一対の電極の一
方に、画素５３２毎に異なる電位を与えてもよい。液晶素子４６２の一対の電極の他方は
ノード４６６に電気的に接続されている。液晶素子４６２は、ノード４６６に書き込まれ
るデータにより配向状態が設定される。
液晶素子４６２を備える表示装置の駆動方法としては、例えば、ＴＮ（Ｔｗｉｓｔｅｄ
Ｎｅｍａｔｉｃ）モード、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モー
ド、ＶＡモード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ Ａｌｉｇｎｅｄ Ｍｉ
ｃｒｏ－ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂ
ｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉ
ｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑ
ｕｉｄ Ｃｒｙｓｔａｌ）モード、ＭＶＡモード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒ
ｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳモード、ＦＦＳモード、またはＴＢＡ
（Ｔｒａｎｓｖｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。
また、表示装置の駆動方法としては、上述した駆動方法の他、ＥＣＢ（Ｅｌｅｃｔｒｉｃ
ａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐ
ｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ
（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホ
ストモードなどがある。ただし、これに限定されず、液晶素子およびその駆動方式として
様々なものを用いることができる。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液
晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これら
の液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイ
ラルネマチック相、等方相等を示す。
また、配向膜を用いないブルー相（Ｂｌｕｅ Ｐｈａｓｅ）を示す液晶を用いてもよい。
ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック
相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現し
ないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物
を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が
１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、かつ、視野角依
存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビ
ング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示
装置の不良や破損を軽減することができる。よって液晶表示装置の生産性を向上させるこ
とが可能となる。
また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に
分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれる
方法を用いることができる。
また、液晶材料の固有抵抗は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０１１
Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本明細
書における固有抵抗の値は、２０℃で測定した値とする。
ｇ行ｈ列目の画素回路５３４において、トランジスタ４６１のソース電極およびドレイン
電極の一方は、配線５３６＿ｈに電気的に接続され、他方はノード４６６に電気的に接続
される。トランジスタ４６１のゲート電極は、配線５３５＿ｇに電気的に接続される。配
線５３６＿ｈからはビデオ信号が供給される。トランジスタ４６１は、ノード４６６への
ビデオ信号の書き込みを制御する機能を有する。
容量素子４６３の一対の電極の一方は、特定の電位が供給される配線（以下、容量線ＣＬ
）に電気的に接続され、他方は、ノード４６６に電気的に接続される。なお、容量線ＣＬ
の電位の値は、画素回路５３４の仕様に応じて適宜設定される。容量素子４６３は、ノー
ド４６６に書き込まれたデータを保持する保持容量としての機能を有する。
例えば、図３２（Ｃ）の画素回路５３４を有する表示装置５００では、駆動回路５２１ａ
、および／または駆動回路５２１ｂにより各行の画素回路５３４を順次選択し、トランジ
スタ４６１をオン状態にしてノード４６６にビデオ信号を書き込む。
ノード４６６にビデオ信号が書き込まれた画素回路５３４は、トランジスタ４６１がオフ
状態になることで保持状態になる。これを行毎に順次行うことにより、表示領域５３１に
画像を表示できる。
また、図３３（Ｂ）に示すように、トランジスタ４６１にバックゲートを有するトランジ
スタを用いてもよい。図３３（Ｂ）に示すトランジスタ４６１は、ゲートがバックゲート
と電気的に接続されている。よって、ゲートとバックゲートが常に同じ電位となる。
〔周辺回路の構成例〕
図３４（Ａ）に駆動回路５１１の構成例を示す。駆動回路５１１は、シフトレジスタ５１
２、ラッチ回路５１３、およびバッファ５１４を有する。また、図３４（Ｂ）に駆動回路
５２１ａの構成例を示す。駆動回路５２１ａは、シフトレジスタ５２２、およびバッファ
５２３を有する。駆動回路５２１ｂも駆動回路５２１ａと同様の構成とすることができる
。
シフトレジスタ５１２およびシフトレジスタ５２２にはスタートパルスＳＰ、クロック信
号ＣＬＫなどが入力される。シフトレジスタ５１２およびシフトレジスタ５２２として、
上記実施の形態に開示したシフトレジスタを用いることができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが
可能である。
（実施の形態４）
上記実施の形態に示したトランジスタを用いて、シフトレジスタを含む駆動回路の一部ま
たは全体を画素部と同じ基板上に一体形成し、システムオンパネルを形成することができ
る。上記実施の形態に示したトランジスタを用いることが可能な表示装置の構成例につい
て、図３５および図３６を用いて説明する。
〔液晶表示装置とＥＬ表示装置〕
表示装置の一例として、液晶素子を用いた表示装置およびＥＬ素子を用いた表示装置につ
いて説明する。図３５（Ａ）において、第１の基板４００１上に設けられた画素部４００
２を囲むようにして、シール材４００５が設けられ、第２の基板４００６によって封止さ
れている。図３５（Ａ）においては、第１の基板４００１上のシール材４００５によって
囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体または多結晶
半導体で形成された信号線駆動回路４００３、および走査線駆動回路４００４が実装され
ている。また、信号線駆動回路４００３、走査線駆動回路４００４、または画素部４００
２に与えられる各種信号および電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃ
ｉｒｃｕｉｔ）４０１８ａ、ＦＰＣ４０１８ｂから供給されている。
図３５（Ｂ）および図３５（Ｃ）において、第１の基板４００１上に設けられた画素部４
００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられて
いる。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設け
られている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００
１とシール材４００５と第２の基板４００６とによって、表示素子と共に封止されている
。図３５（Ｂ）および図３５（Ｃ）においては、第１の基板４００１上のシール材４００
５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体ま
たは多結晶半導体で形成された信号線駆動回路４００３が実装されている。図３５（Ｂ）
および図３５（Ｃ）においては、信号線駆動回路４００３、走査線駆動回路４００４、ま
たは画素部４００２に与えられる各種信号および電位は、ＦＰＣ４０１８から供給されて
いる。
また図３５（Ｂ）および図３５（Ｃ）においては、信号線駆動回路４００３を別途形成し
、第１の基板４００１に実装している例を示しているが、この構成に限定されない。走査
線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回
路の一部のみを別途形成して実装しても良い。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ワイヤボンデ
ィング、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ
Ｐａｃｋａｇｅ）、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）などを用いることができる。図
３５（Ａ）は、ＣＯＧにより信号線駆動回路４００３、走査線駆動回路４００４を実装す
る例であり、図３５（Ｂ）は、ＣＯＧにより信号線駆動回路４００３を実装する例であり
、図３５（Ｃ）は、ＴＣＰにより信号線駆動回路４００３を実装する例である。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラ
を含むＩＣ等を実装した状態にあるモジュールとを含む場合がある。
また第１の基板上に設けられた画素部および走査線駆動回路は、トランジスタを複数有し
ており、上記実施の形態で示したトランジスタを適用することができる。
図３６（Ａ）および図３６（Ｂ）は、図３５（Ｂ）中でＮ１－Ｎ２の鎖線で示した部位の
断面構成を示す断面図である。図３６（Ａ）および図３６（Ｂ）に示す表示装置は電極４
０１５を有しており、電極４０１５はＦＰＣ４０１８が有する端子と異方性導電層４０１
９を介して、電気的に接続されている。また、電極４０１５は、絶縁層４１１２、絶縁層
４１１１、および絶縁層４１１０に形成された開口において配線４０１４と電気的に接続
されている。
電極４０１５は、第１の電極層４０３０と同じ導電層から形成され、配線４０１４は、ト
ランジスタ４０１０、およびトランジスタ４０１１のソース電極およびドレイン電極と同
じ導電層で形成されている。
また第１の基板４００１上に設けられた画素部４００２と走査線駆動回路４００４は、ト
ランジスタを複数有しており、図３６（Ａ）および図３６（Ｂ）では、画素部４００２に
含まれるトランジスタ４０１０と、走査線駆動回路４００４に含まれるトランジスタ４０
１１とを例示している。図３６（Ａ）では、トランジスタ４０１０およびトランジスタ４
０１１上に、絶縁層４１１２、絶縁層４１１１、および絶縁層４１１０が設けられ、図３
６（Ｂ）では、絶縁層４１１２の上に隔壁４５１０が形成されている。
また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１０２上に設けら
れている。また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１０２
上に形成された電極４０１７を有し、電極４０１７上に絶縁層４１０３が形成されている
。
電極４０１７はバックゲート電極として機能することができる。
トランジスタ４０１０およびトランジスタ４０１１は、上記実施の形態で示したトランジ
スタを用いることができる。上記実施の形態で例示したトランジスタは、電気特性変動が
抑制されており、電気的に安定である。よって、図３６（Ａ）および図３６（Ｂ）で示す
本実施の形態の表示装置を信頼性の高い表示装置とすることができる。
なお、図３６（Ａ）および図３６（Ｂ）では、トランジスタ４０１０およびトランジスタ
４０１１として、上記実施の形態に示したトランジスタ４５２と同様の構造を有するトラ
ンジスタを用いる場合について例示している。
また、図３６（Ａ）および図３６（Ｂ）に示す表示装置は、容量素子４０２０を有する。
容量素子４０２０は、トランジスタ４０１０のソース電極またはドレイン電極の一方の一
部と、電極４０２１が絶縁層４１０３を介して重なる領域を有する。電極４０２１は、電
極４０１７と同じ導電層で形成されている。
一般に、表示装置に設けられる容量素子の容量は、画素部に配置されるトランジスタのリ
ーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。容量素子の
容量は、トランジスタのオフ電流等を考慮して設定すればよい。
例えば、液晶表示装置の画素部にＯＳトランジスタを用いることにより、容量素子の容量
を、液晶容量に対して１／３以下、さらには１／５以下とすることができる。ＯＳトラン
ジスタを用いることにより、容量素子の形成を省略することもできる。
画素部４００２に設けられたトランジスタ４０１０は表示素子と電気的に接続する。図３
６（Ａ）は、表示素子として液晶素子を用いた液晶表示装置の一例である。図３６（Ａ）
において、表示素子である液晶素子４０１３は、第１の電極層４０３０、第２の電極層４
０３１、および液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜と
して機能する絶縁層４０３２、絶縁層４０３３が設けられている。第２の電極層４０３１
は第２の基板４００６側に設けられ、第１の電極層４０３０と第２の電極層４０３１は液
晶層４００８を介して重畳する。
またスペーサ４０３５は絶縁層を選択的にエッチングすることで得られる柱状のスペーサ
であり、第１の電極層４０３０と第２の電極層４０３１との間隔（セルギャップ）を制御
するために設けられている。なお球状のスペーサを用いていても良い。
なお、トランジスタ４０１０およびトランジスタ４０１１としてＯＳトランジスタを用い
ることが好ましい。ＯＳトランジスタは、オフ状態における電流値（オフ電流値）を低く
することができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電
源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少な
くすることができるため、消費電力を抑制する効果を奏する。
また、ＯＳトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能
である。よって、表示装置の駆動回路部や画素部に上記トランジスタを用いることで、高
画質な画像を提供することができる。また、同一基板上に駆動回路部または画素部を作り
分けて作製することが可能であるため、表示装置の部品点数を削減することができる。
また、表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射
防止部材などの光学部材（光学基板）などを適宜設けてもよい。例えば、偏光基板および
位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライト
などを用いてもよい。
また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素
子（「ＥＬ素子」ともいう。）を適用することができる。ＥＬ素子は、一対の電極の間に
発光性の化合物を含む層（「ＥＬ層」ともいう。）を有する。一対の電極間に、ＥＬ素子
の閾値電圧よりも大きい電位差を生じさせると、ＥＬ層に陽極側から正孔が注入され、陰
極側から電子が注入される。注入された電子と正孔はＥＬ層において再結合し、ＥＬ層に
含まれる発光物質が発光する。
また、ＥＬ素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別さ
れ、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、電圧を印加することにより、一方の電極から電子、他方の電極から正孔
がそれぞれＥＬ層に注入される。そして、それらキャリア（電子および正孔）が再結合す
ることにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る
際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素
子と呼ばれる。
なお、ＥＬ層は、発光性の化合物以外に、正孔注入性の高い物質、正孔輸送性の高い物質
、正孔ブロック材料、電子輸送性の高い物質、電子注入性の高い物質、またはバイポーラ
性の物質（電子輸送性および正孔輸送性が高い物質）などを有していてもよい。
ＥＬ層は、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法な
どの方法で形成することができる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー－ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
発光素子は発光を取り出すために少なくとも一対の電極の一方が透明であればよい。そし
て、基板上にトランジスタおよび発光素子を形成し、当該基板とは逆側の面から発光を取
り出す上面射出（トップエミッション）構造や、基板側の面から発光を取り出す下面射出
（ボトムエミッション）構造や、両面から発光を取り出す両面射出（デュアルエミッショ
ン）構造の発光素子があり、どの射出構造の発光素子も適用することができる。
図３６（Ｂ）は、表示素子として発光素子を用いた発光表示装置（「ＥＬ表示装置」とも
いう。）の一例である。表示素子である発光素子４５１３は、画素部４００２に設けられ
たトランジスタ４０１０と電気的に接続している。なお発光素子４５１３の構成は、第１
の電極層４０３０、発光層４５１１、第２の電極層４０３１の積層構造であるが、この構
成に限定されない。発光素子４５１３から取り出す光の方向などに合わせて、発光素子４
５１３の構成は適宜変えることができる。
隔壁４５１０は、有機絶縁材料、または無機絶縁材料を用いて形成する。特に感光性の樹
脂材料を用い、第１の電極層４０３０上に開口部を形成し、その開口部の側面が連続した
曲率を持って形成される傾斜面となるように形成することが好ましい。
発光層４５１１は、単数の層で構成されていても、複数の層が積層されるように構成され
ていてもどちらでも良い。
発光素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層
４０３１および隔壁４５１０上に保護層を形成してもよい。保護層としては、窒化シリコ
ン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、
窒化酸化アルミニウム、ＤＬＣ（Ｄｉａｍｏｎｄ Ｌｉｋｅ Ｃａｒｂｏｎ）などを形成
することができる。また、第１の基板４００１、第２の基板４００６、およびシール材４
００５によって封止された空間には充填材４５１４が設けられ密封されている。このよう
に、外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフ
ィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好
ましい。
充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂また
は熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル樹脂、ポ
リイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ
（エチレンビニルアセテート）などを用いることができる。また、充填材４５１４に乾燥
剤が含まれていてもよい。
シール材４００５には、ガラスフリットなどのガラス材料や、二液混合型の樹脂などの常
温で硬化する硬化樹脂、光硬化性の樹脂、熱硬化性の樹脂などの樹脂材料を用いることが
できる。また、シール材４００５に乾燥剤が含まれていてもよい。
また、必要であれば、発光素子の射出面に偏光板、または円偏光板（楕円偏光板を含む）
、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けても
よい。また、偏光板または円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸に
より反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
また、発光素子をマイクロキャビティ構造とすることで、色純度の高い光を取り出すこと
ができる。また、マイクロキャビティ構造とカラーフィルタを組み合わせることで、映り
込みが低減し、表示画像の視認性を高めることができる。
表示素子に電圧を印加する第１の電極層および第２の電極層（画素電極層、共通電極層、
対向電極層などともいう）においては、取り出す光の方向、電極層が設けられる場所、お
よび電極層のパターン構造によって透光性、反射性を選択すればよい。
第１の電極層４０３０、第２の電極層４０３１は、酸化タングステンを含むインジウム酸
化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化
物、インジウム錫酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物
、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いるこ
とができる。
また、第１の電極層４０３０、第２の電極層４０３１はタングステン（Ｗ）、モリブデン
（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎ
ｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタ
ン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）などの金属
、またはその合金、もしくはその金属窒化物から一種以上を用いて形成することができる
。
また、第１の電極層４０３０、第２の電極層４０３１として、導電性高分子（導電性ポリ
マーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子として
は、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若
しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導
体、または、アニリン、ピロールおよびチオフェンの２種以上からなる共重合体若しくは
その誘導体などがあげられる。
また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回路
を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
上記実施の形態で示したシフトレジスタを用いることで、信頼性のよい表示装置を提供す
ることができる。また、上記実施の形態で示したトランジスタを用いることで、表示装置
の信頼性をさらに高めることができる。また、上記実施の形態で示したトランジスタを用
いることで、高精細化や、大面積化が可能で、表示品質の良い表示装置を提供することが
できる。また、消費電力が低減された表示装置を提供することができる。
〔表示モジュール〕
上述したシフトレジスタまたはトランジスタを使用した半導体装置の一例として、表示モ
ジュールについて説明する。図３７に示す表示モジュール６０００は、上部カバー６００
１と下部カバー６００２との間に、ＦＰＣ６００３に接続されたタッチセンサ６００４、
ＦＰＣ６００５に接続された表示パネル６００６、バックライトユニット６００７、フレ
ーム６００９、プリント基板６０１０、バッテリ６０１１を有する。なお、バックライト
ユニット６００７、バッテリ６０１１、タッチセンサ６００４などは、設けられない場合
もある。
本発明の一態様の半導体装置は、例えば、タッチセンサ６００４、表示パネル６００６、
プリント基板６０１０に実装された集積回路などに用いることができる。例えば、表示パ
ネル６００６に前述した表示装置を用いることができる。
上部カバー６００１および下部カバー６００２は、タッチセンサ６００４や表示パネル６
００６などのサイズに合わせて、形状や寸法を適宜変更することができる。
タッチセンサ６００４は、抵抗膜方式または静電容量方式のタッチセンサを表示パネル６
００６に重畳して用いることができる。表示パネル６００６にタッチセンサの機能を付加
することも可能である。例えば、表示パネル６００６の各画素内にタッチセンサ用電極を
設け、静電容量方式のタッチパネル機能を付加することなども可能である。または、表示
パネル６００６の各画素内に光センサを設け、光学式のタッチセンサの機能を付加するこ
となども可能である。
バックライトユニット６００７は、光源６００８を有する。光源６００８をバックライト
ユニット６００７の端部に設け、光拡散板を用いる構成としてもよい。また、表示パネル
６００６に発光表示装置などを用いる場合は、バックライトユニット６００７を省略する
ことができる。
フレーム６００９は、表示パネル６００６の保護機能の他、プリント基板６０１０側から
発生する電磁波を遮断するための電磁シールドとしての機能を有する。また、フレーム６
００９は、放熱板としての機能を有していてもよい。
プリント基板６０１０は、電源回路、ビデオ信号およびクロック信号を出力するための信
号処理回路などを有する。電源回路に電力を供給する電源としては、バッテリ６０１１で
あってもよいし、商用電源であってもよい。なお、電源として商用電源を用いる場合には
、バッテリ６０１１を省略することができる。
また、表示モジュール６０００に、偏光板、位相差板、プリズムシートなどの部材を追加
して設けてもよい。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが
可能である。
（実施の形態５）
本実施の形態では、本明細書等に開示した半導体装置などを用いた電子機器の一例につい
て説明する。
本発明の一態様に係る半導体装置を用いた電子機器として、テレビ、モニタ等の表示装置
、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッ
サ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶さ
れた静止画又は動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープ
レコーダ、ヘッドホンステレオ、ステレオ、置き時計、壁掛け時計、コードレス電話子機
、トランシーバ、自動車電話、携帯電話、携帯情報端末、タブレット型端末、携帯型ゲー
ム機、パチンコ機などの固定式ゲーム機、電卓、電子手帳、電子書籍、電子翻訳機、音声
入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波
加熱装置、電気炊飯器、電気洗濯機、電気掃除機、温水器、扇風機、毛髪乾燥機、エアコ
ンディショナー、加湿器、除湿器などの空調設備、食器洗い器、食器乾燥器、衣類乾燥器
、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、懐中電
灯、チェーンソー等の工具、煙感知器、透析装置等の医療機器などが挙げられる。さらに
、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力
貯蔵システム、電力の平準化やスマートグリッドのための蓄電装置等の産業機器が挙げら
れる。また、燃料を用いたエンジンや、蓄電体からの電力を用いた電動機により推進する
移動体なども、電子機器の範疇に含まれる場合がある。上記移動体として、例えば、電気
自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグイン
ハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動ア
シスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又
は大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探
査機、宇宙船などが挙げられる。
図３８（Ａ）に示す携帯型ゲーム機２９００は、筐体２９０１、筐体２９０２、表示部２
９０３、表示部２９０４、マイクロホン２９０５、スピーカ２９０６、操作スイッチ２９
０７等を有する。また、携帯型ゲーム機２９００は、筐体２９０１の内側にアンテナ、バ
ッテリなどを備える。なお、図３８（Ａ）に示した携帯型ゲーム機は、２つの表示部２９
０３と表示部２９０４とを有しているが、表示部の数は、これに限定されない。表示部２
９０３は、入力装置としてタッチスクリーンが設けられており、スタイラス２９０８等に
より操作可能となっている。
図３８（Ｂ）に示す情報端末２９１０は、筐体２９１１に、表示部２９１２、マイク２９
１７、スピーカ部２９１４、カメラ２９１３、外部接続部２９１６、および操作スイッチ
２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネルおよびタ
ッチスクリーンを備える。また、情報端末２９１０は、筐体２９１１の内側にアンテナ、
バッテリなどを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブ
レット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いる
ことができる。
図３８（Ｃ）に示すノート型パーソナルコンピュータ２９２０は、筐体２９２１、表示部
２９２２、キーボード２９２３、およびポインティングデバイス２９２４等を有する。ま
た、ノート型パーソナルコンピュータ２９２０は、筐体２９２１の内側にアンテナ、バッ
テリなどを備える。
図３８（Ｄ）に示すビデオカメラ２９４０は、筐体２９４１、筐体２９４２、表示部２９
４３、操作スイッチ２９４４、レンズ２９４５、および接続部２９４６等を有する。操作
スイッチ２９４４およびレンズ２９４５は筐体２９４１に設けられており、表示部２９４
３は筐体２９４２に設けられている。また、ビデオカメラ２９４０は、筐体２９４１の内
側にアンテナ、バッテリなどを備える。そして、筐体２９４１と筐体２９４２は、接続部
２９４６により接続されており、筐体２９４１と筐体２９４２の間の角度は、接続部２９
４６により変えることが可能な構造となっている。筐体２９４１に対する筐体２９４２の
角度によって、表示部２９４３に表示される画像の向きの変更や、画像の表示／非表示の
切り換えを行うことができる。
図３８（Ｅ）にバングル型の情報端末の一例を示す。情報端末２９５０は、筐体２９５１
、および表示部２９５２等を有する。また、情報端末２９５０、筐体２９５１の内側にア
ンテナ、バッテリなどを備える。表示部２９５２は、曲面を有する筐体２９５１に支持さ
れている。表示部２９５２には、可撓性基板を用いた表示パネルを備えているため、フレ
キシブルかつ軽くて使い勝手の良い情報端末２９５０を提供することができる。
図３８（Ｆ）に腕時計型の情報端末の一例を示す。情報端末２９６０は、筐体２９６１、
表示部２９６２、バンド２９６３、バックル２９６４、操作スイッチ２９６５、入出力端
子２９６６などを備える。また、情報端末２９６０、筐体２９６１の内側にアンテナ、バ
ッテリなどを備える。情報端末２９６０は、移動電話、電子メール、文章閲覧及び作成、
音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実
行することができる。
表示部２９６２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができ
る。また、表示部２９６２はタッチセンサを備え、指やスタイラスなどで画面に触れるこ
とで操作することができる。例えば、表示部２９６２に表示されたアイコン２９６７に触
れることで、アプリケーションを起動することができる。操作スイッチ２９６５は、時刻
設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及
び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば
、情報端末２９６０に組み込まれたオペレーティングシステムにより、操作スイッチ２９
６５の機能を設定することもできる。
また、情報端末２９６０は、通信規格された近距離無線通信を実行することが可能である
。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話
することもできる。また、情報端末２９６０は入出力端子２９６６を備え、他の情報端末
とコネクターを介して直接データのやりとりを行うことができる。また入出力端子２９６
６を介して充電を行うこともできる。なお、充電動作は入出力端子２９６６を介さずに無
線給電により行ってもよい。
図３８（Ｇ）に家庭用電気製品の一例として電気冷蔵庫を示す。電気冷蔵庫２９７０は、
筐体２９７１、冷蔵室用扉２９７２、冷凍室用扉２９７３、および表示部２９７４等を有
する。
図３８（Ｈ）は、自動車の一例を示す外観図である。自動車２９８０は、車体２９８１、
車輪２９８２、ダッシュボード２９８３、およびライト２９８４等を有する。また、自動
車２９８０は、アンテナ、バッテリなどを備える。
本実施の形態に示す電子機器には、本発明の一態様の半導体装置が搭載されている。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが
可能である。
１００ シフトレジスタ
１０１ 配線
１０２ 配線
１０３ 配線
１０４ 配線
１０５ 配線
１０６ 配線
１０７ 配線
１０８ 配線
１０９ 配線
１１０ パルス出力回路
１１１ 端子
１１２ 端子
１１３ 端子
１１４ 端子
１１５ 端子
１１６ 端子
１１７ 端子
１１８ 端子
１１９ 端子
１２１ トランジスタ
１２２ トランジスタ
１２３ トランジスタ
１２４ トランジスタ
１２５ トランジスタ
１２６ トランジスタ
１２７ トランジスタ
１２８ トランジスタ
１２９ トランジスタ
１３１ トランジスタ
１３２ トランジスタ
１３４ 容量素子
１３５ トランジスタ
１３６ トランジスタ
１３７ 容量素子
１３８ 容量素子
１４１ 配線
１４２ 配線
１４３ 配線
１４５ 配線
１４６ 配線
１４７ 配線
１４８ 配線
１４９ 配線
１５０ 期間
１５１ 期間
１５２ 期間
１５３ 期間
１５４ 期間
１５５ 期間
１５６ 期間
１６１ ノード
１６２ ノード
１６３ ノード
１６４ ノード
１７１ フレーム期間
１７２ 期間
１９１ 期間
１９２ 期間
１９３ 期間
２２３ 電極
２２４ 電極
２２５ 絶縁層
２２６ 絶縁層
２２７ 絶縁層
２２８ 絶縁層
２２９ 絶縁層
２４２ 半導体層
２４３ 電極
２４６ 電極
２５１ 期間
２５２ 期間
２５３ 期間
２５５ 不純物
２６９ 領域
２７１ 基板
２７２ 絶縁層
２７３ 絶縁層
２７４ 絶縁層
２７５ 絶縁層
２７７ 絶縁層
２８２ 絶縁層
３８２ Ｅｃ
３８４ Ｅｃ
３８６ Ｅｃ
３９０ トラップ準位
４１０ トランジスタ
４１１ トランジスタ
４２０ トランジスタ
４２１ トランジスタ
４２５ トランジスタ
４６９ 発光素子
４３０ トランジスタ
４３１ トランジスタ
４４０ トランジスタ
４４１ トランジスタ
４４２ トランジスタ
４４３ トランジスタ
４４４ トランジスタ
４４５ トランジスタ
４４６ トランジスタ
４４７ トランジスタ
４４８ トランジスタ
４５１ トランジスタ
４５２ トランジスタ
４５３ トランジスタ
４５４ トランジスタ
４６１ トランジスタ
４６２ 液晶素子
４６３ 容量素子
４６４ トランジスタ
４６５ ノード
４６６ ノード
４６７ ノード
４６８ トランジスタ
５００ 表示装置
５１１ 駆動回路
５１２ シフトレジスタ
５１３ ラッチ回路
５１４ バッファ
５２２ シフトレジスタ
５２３ バッファ
５３１ 表示領域
５３２ 画素
５３４ 画素回路
５３５ 配線
５３６ 配線
９００ シフトレジスタ
９０１ 配線
９０２ 配線
９０３ 配線
９０４ 配線
９０５ 配線
９１０ パルス出力回路
９１１ 端子
９１２ 端子
９１３ 端子
９１４ 端子
９１５ 端子
９１６ 端子
９２１ トランジスタ
９２２ トランジスタ
９２４ トランジスタ
９２５ トランジスタ
９２６ トランジスタ
９２７ トランジスタ
９２８ トランジスタ
９２９ トランジスタ
９３１ トランジスタ
９３２ トランジスタ
９３３ 容量素子
９３４ 容量素子
９４１ 配線
９４６ 配線
９５０ 期間
９５１ 期間
９５２ 期間
９５３ 期間
９５４ 期間
９５５ 期間
９５６ 期間
９６１ ノード
９６２ ノード
９６３ ノード
２９００ 携帯型ゲーム機
２９０１ 筐体
２９０２ 筐体
２９０３ 表示部
２９０４ 表示部
２９０５ マイクロホン
２９０６ スピーカ
２９０７ 操作スイッチ
２９０８ スタイラス
２９１０ 情報端末
２９１１ 筐体
２９１２ 表示部
２９１３ カメラ
２９１４ スピーカ部
２９１５ 操作スイッチ
２９１６ 外部接続部
２９１７ マイク
２９２０ ノート型パーソナルコンピュータ
２９２１ 筐体
２９２２ 表示部
２９２３ キーボード
２９２４ ポインティングデバイス
２９４０ ビデオカメラ
２９４１ 筐体
２９４２ 筐体
２９４３ 表示部
２９４４ 操作スイッチ
２９４５ レンズ
２９４６ 接続部
２９５０ 情報端末
２９５１ 筐体
２９５２ 表示部
２９６０ 情報端末
２９６１ 筐体
２９６２ 表示部
２９６３ バンド
２９６４ バックル
２９６５ 操作スイッチ
２９６６ 入出力端子
２９６７ アイコン
２９７０ 電気冷蔵庫
２９７１ 筐体
２９７２ 冷蔵室用扉
２９７３ 冷凍室用扉
２９７４ 表示部
２９８０ 自動車
２９８１ 車体
２９８２ 車輪
２９８３ ダッシュボード
２９８４ ライト
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ トランジスタ
４０１１ トランジスタ
４０１３ 液晶素子
４０１４ 配線
４０１５ 電極
４０１７ 電極
４０１８ ＦＰＣ
４０１９ 異方性導電層
４０２０ 容量素子
４０２１ 電極
４０３０ 電極層
４０３１ 電極層
４０３２ 絶縁層
４０３３ 絶縁層
４０３５ スペーサ
４１０２ 絶縁層
４１０３ 絶縁層
４１１０ 絶縁層
４１１１ 絶縁層
４１１２ 絶縁層
４５１０ 隔壁
４５１１ 発光層
４５１３ 発光素子
４５１４ 充填材
６０００ 表示モジュール
６００１ 上部カバー
６００２ 下部カバー
６００３ ＦＰＣ
６００４ タッチセンサ
６００５ ＦＰＣ
６００６ 表示パネル
６００７ バックライトユニット
６００８ 光源
６００９ フレーム
６０１０ プリント基板
６０１１ バッテリ
１００ｆ シフトレジスタ
１００ｇ シフトレジスタ
１１０ａ パルス出力回路
１１０ｂ パルス出力回路
１１０ｃ パルス出力回路
１１０ｄ パルス出力回路
１１０ｅ パルス出力回路
１１０ｆ パルス出力回路
１１０ｇ パルス出力回路
１７２ａ 期間
１７２ｂ 期間
１７２ｄ 期間
２２５ａ 電極
２２５ｂ 電極
２２５ｃ 電極
２３１ａ 開口
２３１ｂ 開口
２４２ａ 半導体層
２４２ｂ 半導体層
２４２ｃ 半導体層
２４２ｉ 半導体層
２４２ｔ 半導体層
２４２ｕ 半導体層
２４４ａ 電極
２４４ｂ 電極
２４７ａ 開口
２４７ｂ 開口
２４７ｃ 開口
２４７ｄ 開口
３８３ａ Ｅｃ
３８３ｂ Ｅｃ
３８３ｃ Ｅｃ
４０１８ｂ ＦＰＣ
４５１ａ トランジスタ
４５３ａ トランジスタ
４５４ａ トランジスタ
５２１ａ 駆動回路
５２１ｂ 駆動回路

Claims (2)

  1. 第１乃至第７のトランジスタを有し、
    前記第１のトランジスタのソース又はドレインの一方は、出力配線と電気的に接続され、
    前記第１のトランジスタのゲートは、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第５のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第５のトランジスタのゲートは、前記第６のトランジスタのゲートと電気的に接続され、
    前記第６のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第７のトランジスタのソース又はドレインの一方は、前記出力配線と電気的に接続され、
    前記第３のトランジスタのゲートは、前記第４のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と直接接続されておらず、
    前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの他方と直接接続されていない、半導体装置。
  2. 請求項１において、
    前記第１のトランジスタのソース又はドレインの他方には、ハイレベル又はローレベルの電位が入力される、半導体装置。
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