JP7422882B2 - リニアックにおける共振器周波数と位相のデジタルサンプリングによる制御 - Google Patents

リニアックにおける共振器周波数と位相のデジタルサンプリングによる制御 Download PDF

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Description

本開示の実施形態は、リニアック（ＬＩＮＡＣ）共振器素子から受信したアナログ波形をデジタル化し、そのアナログ波形の周波数及び位相を検出し、その波形の周波数及び位相を制御するシステムに関するものである。
半導体デバイスの製造には、複数の個別のかつ複雑なプロセスが伴う。これらのプロセスの一部では、イオンがワークピースに向かって加速される。これらのイオンは、幾つかの方法で加速させることができる。例えば、正電荷のイオンを引き付け、加速させるために電場が一般的に使用される。
特定の実施形態では、直線加速器（すなわちリニアック）が、これらのイオンを加速するために使用され得る。特定の実施形態では、リニアックは、各々がそこを通過するイオンを更に加速させる役割を果たす複数のＲＦキャビティを含む。リニアックは、各ＲＦキャビティにそれぞれの共振周波数で電圧が印加されると、最適に動作し得る。
リニアックはイオンを加速させるのに有用であるが、その使用に伴う課題がある。例えば、特定の実施形態では、それぞれの共振器の効果を最大にするために、互いに一定の時間関係でキャビティに電圧を印加し得る。しかし、この時間関係を作り出し、維持することは困難である場合がある。
その結果、リニアックの各キャビティに印加される電圧とその結果得られる共振出力とを監視することが有利になり得る。更に、入力電圧の位相を経時的に監視する能力は、リニアックの性能を最大化するのに役立つ場合がある。しかし、これらの信号の位相を監視することは困難である場合がある。
したがって、リニアックの各キャビティに関連するアナログ電圧及び／又は電流の位相と周波数をデジタル的に測定できるシステムがあれば有利である。このシステムが、従来のアナログデジタル変換器を用いてサブナノ秒の解像度を達成できれば有益である。
入力アナログ波形の位相を測定し、制御するためのシステムが開示される。本システムは、入力アナログ波形をデジタル表現に変換するアナログデジタル変換器を備える。本システムはまた、ＡＤＣのサンプルクロックにプログラム可能な量の遅延を導入することを可能にするクロック遅延発生器を含む。本システムは更に、クロック遅延発生器によって用いられる遅延を操作し、ＡＤＣからの出力を記憶するコントローラを備える。次に、コントローラは、デジタル化表現を用いて、入力アナログ波形の周波数、その位相ドリフト、及びマスタークロックに対するその位相を決定することができる。次に、コントローラは、これらの決定に応じてＲＦ発生器の出力を変更することができる。
一実施形態によれば、イオン注入システムが開示される。イオン注入システムは、イオンを発生させるイオン源と；イオンをワークピースに向かって加速させる直線加速器であって、１又は複数のキャビティを含む直線加速器と；キャビティのうちの１つに近接して配置されたピックアップループと；ピックアップループから作成された入力アナログ波形を含む入力と、出力と、サンプルクロックとを有するアナログデジタル変換器（ＡＤＣ）と；入力クロックと、遅延量を決定する制御入力と、ＡＤＣのためのサンプルクロックを含む出力とを有するクロック遅延発生器と；処理装置とメモリデバイスとを含むコントローラとを備え、コントローラは、ＡＤＣからの出力を記憶し、クロック遅延発生器によって用いられる遅延量を調整し、入力アナログ波形のデジタル化表現がメモリデバイスに作成されるまで、出力の記憶及び遅延量の調整を繰り返し行う。特定の実施形態では、デジタル化表現の解像度は１ナノ秒未満である。幾つかの実施形態では、ＡＤＣの最大サンプルレートはデジタル化表現の解像度より低い。特定の実施形態では、イオン注入システムは、ピックアップループから作成された入力アナログ波形を含む入力と、出力と、第２のサンプルクロックとを含む第２のＡＤＣを更に備え、第２のサンプルクロックの位相はサンプルクロックとは異なる。特定の実施形態では、イオン注入システムは、ＲＦ発生器を備え、コントローラは、デジタル化表現に基づいてＲＦ発生器の出力を変更する。特定の実施形態では、コントローラは、デジタル化表現を用いて入力アナログ波形の位相ドリフトを決定し、位相ドリフトを修正するためにＲＦ発生器の周波数又は振幅を調整する。特定の実施形態では、コントローラは、マスタークロックと入力アナログ波形との間の位相遅延を測定し、所望の位相遅延を達成するためにＲＦ発生器の周波数又は振幅を調整する。特定の実施形態では、イオン注入システムは、グローバルコントローラを備え、デジタル化表現が解析のためにグローバルコントローラに送信される。
別の実施形態によれば、イオン注入システムが開示される。イオン注入システムは、イオンを発生させるイオン源と；イオンをワークピースに向かって加速させる直線加速器であって、１又は複数のキャビティを含む直線加速器と；１又は複数のキャビティのうちの１つにおいて励起コイルを励起するための電気信号を供給するＲＦ発生器と；励起コイルに供給される電気信号を表すアナログ励起電圧を含む入力と、出力と、サンプルクロックとを有するアナログデジタル変換器（ＡＤＣ）と；入力クロックと、遅延量を決定する制御入力と、ＡＤＣのサンプルクロックを含む出力とを有するクロック遅延発生器と；処理装置とメモリデバイスとを含むコントローラとを備え、コントローラは、ＡＤＣからの出力を記憶し、クロック遅延発生器によって用いられる遅延量を調整し、アナログ励起電圧のデジタル化表現がメモリデバイスに作成されるまで、出力の記憶及び遅延量の調整を繰り返し行う。特定の実施形態では、コントローラは、デジタル化表現を用いてアナログ励起電圧の位相ドリフトを決定し、位相ドリフトを修正するためにＲＦ発生器の周波数又は振幅を調整する。幾つかの実施形態では、コントローラは、マスタークロックとデジタル化表現との間の位相遅延を測定し、所望の位相遅延を達成するためにＲＦ発生器の周波数又は振幅を調整する。幾つかの実施形態では、デジタル化表現の解像度は１ナノ秒未満である。特定の実施形態では、ＡＤＣの最大サンプルレートはデジタル化表現の解像度より低い。
別の実施形態によれば、イオン注入システムが開示される。イオン注入システムは、イオンを発生させるイオン源と；イオンをワークピースに向かって加速させる直線加速器であって、１又は複数のキャビティを含む直線加速器と；１又は複数のキャビティのうちの１つにおいて励起コイルを励起するための電気信号を供給するＲＦ発生器と；キャビティのうちの１つに近接して配置されたピックアップループと；入力アナログ波形を含む入力と、出力と、サンプルクロックとを有するアナログデジタル変換器（ＡＤＣ）と；入力クロックと、遅延量を決定する制御入力と、ＡＤＣのためのサンプルクロックを含む出力とを有するクロック遅延発生器と；処理装置とメモリデバイスとを含むコントローラとを備える。特定の実施形態では、イオン注入システムは、ＡＤＣの入力と通信する出力を有し、ピックアップループから作成された入力アナログ波形を含む第１の入力と、励起コイルに供給される電気信号を表すアナログ励起電圧を含む第２の入力との２つの入力を有するアナログマルチプレクサを備える。特定の実施形態では、イオン注入システムは、励起コイルに供給される電気信号を表すアナログ励起電圧を含む入力と、出力と、サンプルクロックとを有する第２のアナログデジタル変換器（ＡＤＣ）と、入力クロックと、遅延量を決定する制御入力と、第２のＡＤＣのためのサンプルクロックを含む出力とを有する第２のクロック遅延発生器とを備え、第２のＡＤＣの出力はコントローラへの入力を含み、ＡＤＣへの入力はピックアップループから作成された入力アナログ波形を含む。特定の実施形態では、コントローラは、ＡＤＣ及び第２のＡＤＣからの出力を記憶し、クロック遅延発生器及び第２のクロック遅延発生器によって用いられる遅延量を調整し、入力アナログ波形及びアナログ励起電圧のデジタル化表現がメモリデバイスに作成されるまで、出力の記憶及び遅延量の調整を繰り返し行う。特定の実施形態では、コントローラは、デジタル化表現を用いて、入力アナログ波形とアナログ励起電圧との間の位相差を決定し、位相差に基づいてＲＦ発生器の周波数又は振幅を調整する。特定の実施形態では、デジタル化表現の解像度は１ナノ秒未満である。特定の実施形態では、ＡＤＣ及び第２のＡＤＣの最大サンプルレートはデジタル化表現の解像度より低い。
本開示のより良い理解のために、参照により本明細書に組み込まれる添付図面を参照する。
一実施形態に係る直線加速器、又はリニアックを用いたイオン注入システムを示すブロック図である。 一実施形態に係る監視制御回路を示す図である。 サブナノ秒の解像度を有するデジタル化波形を作成するためのシーケンスを示す図である。 Ａ～Ｆは、図３のシーケンスを用いたデジタル化波形の作成を示す図である。 共振器コイルの周波数を決定し、制御するためのシーケンスを示す図である。 共振器コイルの位相を決定し、制御するためのシーケンスを示す図である。 Ａ～Ｂは、２つの異なるシナリオにおける図６のシーケンスの結果を示す図である。 第２の実施形態に係る監視制御回路を示す図である。 第３の実施形態に係る監視制御回路を示す図である。
上述したように、直線加速器を用いて、イオンをワークピースに向かって加速させることができる。図１は、イオン注入システム１を示す図である。イオン注入システム１は、イオン源１０を備える。イオン源１０は、限定しないが、間接加熱カソード（ＩＨＣ）源、ベルナス源、容量結合プラズマ源、誘導結合プラズマ源、又は他の任意の適切な装置等、任意の適切なイオン源であってよい。イオン源１０は、それを通ってイオン源１０からイオンが抽出され得る開孔を有する。これらのイオンは、イオン源１０の外側に配置され且つ抽出開孔に近接する１又は複数の電極２０に負の電圧を印加することによって、イオン源１０から抽出され得る。電極２０は、イオンが特定の時間に出て行くようにパルス化され得る。出て行くイオン群は、バンチと称され得る。
その後、イオンは、特定の質量電荷比を有するイオンを通過させる磁石であってよい質量分析器３０に入ることができる。この質量分析器３０を用いて、所望のイオンのみが分離される。その後、直線加速器４０に入るのは、所望のイオンである。
直線加速器４０は、１又は複数のキャビティ４１を含む。各キャビティ４１は、励起コイル４５によって生じる電磁場によって電圧が印加され得る共振器コイル４２を含む。励起コイル４５は、それぞれの共振器コイル４２と共にキャビティ４１に配置される。励起コイル４５は、ＲＦ信号であり得る励起電圧によって電圧が印加される。励起電圧は、それぞれのＲＦ発生器４４から供給され得る。すなわち、各励起コイル４５に印加される励起電圧は、他の任意の励起コイル４５に供給される励起電圧とは独立であり得る。各励起電圧は、好ましくは、それぞれのキャビティ４１の共振周波数で変調される。励起電圧の大きさ及び位相は、ＲＦ発生器４４と通信する監視制御回路１００によって決定及び変更され得る。共振器コイル４２をキャビティ４１に配置することにより、振幅は同じままで、励起電圧の大きさを増加させることができる、又は位相をシフトさせることができる。
各キャビティ４１内に、それぞれのチューナパドル４６があってよい。チューナパドル４６は、それ自体のキャビティ４１内での位置を変更するように、アクチュエータと通信していてよい。チューナパドル４６の位置は、キャビティ４１の共振周波数に影響を与え得る。アクチュエータは、監視制御回路１００によって制御され得る。
励起コイル４５に励起電圧が印加されると、共振器コイル４２に電圧が誘起される。その結果、各キャビティ４１の共振器コイル４２が、正弦波電圧で駆動される。各共振器コイル４２は、それぞれの加速器電極４３と電気的に通信していてよい。イオンは、各加速器電極４３の開孔を通過する。
特定の加速器電極４３内へのバンチの進入は、バンチが近づくと加速器電極４３の電位が負になり、バンチが加速器電極４３を通過すると正に切り替わるようなタイミングとする。こうすると、バンチは加速器電極４３に入るときに加速され、出るときに反発される。この結果、バンチが加速される。このプロセスを、直線加速器４０の各加速器電極４３について繰り返し行う。各加速器電極はイオンの加速度を増加させ、測定することができる。
バンチは直線加速器４０を出た後、ワークピース５０に注入される。
当然ながら、イオン注入システム１は、リボンビームを生成するための静電スキャナ、四重極素子、ビームを加速又は減速させるための追加電極及び他の素子等の他の構成要素を含み得る。
特定の実施形態では、イオン注入システム１は、監視制御回路１００も含む。特定の実施形態では、各キャビティ４１に対して別々の監視制御回路１００が存在する。図１には、単一の監視制御回路１００のみを示す。しかし、これらの構成要素は、各キャビティ４１に対して反復していてよい。例えば、各キャビティ４１は、それぞれのＲＦ発生器４４と監視制御回路１００とに関連付けられ得る。
各励起コイル４５は、単一の共振周波数に同調される。これは、ＲＦ発生器４４を用いて、チューナパドル４６を操作することで達成される。
監視制御回路１００は、キャビティ４１のうちの１つに近接して又はその中に配置されたピックアップループ１０１を含む。キャビティ４１の近傍又は内部の電磁場によって、ピックアップループ１０１に正弦波電圧が誘起される。ピックアップループ１０１は、単にループ状のワイヤであってよい、又はプリント基板であってよい。
特定の実施形態では、電流電圧変換器４７を用いて、ＲＦ発生器４４が励起コイル４５に供給する電流を電圧に変換する。
また、グローバルコントローラ９０も図示されている。グローバルコントローラ９０は、複数の監視制御回路１００と通信していてよい。グローバルコントローラ９０は、イオン注入システム１の他の部分によって使用されるマスタークロックを作成し得る。グローバルコントローラ９０は、処理装置９１及びメモリデバイス９２を含み得る。処理装置９１は、マイクロプロセッサ、信号プロセッサ、カスタマイズされたフィールドプログラマブルゲートアレイ（ＦＰＧＡ）、又は他の適切な装置であってよい。このメモリデバイス９２は、ＦＬＡＳＨ ＲＯＭ、電気的に消去可能なＲＯＭ、又は他の適切なデバイス等の不揮発性メモリであってよい。他の実施形態では、メモリデバイス９２は、ＲＡＭ又はＤＲＡＭ等の揮発性メモリであってよい。メモリデバイス９２は、グローバルコントローラ９０が本明細書に記載のタスクを実行することを可能にする命令を含む。
図２は、監視制御回路１００の第１の実施形態を示す図である。
監視制御回路１００は、前置増幅器１１０を含む。前置増幅器１１０は、ピックアップループ１０１に誘起された正弦波信号を増幅するために用いられる。例えば、前置増幅器１１０の出力１１１は、０～１０ボルトの間、又は±５ボルトの間の電圧であってよい。他の実施形態では、前置増幅器１１０の出力１１１は、異なる範囲の電圧を有し得る。この出力１１１は、入力アナログ波形と称され得る。
前置増幅器１１０の出力１１１は、アナログデジタル変換器（ＡＤＣ）１３０への入力として機能し得る。ＡＤＣ１３０は、前置増幅器１１０から受信された入力アナログ波形をサンプリングし、そのアナログ波形のデジタル表現を生成する。デジタル表現は、特定の実施形態では、８、１２又は１６ビット表現であってよい。ＡＤＣ１３０は、クロック遅延発生器１２０からの出力１２３に基づいてアナログ波形をサンプリングする。
更に、前置増幅器１１０の出力１１１は、ゼロクロス検出器１１５への入力として機能し得る。ゼロクロス検出器１１５は、オペアンプ、オプトカプラ、又は他の任意の適切な方法を用いて構築され得る。ゼロクロス検出器１１５は、入力アナログ波形が正又は負のいずれかの方向にゼロボルトを横切るたびに、遷移を有する出力１１６を作成する。
更に、監視制御回路１００は、コントローラ１５０を含む。コントローラ１５０は、処理装置１５１と、関連するメモリデバイス１５２とを含み得る。このメモリデバイス１５２は、処理装置１５１によって実行されると、コントローラ１５０が本明細書に記載の機能を実行することを可能にする命令を含む。処理装置１５１は、マイクロプロセッサ、信号プロセッサ、カスタマイズされたフィールドプログラマブルゲートアレイ（ＦＰＧＡ）、又は他の適切な装置であってよい。このメモリデバイス１５２は、ＦＬＡＳＨ ＲＯＭ、電気的に消去可能なＲＯＭ、又は他の適切なデバイス等の不揮発性メモリであってよい。他の実施形態では、メモリデバイス１５２は、ＲＡＭ又はＤＲＡＭ等の揮発性メモリであってよい。コントローラ１５０は、ＡＤＣ１３０から受信したデータを記憶するための第２のメモリデバイス１５３、及び他の関連回路を含み得る。
例えば、一実施形態では、クロック遅延発生器１２０へのクロック信号１２１は、マスタークロックであってよい。このマスタークロックは、入力アナログ波形に対して既知の関係を有し得る。例えば、マスタークロックの周波数は、２、４又は別の倍数等の、入力アナログ波形の周波数の倍数であり得る。他の実施形態では、入力アナログ波形の各周期に対し、マスタークロックはＮ周期であり得る。マスタークロックは、実装態様に応じて、２５ＭＨｚ～２００ＭＨｚの間の周波数を有し得る。
コントローラ１５０はまた、クロック遅延発生器１２０がクロック信号１２１に付加すべき遅延量を示す１又は複数の制御信号１２２をクロック遅延発生器１２０に供給する。クロック遅延発生器１２０は、デジタル制御された遅延線であってよく、制御信号１２２を用いて付加されるべき遅延量を示す。例えば、複数の制御信号１２２は、マルチビットバイナリ値を形成していてよく、その値は、遅延を示すものである。他の実施形態では、クロック遅延発生器１２０へシリアルデータストリームを送信する１つの制御信号があり得る。
前述のように、クロック遅延発生器１２０へのクロック信号１２１は、マスタークロックであってよい。コントローラ１５０によって制御信号１２２が供給され、制御信号１２２は入力信号に付加されるべき遅延量を表す。最後に、クロック遅延発生器１２０からの出力１２３は、コントローラ１５０によって指定された量だけ遅延されたクロック信号１２１である。
制御信号１２２をクロック遅延発生器１２０へ供給することに加えて、コントローラ１５０は、ＡＤＣ１３０から出力１３１を受信する。この出力１３１は、第２のメモリデバイス１５３に記憶されてよく、以下により詳細に説明するように、サブナノ秒の解像度を有する入力アナログ波形のデジタルバージョンを作成するために使用される。
最後に、コントローラ１５０は、ＲＦ発生器４４を制御するために使用される出力１５４を供給し得る。オプションとして、コントローラ１５０は、チューナパドル４６を制御するために使用される第２の出力１５５も有し得る。所望により、グローバルコントローラ９０によって、入力アナログ波形のデジタルバージョンも読み出され得る。グローバルコントローラ９０は、欠陥等の異常についてデジタルバージョンを分析し得る。
コントローラ１５０は、ピックアップループ１０１からの入力アナログ波形が周期的であると仮定する。したがって、コントローラ１５０は、１つの周期で波形の全体を取り込もうとするのではなく、複数の周期に渡って波形を取り込む。このプロセスを図３に示し、その結果を図４Ａ～図４Ｆに示す。
例えば、クロック遅延発生器１２０への入力信号が、入力アナログ波形の周波数のＮ倍以上の周波数を有するマスタークロックであると仮定する。したがって、入力アナログ波形のＮ個のサンプルを各周期に取得することが可能である。また、クロック遅延発生器１２０によって付加される遅延は、最小遅延時間、又はＴｄの倍数であると仮定する。コントローラ１５０は、ボックス３００に示すように、ゼロクロス検出器１１５からのゼロクロスの指示があるまで待機する。これを用いて、収集期間の開始が示される。収集期間中、コントローラ１５０は、入力アナログ波形を再構築するために十分な数のデジタル化サンプルを収集する。例えば、入力されるアナログ波形が２５ＭＨｚの周波数を有する場合、０．４ナノ秒間隔で配置された１００個のサンプルを使用して、入力アナログ波形を再構成することができる。このように、デジタル化波形は、ＡＤＣ１３０の最小サンプル時間より小さい解像度を有する。
更に、サンプル時間を更に短縮することができる。一実施形態では、デジタル化サンプルを取得するために、２つ以上のＡＤＣが使用される。これら２つ以上のＡＤＣは、入力アナログ波形の異なる値を取り込むために、異なる遅延で動作し得る。別の言い方をすれば、第２のＡＤＣに供給されるサンプルクロックの位相は、ＡＤＣ１３０に供給されるサンプルクロックの位相とは異なるということである。別の実施形態では、マスタークロックの両方の遷移を用いて、ＡＤＣ１３０のサンプルレートを２倍にすることができる。これは、１つのＡＤＣを用いて、又はＡＤＣ１３０とは反対の遷移でサンプリングする第２のＡＤＣを用いて達成され得る。これらのアプローチを用いて、デジタル化表現の解像度を増加させることができる、デジタル化表現を作成する時間を短縮することができる、又はその両方が可能である。
最初に、コントローラ１５０は、制御信号１２２を第１の遅延時間に設定し得る。この第１の遅延時間は、最小の許容遅延、又は１×Ｔｄを表し得る。他の実施形態では、異なる第１の遅延時間が使用され得る。
したがって、ＡＤＣ１３０は、１×Ｔｄであってよい第１の遅延時間に等しい時間において、入力アナログ波形のデジタル表現を提供することになる。この時間に取られた第１のサンプルを、図４Ａに示す。コントローラ１５０は、ボックス３１０に示すように、この第１の遅延時間を用いて複数のサンプルを受信し得る。例えば、コントローラ１５０は、この遅延を用いてＮ個のサンプルを受信し得る。この実施形態では、コントローラ１５０は、値：
サンプル（ｎ）＝ｓｉｎ（Ｆ＊２＊π＊ｎ／Ｎ＋（１×Ｔｄ）＋φ）
を有するＮ個のサンプルを受信することになる。
上記式において、Ｆは入力アナログ波形の周波数、ｎはサンプル数、１×Ｔｄは制御信号１２２によって示される遅延、φはマスタークロックとゼロクロスの位相差である。
ゼロクロスにも同期され得る後の時間に、コントローラ１５０は、次に、ボックス３２０に示すように、２×Ｔｄ等の異なる遅延を提供するように制御信号１２２を変更することができる。
したがって、ＡＤＣ１３０は、次に、Ｆ＊２＊π＊ｎ／Ｎ＋（２×Ｔｄ）＋φに等しい時間における入力アナログ波形のデジタル値表現を得ることになる。
マスタークロックが入力アナログ波形の周波数の倍数である場合、特定のサンプル（サンプル（ｎ））はサンプル（ｎ－Ｎ）からちょうど２つの遅延時間の差だけオフセットされることになる。つまり、この例では、サンプル（ｎ）は、サンプル（ｎ－Ｎ）から１×Ｔｄの位相だけオフセットしている。したがって、第２の遅延で取られたサンプルは、図４Ｂに示すように、前のサンプルに時間的に近いものとなる。この例では、コントローラ１５０は、ボックス３３０に示すように、この遅延を用いてＮ個のサンプルを受信することができる。
したがって、コントローラ１５０は、絶対時間を用いるのではなく、相対時間（すなわち、モジュロＦ＊２＊π）を用いて波形を作成する。図４Ｃ～図４Ｅは、コントローラ１５０が、それぞれ３×Ｔｄ、４×Ｔｄ及び５×Ｔｄに等しい遅延で、入力アナログ波形を再構成し続ける様子を示している。十分なサンプルが収集されると、ボックス３４０に示すように、収集期間が終了する。
このようにして、図４Ｆに示すように、入力アナログ波形のデジタルバージョンをサブナノ秒の解像度で作成することができる。
更に、図４Ａ～図４Ｅでは、各遅延時間に対して１つのサンプルしか追加されていないが、マスタークロックが入力アナログ波形よりも高い周波数であれば、複数のサンプルが追加され得ることを理解すべきである。
例えば，入力アナログ波形の周波数が２５ＭＨｚ，マスタークロックが１００ＭＨｚで，Ｎ＝４と仮定する。マスタークロック間の位相差はφであると仮定する。また、最小時間遅延は０．５ｎｓと仮定する。従って、ゼロクロス後、コントローラ１５０は４つのサンプル:
Ｓａｍｐｌｅ（ｎ）＝ｓｉｎ（Ｆ＊２＊π＊ｎ／Ｎ＋（１＊Ｔｄ）＋φ）
を取り込むことになり、
ｓｉｎ（２＊π＊ｎ／４＋０．５ｎｓ＋φ）に換算される。
したがって、最初の４つのサンプルは次のようになる：
サンプル（１）＝ｓｉｎ（π／２＋０．５ｎｓ＋φ）；
サンプル（２）＝ｓｉｎ（π＋０．５ｎｓ＋φ）；
サンプル（３）＝ｓｉｎ（３π／２＋０．５ｎｓ＋φ）；及び、
サンプル（４）＝ｓｉｎ（２π＋０．５ｎｓ＋φ）。
その後、遅延は２＊Ｔｄ、又は１．０ｎｓに変更される。従って、次の４つのサンプルは次のようになる。
サンプル（５）＝ｓｉｎ（π／２＋１．０ｎｓ＋φ）；
サンプル（６）＝ｓｉｎ（π＋１．０ｎｓ＋φ）；
サンプル（７）＝ｓｉｎ（３π／２＋１．０ｎｓ＋φ）；及び
サンプル（８）＝ｓｉｎ（２π＋１．０ｎｓ＋φ）。
これは、遅延がπ／２になるまで続き、その時点で波形のすべてのポイントが埋まることになる。
コントローラ１５０は、これらのデジタル値の各々を第２のメモリ１５３に記憶し得る。特定の実施形態では、デジタル値は、波形中のそれらの時間を示すアドレスの場所に記憶される。このようにして、デジタル化サンプルが、時間的順序で記憶され得る。
更に、特定の実施形態では、クロック遅延発生器１２０は、Ｎで割った入力アナログ波形の周期と少なくとも同じ大きさの遅延を導入することが可能であり得る。
したがって、マスタークロックが入力アナログ波形の周波数の４倍の周波数で動作すると仮定すると、コントローラ１５０は、入力アナログ波形のわずか２５周期で１００個のサンプルを有するデジタル化波形を生成することが可能であり得る。入力アナログ波形が１２．５ＭＨｚの周波数を有する場合、これは、サンプルが約０．８ナノ秒の間隔になることを意味する。２００個のサンプルを用いてデジタル化波形を作成した場合、サンプルは０．４ナノ秒の間隔になり得る。
したがって、デジタル化サンプルは、入力アナログ波形をサブナノ秒の解像度で非常に正確に表現し得る。
このデジタル化波形は、様々な方法で利用することができる。まず、デジタル化波形は、入力アナログ波形の周期を非常に正確に決定することを可能にする。したがって、入力アナログ波形の周期が予期したものと異なる場合、コントローラ１５０は、出力１５４を操作して、ＲＦ発生器４４の周波数を変更することができる。その後、コントローラ１５０は、上述のプロセスを再び繰り返して、入力アナログ波形の新たな周期を決定し得る。
このように、一実施形態では、デジタル化波形を用いて、入力アナログ波形の周波数を確認する。そのシーケンスを図５に示す。まず、ボックス５００に示すように、図３に示すシーケンス等を用いてデジタル化波形が収集される。次に、ボックス５１０に示すように、デジタル化波形の周期が決定される。これは、２つのゼロクロス間のサンプル数、２つのピーク間のサンプル数、又は他のパラメータを用いてカウントすることによって行うことができる。次に、サンプル数が、マスタークロックの周波数に基づく時間又は周波数に変換される。次に、コントローラ１５０は、周波数が正しいか否かを決定し得る。周波数が正しい場合、それ以上の動作は行われず、ボックス５３０に示すようにプロセスは終了する。しかしながら、周波数が正しくない場合、コントローラ１５０は出力１５４を操作して、ＲＦ発生器４４の周波数を変更することができる。セトリング時間の後、コントローラ１５０は、次に、周波数が正しくなるまでこのプロセスを繰り返す。
更に、コントローラ１５０は、デジタル化サンプルを用いて、小さい位相シフト又はドリフトを検出し得る。図６に、入力アナログ波形の位相シフトを決定するためにコントローラ１５０が用いるシーケンスを示す。まず、ボックス６００に示すように、コントローラ１５０は、図３で説明したように、第１のデジタル化波形を取得し得る。次に、コントローラ１５０は、所定時間待機し得る。その後、コントローラ１５０は、ボックス６１０に示すように、第２のデジタル化波形を取得する。次に、コントローラ１５０は、ボックス６２０に示すように、これら２つのデジタル化波形間の位相差を算出する。例えば、入力アナログ波形の周波数がマスタークロックの１／Ｎに正確に等しい場合、両方のデジタル化波形は、ノイズを考慮して、同一になる。しかし、入力アナログ波形の周波数がマスタークロックの１／Ｎに正確に等しくない場合、第１のデジタル化サンプルと第２のデジタル化サンプルの開始位相は異なることになる。更に、第１のデジタル化波形のピーク及びゼロクロスは、第２のデジタル化波形のピーク及びゼロクロスと同じ位置ではなくなる。一実施形態では、コントローラ１５０は、２つのデジタル化波形間のオフセットを、サンプル数の関数として決定する。サンプル数の差にマスタークロックの周期を乗じれば、２つのデジタル化波形間の位相差が示される。図７Ｂに示すように位相が一致する場合、それ以上の動作は行われず、ボックス６４０に示すようにシーケンスは完了する。図７Ａに示すように位相が一致しない場合、コントローラ１５０は、ボックス６３０に示すように、ＲＦ発生器４４の周波数又は振幅を変更し得る。セトリング時間の後、コントローラ１５０は、次に、周波数が正しくなるまでこのプロセスを繰り返す。
更に、コントローラ１５０は、入力アナログ波形の位相をマスタークロックに対して調節し得る。上述したように、特定の加速器電極４３へのバンチの進入は、バンチが近づくと加速器電極４３の電位が負になり、バンチが加速器電極４３を通過するときに正に切り替わるようなタイミングに設定される。こうすることで、バンチは加速器電極４３に入るときに加速され、出るときに反発される。この効果を最大限にするためには、各加速器電極４３の位相が適切に相関している必要がある。
したがって、コントローラ１５０は、デジタル化波形を用いて誘導電圧の位相を決定し得る。例えば、デジタル化波形をマスタークロック信号と比較して、位相を決定し得る。
別の言い方をすれば、ゼロクロス後、コントローラ１５０は、クロック遅延発生器１２０に対する遅延時間を変更することにより、デジタル化波形を収集する。しかし、そのデジタル化波形の開始は、最小の遅延時間を有する入力アナログ波形の値を反映する。この値を次に用いて、その時点のデジタル化表現の位相を決定することができる。入力アナログ波形の周波数と振幅がわかれば、デジタル化表現の任意点の位相は、位相＝ｓｉｎ－１（値／Ａ）として容易に求めることができ、上記式において、値はデジタル化波形の値であり、Ａは最大振幅である。この位相を、入力アナログ波形の周波数の基づく絶対時間遅延に変換することができる。あるいは、次のゼロクロスまでのサンプル数を用いて、マスタークロックと入力アナログ波形との間の位相遅延（又は位相リード）を決定することができる。
各コントローラ１５０は、グローバルコントローラ９０から所望の位相を指示され得る。次に、コントローラ１５０は、この位相を達成しようとする。例えば、コントローラ１５０は、ＲＦ発生器４４の周波数を調整し得る。別の実施形態では、コントローラ２００は、キャビティ４１のチューナパドル４６の位置を変更して、誘導電圧の所望の位相を調整し得る。
上記の説明では、ピックアップループ１０１から受信した入力アナログ波形に関する監視制御回路１００の動作について説明したが、更なる機能も可能である。
例えば、監視制御回路１００は、励起コイル４５に供給される励起電流を監視することもできる。まず、上述したように、電流は、電流電圧変換器４７を用いて電圧に変換される。その後、アナログ励起電圧は、監視制御回路１００への入力として供給される。その後、アナログ励起電圧は、ピックアップループ１０１からのアナログ波形に関して上述したのと同様の方法でデジタル化され得る。これは、様々な方法で達成され得る。
まず、図８に示すように、アナログマルチプレクサ１１４を用いて、ピックアップループ１０１からの入力アナログ波形と、電流電圧変換器４７からのアナログ励起電圧とを選択し得る。このように、コントローラ１５０は、アナログマルチプレクサ１１４への選択入力を操作することによって、２つの入力のうちの１つを選択することができる。コントローラ１５０は次に、アナログマルチプレクサ１１４を操作することによって、これら両方のアナログ波形のデジタル化表現を生成することができる。
あるいは、図９に示すように、第２のＡＤＣ９３０、第２のクロック遅延発生器９２０、及び第２のゼロクロス検出器９１５を含むことにより、監視制御回路１００がアナログ励起電圧をデジタル化するのを可能にすることができる。このデジタル化は、上述したのと同じ方法で行われ得る。
デジタル化励起電圧を用いて、ＲＦ発生器４４の周波数を求めることができ、マスタークロックに対するアナログ励起電圧の位相を決定することができる。周波数及び位相情報は、図５及び図６に関して上述したアルゴリズムを用いて取得することができる。
更に、コントローラ１５０は、ピックアップループ１０１からの入力アナログ波形をアナログ励起電圧と比較することもできる。例えば、アナログ励起電圧とピックアップループ１０１からの入力アナログ波形との間の位相差は、上述した技法を用いて決定され得る。一実施形態では、これら２つの波形間の位相差は、マスタークロックに対する各信号の位相差を決定することによって算出される。別の実施形態では、これら２つの波形間の位相差は、２つのデジタル化表現を比較することによって算出される。この位相差を用いて、ＲＦ発生器４４の振幅及び／又は周波数を制御することができる。
上記の開示は、通常の動作について説明したものである。しかし、他の要因も考慮され得る。例えば、デジタル化波形は、欠陥が発生したことを示す場合がある。欠陥が発生した場合、コントローラ１５０は、グローバルコントローラ９０に情報を提供し得る。グローバルコントローラ９０は、コントローラ１５０に対して、共振キャビティ４１を再調整するように指示し得る、又は他の何らかの動作を起こし得る。
更に、温度変化、キャビティ真空、及び振動が、キャビティ４１の自然共振周波数に影響を与える可能性がある。コントローラ１５０は、入力アナログ波形の周波数と位相を連続的に監視することができる。その最大振幅における位相又は周波数の変化は、自然共振周波数のドリフトを示す可能性がある。コントローラ１５０は、修正措置を開始し得る。例えば、一実施形態では、コントローラ１５０は、キャビティ４１でチューナパドル４６を移動させて、共振周波数を再取得することができる。コントローラ１５０は、共振周波数の全ての変化をグローバルコントローラ９０に報告し得る。その後、グローバルコントローラ９０は、コントローラ２００に何らかの修正措置をとるよう指示し得る。
本システムには多くの利点がある。受信アナログ信号をサブナノ秒の解像度で監視できるため、デジタルコントローラが様々な判断を下し、様々な修正措置を講じることが可能になる。以前は、アナログ回路を用いて位相を決定することがあり、その場合、校正及び再校正が必要で、精度が低下していた。更に、このアプローチでは、入力アナログ波形の１又は複数の周期を取り込み、欠陥等の異常を分析することが可能である。また、サブナノ秒の解像度により、コントローラが１ナノ秒未満の位相ドリフトを観察することができる。したがって、リニアックの精度と効率を向上させることができる。
本開示は、本明細書に記載の特定の実施形態によって範囲が限定されるものではない。実際に、本明細書に記載されたものに加えて、本開示の他の様々な実施形態及び変更が、前述の説明及び添付の図面から当業者に明らかになるであろう。したがって、そのような他の実施形態及び変更は、本開示の範囲内に含まれるものとする。更に、本開示を、本明細書で特定の目的のための特定の環境における特定の実装態様の文脈で説明してきたが、当業者であれば、その有用性がそれらに限定されず、本開示が、任意の数の目的のための任意の数の環境で有益に実装され得ることを認識するであろう。したがって、以下に示す特許請求の範囲は、本明細書に記載の本開示の全域と主旨を考慮して解釈されるべきである。

Claims (20)

  1. イオン注入システムであって、
    イオンを発生させるイオン源と、
    前記イオンをワークピースに向かって加速させる直線加速器であって、１又は複数のキャビティを含む直線加速器と、
    前記キャビティのうちの１つに近接して配置されたピックアップループと、
    前記ピックアップループから作成された入力アナログ波形を含む入力と、出力と、サンプルクロックとを有するアナログデジタル変換器（ＡＤＣ）と、
    入力クロックと、遅延量を決定する制御入力と、前記ＡＤＣのための前記サンプルクロックを含む出力とを有するクロック遅延発生器であって、出力される前記ＡＤＣのための前記サンプルクロックは、前記入力クロックを前記遅延量だけ遅延させたクロックである、クロック遅延発生器と、
    処理装置とメモリデバイスとを含むコントローラと
    を備え、
    前記コントローラは、
    前記ＡＤＣからの前記出力を記憶し、前記クロック遅延発生器によって用いられる前記遅延量を調整し、かつ
    前記入力アナログ波形のデジタル化表現が前記メモリデバイスに作成されるまで、前記出力の記憶及び前記遅延量の調整を繰り返し行う、
    イオン注入システム。
  2. 前記デジタル化表現の解像度は１ナノ秒未満である、請求項１に記載のイオン注入システム。
  3. 前記ＡＤＣの最大サンプルレートは前記デジタル化表現の解像度より低い、請求項２に記載のイオン注入システム。
  4. 前記ピックアップループから作成された入力アナログ波形を含む入力と、出力と、第２のサンプルクロックとを有する第２のＡＤＣを更に備え、前記第２のサンプルクロックの位相は前記サンプルクロックとは異なる、請求項１に記載のイオン注入システム。
  5. 前記１又は複数のキャビティのうちの１つにおいて励起コイルを励起するための電気信号を供給するＲＦ発生器を更に備え、前記コントローラは、前記デジタル化表現に基づいて前記ＲＦ発生器の出力を変更する、請求項１に記載のイオン注入システム。
  6. 前記コントローラは、前記デジタル化表現を用いて前記入力アナログ波形の位相ドリフトを決定し、前記位相ドリフトを修正するために前記ＲＦ発生器の周波数を調整する、請求項５に記載のイオン注入システム。
  7. 前記コントローラは、マスタークロックと前記入力アナログ波形との間の位相遅延を測定し、所望の位相遅延を達成するために前記ＲＦ発生器の周波数を調整する、請求項５に記載のイオン注入システム。
  8. グローバルコントローラを更に備え、前記デジタル化表現が解析のために前記グローバルコントローラに送信される、請求項１に記載のイオン注入システム。
  9. イオン注入システムであって、
    イオンを発生させるイオン源と、
    前記イオンをワークピースに向かって加速させる直線加速器であって、１又は複数のキャビティを含む直線加速器と、
    前記１又は複数のキャビティのうちの１つにおいて励起コイルを励起するための電気信号を供給するＲＦ発生器と、
    前記励起コイルに供給される前記電気信号を表すアナログ励起電圧を含む入力と、出力と、サンプルクロックとを有するアナログデジタル変換器（ＡＤＣ）と、
    入力クロックと、遅延量を決定する制御入力と、前記ＡＤＣのための前記サンプルクロックを含む出力とを有するクロック遅延発生器であって、出力される前記ＡＤＣのための前記サンプルクロックは、前記入力クロックを前記遅延量だけ遅延させたクロックである、クロック遅延発生器と、
    処理装置とメモリデバイスとを含むコントローラと
    を備え、
    前記コントローラは、
    前記ＡＤＣからの前記出力を記憶し、
    前記クロック遅延発生器によって用いられる前記遅延量を調整し、
    前記アナログ励起電圧のデジタル化表現が前記メモリデバイスに作成されるまで、前記出力の記憶及び前記遅延量の調整を繰り返し行う、
    イオン注入システム。
  10. 前記コントローラは、前記デジタル化表現を用いて前記アナログ励起電圧の位相ドリフトを決定し、前記位相ドリフトを修正するために前記ＲＦ発生器の周波数を調整する、請求項９に記載のイオン注入システム。
  11. 前記コントローラは、マスタークロックと前記デジタル化表現との間の位相遅延を測定し、所望の位相遅延を達成するために前記ＲＦ発生器の周波数を調整する、請求項９に記載のイオン注入システム。
  12. 前記デジタル化表現の解像度は１ナノ秒未満である、請求項９に記載のイオン注入システム。
  13. 前記ＡＤＣの最大サンプルレートは前記デジタル化表現の解像度より低い、請求項１２に記載のイオン注入システム。
  14. イオン注入システムであって、
    イオンを発生させるイオン源と、
    前記イオンをワークピースに向かって加速させる直線加速器であって、１又は複数のキャビティを含む直線加速器と、
    前記１又は複数のキャビティのうちの１つにおいて励起コイルを励起するための電気信号を供給するＲＦ発生器と、
    前記キャビティのうちの１つに近接して配置されたピックアップループと、
    前記ピックアップループから作成された入力アナログ波形を含む入力と、出力と、サンプルクロックとを有するアナログデジタル変換器（ＡＤＣ）と、
    入力クロックと、遅延量を決定する制御入力と、前記ＡＤＣのための前記サンプルクロックを含む出力とを有するクロック遅延発生器であって、出力される前記ＡＤＣのための前記サンプルクロックは、前記入力クロックを前記遅延量だけ遅延させたクロックである、クロック遅延発生器と、
    処理装置とメモリデバイスとを含むコントローラと
    を備える、イオン注入システム。
  15. 前記ピックアップループから作成された入力アナログ波形を含む第１の入力と、前記励起コイルに供給される前記電気信号を表すアナログ励起電圧を含む第２の入力との２つの入力を有し、かつ、前記ＡＤＣの前記入力として前記ＡＤＣに供給される出力を有する、アナログマルチプレクサを更に備える、請求項１４に記載のイオン注入システム。
  16. 前記励起コイルに供給される前記電気信号を表すアナログ励起電圧を含む入力と、出力と、サンプルクロックとを有する第２のアナログデジタル変換器（ＡＤＣ）と、
    入力クロックと、遅延量を決定する制御入力と、前記第２のＡＤＣのための前記サンプルクロックを含む出力とを有する第２のクロック遅延発生器であって、出力される前記第２のＡＤＣのための前記サンプルクロックは、前記入力クロックを前記遅延量だけ遅延させたクロックである、第２のクロック遅延発生器と
    を更に備え、
    前記第２のＡＤＣの前記出力は前記コントローラへの入力を含み、前記ＡＤＣへの前記入力は前記ピックアップループから作成された入力アナログ波形を含む、請求項１４に記載のイオン注入システム。
  17. 前記コントローラは、
    前記ＡＤＣ及び前記第２のＡＤＣからの前記出力を記憶し、
    前記クロック遅延発生器及び前記第２のクロック遅延発生器によって用いられる遅延量を調整し、
    前記入力アナログ波形及び前記アナログ励起電圧のデジタル化表現が前記メモリデバイスに作成されるまで、前記出力の記憶及び前記遅延量の調整を繰り返し行う、請求項１６に記載のイオン注入システム。
  18. 前記コントローラは、前記デジタル化表現を用いて、前記入力アナログ波形と前記アナログ励起電圧との間の位相差を決定し、前記位相差に基づいて前記ＲＦ発生器の周波数を調整する、請求項１７に記載のイオン注入システム。
  19. 前記デジタル化表現の解像度は１ナノ秒未満である、請求項１７に記載のイオン注入システム。
  20. 前記ＡＤＣ及び前記第２のＡＤＣの最大サンプルレートは、前記デジタル化表現の解像度より低い、請求項１９に記載のイオン注入システム。
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