JP7397686B2

JP7397686B2 - 時刻生成装置

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Publication number: JP7397686B2
Application number: JP2020007775A
Authority: JP
Inventors: 敏昭塩田
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2020-01-21
Filing date: 2020-01-21
Publication date: 2023-12-13
Anticipated expiration: 2040-01-21
Also published as: JP2021114261A

Description

本開示は、時刻生成装置に関する。

従来、内部時計に基づいてタイミング信号を高精度で生成する装置が知られている（例えば、特許文献１参照）。

特開２０１９－７８４４号公報

逆に、タイミング信号に基づいて時刻データを生成することがある。生成する時刻データの誤差を低減することが求められる。

本開示は、上述の点に鑑みてなされたものであり、高精度の時刻データを生成できる時刻生成装置を提供することを目的とする。

幾つかの実施形態に係る時刻生成装置は、所定周期のクロックを取得し、前記クロックの数を整数でカウントする第１カウンタ及び第２カウンタと、前記第１カウンタ及び前記第２カウンタがカウントした数に基づいて時刻データを生成する制御部とを備え、前記第１カウンタは、第１基準期間の間に取得した前記クロックの数をカウントし、前記制御部は、前記第１基準期間の次の第２基準期間において、前記第１基準期間において前記第１カウンタがカウントした数の小数点位置を変更した所定期間クロック数を生成し、前記所定期間クロック数の整数部の値に基づいて加算クロック数を設定し、前記第２カウンタがカウントした前記クロックの数が前記加算クロック数以上になった場合に、前記時刻データを更新する。このようにすることで、時刻生成装置は、外部から入力されるクロック信号の周波数が変化する場合でも、基準期間ごとにクロック数をカウントして次の基準期間における制御に反映させることによって、クロック信号の周波数の変化に追従した時刻データを生成できる。その結果、時刻生成装置は、高精度の時刻データを生成できる。

一実施形態に係る時刻生成装置において、前記制御部は、前記所定期間クロック数の小数部の値を加算した小数部積み残し合計値を算出し、前記小数部積み残し合計値に更に基づいて前記加算クロック数を設定してもよい。このようにすることで、時刻生成装置は、加算クロック数に所定期間クロック数の端数を反映させることができる。その結果、加算クロック数に基づいて更新する時刻データの精度をさらに高めることができる。

一実施形態に係る時刻生成装置において、前記制御部は、前記加算クロック数を、前記小数部積み残し合計値の整数部と、前記所定期間クロック数の整数部とを加算した値に設定してもよい。このようにすることで、時刻生成装置は、加算クロック数に所定期間クロック数の端数を反映させることができる。その結果、加算クロック数に基づいて更新する時刻データの精度をさらに高めることができる。

本開示によれば、高精度の時刻データを生成できる時刻生成装置が提供される。

比較例に係る時刻生成装置のブロック図である。一実施形態に係る時刻生成装置の構成例を示すブロック図である。フラグ生成器の構成例を示すブロック図である。時刻データ生成器の構成例を示すブロック図である。第１カウンタから第１整数／小数分離回路までで生成されるデータの変化例を示すタイミングチャートである。フラグ生成器及び時刻データ生成器で生成されるデータの変化例を示すタイミングチャートである。ＰＰＳ信号で分けられる期間をまたぐ場合にフラグ生成器及び時刻データ生成器で生成されるデータの変化例を示すタイミングチャートである。

本開示に係る実施形態が、比較例と対比しながら説明される。

（比較例）
図１に示されるように、比較例に係る時刻生成装置９００は、加算器９１０と、ラッチ９２０と、クリップ回路９３０とを備える。

加算器９１０は、ラッチ９２０の出力であるＬ＿ＯＵＴと、定数であるＫ＿ＣＰとを加算してラッチ９２０に出力する。ラッチ９２０は、クロック信号の立ち上がりエッジで、加算器９１０の出力をラッチする。したがって、ラッチ９２０の出力であるＬ＿ＯＵＴは、クロック信号の立ち上がりが入力される毎に、定数であるＫ＿ＣＰだけ増加する。クロック信号は、ＣＫで表される。ラッチ９２０は、ＰＰＳ（Pulse Per Second）信号の立ち上がりエッジのタイミングでゼロにクリアされる。ＰＰＳ信号は、ＰＰＳで表される。

クリップ回路９３０は、ラッチ９２０の出力（Ｌ＿ＯＵＴ）とＫ＿ＣＰ＿ＣＬＩＰとを比較して出力を決定する。クリップ回路９３０は、Ｌ＿ＯＵＴの値がＫ＿ＣＰ＿ＣＬＩＰの値以下である場合、Ｌ＿ＯＵＴの値を出力する。クリップ回路９３０は、Ｌ＿ＯＵＴの値がＫ＿ＣＰ＿ＣＬＩＰの値より大きい場合、Ｋ＿ＣＰ＿ＣＬＩＰの値を出力する。つまり、クリップ回路９３０は、Ｋ＿ＣＰ＿ＣＬＩＰの値を上限として、ラッチ９２０の出力値を決定する。クリップ回路９３０の出力は、ＴＩＭＥ＿ＣＰと表される。

ＰＰＳ信号は、１秒毎に立ち上がるパルス信号である。クロック信号は、１秒より短い所定周期で立ち上がるパルス信号である。クロック信号の周波数が例えば２５０ＭＨｚであるとする。この場合、クロック信号は、４ｎｓ（ナノ秒）毎に立ち上がる。時刻生成装置９００は、Ｋ＿ＣＰの値を４とすることによって、ラッチ９２０の出力（Ｌ＿ＯＵＴ）として、ＰＰＳ信号の立ち上がりエッジのタイミングを基準時刻とするナノ秒単位の時刻データ（ＴＩＭＥ＿ＣＰ）を出力できる。

ここで、クロック信号の周波数は、誤差を有する。例えば、水晶発振器が出力するクロック信号の周波数は、±５０ｐｐｍ程度の誤差を有する。ここで、周波数が２５０ＭＨｚのクロック信号において、周波数に＋５０ｐｐｍの誤差があるとする。この場合、クロック信号の立ち上がりエッジの周期は、４ｎｓより小さくなり、約３．９９９８ｎｓとなる。このような誤差を有するクロック信号に基づいてラッチ９２０の出力（Ｌ＿ＯＵＴ）が４ずつ加算される場合、Ｌ＿ＯＵＴの値と実際の時刻との誤差が増大していく。ナノ秒単位の時刻データが９９９９９９９９６である場合に、実際の時刻は、３．９９９８ｎｓ×２４９９９９９９９＝９９９９４９９９６ｎｓとなる。時刻データと実際の時刻との差は、５００００ｎｓにまで達する。

以上述べてきたように、比較例に係る時刻生成装置９００は、クロック信号の周波数の誤差がある場合に、時刻データに誤差が生じるという課題を有している。

そこで、本開示は、高精度の時刻データを生成できる時刻生成装置１（図２等参照）を説明する。

（本開示の一実施形態）
図２に示されるように、一実施形態に係る時刻生成装置１は、第１カウンタ１０と、ラッチ２０と、小数点位置変更回路３０と、第１整数／小数分離回路４０と、フラグ生成器５０と、時刻データ生成器６０とを備える。図３に示されるように、フラグ生成器５０は、第１加算器５１と、第２整数／小数分離回路５２と、第２加算器５３と、比較器５４と、第２カウンタ５５とを備える。図４に示されるように、時刻データ生成器６０は、第３加算器６２と、乗算器６４と、クリップ回路６６とを備える。

時刻生成装置１は、ＰＰＳ信号（ＰＰＳ）とクロック信号（ＣＫ）とを取得する。時刻生成装置１は、ＰＰＳ信号とクロック信号とに基づいて、ＰＰＳ信号より短い間隔の時刻データを生成する。

ＰＰＳ信号は、１秒毎にＬＯレベルからＨＩレベルに立ち上がるエッジ、又は、ＨＩレベルからＬＯレベルに立ち下がるエッジを有するパルス信号である。時刻生成装置１は、ＰＰＳ信号を、例えばＧＰＳ（Global Positioning System）から受信してもよいし、ＩＥＥＥ１５８８の規格に基づく機器から受信してもよい。

クロック信号は、所定周期でＬＯレベルからＨＩレベルに立ち上がるエッジ、又は、ＨＩレベルからＬＯレベルに立ち下がるエッジを有するパルス信号である。クロック信号は、例えば水晶発振器等の発振器によって生成されてよい。クロック信号は、パルス信号を含んでよい。時刻生成装置１は、クロック信号を外部から取得してもよいし、クロック信号を生成する発振器を備えてもよい。本実施形態に係る時刻生成装置１は、外部からクロック信号を取得する。

クロック信号の周波数は、ＰＰＳ信号の周波数である１Ｈｚより大きい。本実施形態において、クロック信号の周波数は、２５０ＭＨｚであるとする。クロック信号のデューティ比は５０％であるとする。この場合、クロック信号の周期及びパルス幅はそれぞれ、４ｎｓ及び２ｎｓとなる。

本実施形態において、ＰＰＳ信号のパルス幅は、クロック信号の周期である４ｎｓであるとする。つまり、本実施形態のＰＰＳ信号は、通常ＬＯレベルになっており、１秒毎にクロック信号の１周期分においてＨＩレベルになるとする。ＰＰＳ信号のパルス幅は、４ｎｓより狭くても広くてもよいし、クロック信号の周期と無関係であってもよい。

第１カウンタ１０は、ＰＰＳ信号がＬＯレベルである間、クロック信号の立ち上がりのタイミングで１ずつカウントアップする。第１カウンタ１０は、ＰＰＳ信号がＨＩレベルになっている場合、クロック信号の立ち上がりのタイミングでカウント値を１に初期化する。つまり、第１カウンタ１０は、１つのＰＰＳ信号を受信してから次のＰＰＳ信号を受信するまでの間のクロック信号の数を整数でカウントする。第１カウンタ１０は、カウントしたクロック信号の数を第１カウント値として出力する。第１カウント値は、ＣＴ＿ＣＫ１で表されるとする。

第１カウンタ１０のビット長は、符号無しの２８ビット、且つ、小数部０ビットであるとする。この場合、第１カウント値は、ＣＴ＿ＣＫ１［２７：０］とも表される。第１カウンタ１０のビット長は、２８に限られず、２７以下であってもよいし２９以上であってもよい。第１カウンタ１０は、カウント値が１６進数でＦＦＦＦＦＦＦに達したらカウントアップを停止し、カウント値をＦＦＦＦＦＦＦで保持する。第１カウンタ１０のビット長は、カウントアップを停止することなくＰＰＳ信号間のクロック信号の数をカウントできるように設定される。

ラッチ２０は、ＰＰＳ信号がＨＩになっている間に第１カウンタ１０から入力されている第１カウント値（ＣＴ＿ＣＫ１）をラッチし、ＰＰＳ信号がＨＩからＬＯになったタイミングで、ラッチした第１カウント値を、ＰＰＳ間クロック数として出力する。言い換えれば、ラッチ２０は、ＰＰＳ信号がＨＩからＬＯになるタイミングにおいて入力されている値を保持し、その値を出力し続ける。ＰＰＳ間クロック数は、ＣＴ＿ＣＫＰで表されるとする。ＰＰＳ間クロック数のビット長は、第１カウント値のビット長と同じであるとする。ＰＰＳ間クロック数は、１秒間のクロック数に対応する。本実施形態において、ラッチ２０のビット長は、符号無しの２８ビット、且つ、小数部０ビットであるとする。ＰＰＳ間クロック数は、ＣＴ＿ＣＫＰ［２７：０］とも表される。

小数点位置変更回路３０は、ラッチ２０が出力するＰＰＳ間クロック数（ＣＴ＿ＣＫＰ）の小数点位置を所定ビット数だけ上位に変更する。小数点位置変更回路３０は、小数点位置を変更したデータを、所定期間クロック数として出力する。所定期間クロック数は、ＣＴ＿ＮＳで表されるとする。

本実施形態において、小数点位置変更回路３０は、ＰＰＳ間クロック数の小数点位置を２３ビットだけ上位に変更する。小数点位置を２３ビットだけ上位に変更することは、ＰＰＳ間クロック数に２の－２３乗（２＾－２３）を乗じることに対応する。１秒に２の－２３乗を乗じた時間は、１１９．２０９２９０ｎｓ（約１１９ｎｓ）である。つまり、本実施形態において、所定期間クロック数は、約１１９ｎｓ当たりのクロック数に対応する。所定期間クロック数は、１１９ｎｓクロック数とも称される。

小数点位置変更回路３０のビット長は、符号無しの２８ビット、且つ、小数部２３ビットであるとする。所定期間クロック数は、ＣＴ＿ＮＳ［２７：０］とも表される。

第１整数／小数分離回路４０は、所定期間クロック数（ＣＴ＿ＮＳ）の、小数点よりも上位のビット、つまり所定期間クロック数の整数部を整数データとして出力する。所定期間クロック数の整数部に対応する整数データは、ＩＮＴ＿ＣＴ＿ＮＳで表されるとする。第１整数／小数分離回路４０は、所定期間クロック数（ＣＴ＿ＮＳ）の、小数点よりも下位のビット、つまり所定期間クロック数の小数部を小数データとして出力する。所定期間クロック数の小数部に対応する小数データは、ＲＥＭ＿ＣＴ＿ＮＳで表されるとする。

本実施形態において、所定期間クロック数は、ビット長が２８ビットであるデータにおいて、小数点位置が２３ビットだけ上位に変更されたデータとなっている。したがって、所定期間クロック数の整数部のビット長は、５ビットである。整数データは、ＩＮＴ＿ＣＴ＿ＮＳ［４：０］とも表される。所定期間クロック数の小数部のビット長は、２３ビットである。小数データは、ＲＥＭ＿ＣＴ＿ＮＳ［２２：０］とも表される。第１整数／小数分離回路４０のビット長は、符号無しの２８ビット長、且つ、小数部２３ビットであるとする。小数部２３ビットは、小数点が２３ビット分上位に移動していることを表している。第１整数／小数分離回路４０は、ビット長が５ビットの整数データと、ビット長が２３ビットの小数データとを出力する。

フラグ生成器５０は、所定期間クロック数の整数データ及び小数データに基づいて、時刻データを加算するタイミングを定めるフラグを生成する。フラグは、ＦＬで表されるとする。以下、フラグ生成器５０の各構成部の動作が説明される。

第１加算器５１は、所定期間クロック数の小数データ（ＲＥＭ＿ＣＴ＿ＮＳ）と、後述する第２整数／小数分離回路５２が出力する小数データとの和を、小数部積み残し合計値として出力する。小数部積み残し合計値は、ＳＵＭ＿ＲＥＭで表されるとする。

第１加算器５１は、加算する２つの小数データを入力データとして取得する。第１加算器５１の入力のビット長は、符号無しの２３ビット、且つ、小数部２３ビットであるとする。第１加算器５１は、２つの数を加算した数を小数部積み残し合計値として出力する。第１加算器５１の出力のビット長は、符号無しの２４ビット、且つ、小数部２３ビットであるとする。小数部積み残し合計値は、ＳＵＭ＿ＲＥＭ［２３：０］とも表される。

第２整数／小数分離回路５２は、フラグ生成器５０が出力するフラグ（ＦＬ）がＨＩになっている場合の小数部積み残し合計値の整数部と小数部とをそれぞれ、フラグがＨＩからＬＯになるタイミングで出力する。小数部積み残し合計値の整数部は、小数部積み残し合計値の上位１ビットに対応する。小数部積み残し合計値の小数部は、小数部積み残し合計値の２ビット目以降の下位ビットに対応する。第２整数／小数分離回路５２は、小数部積み残し合計値の整数部を、積み残し整数データとして出力する。積み残し整数データは、ＩＮＴ＿ＳＵＭで表されるとする。第２整数／小数分離回路５２は、小数部積み残し合計値の小数部を、積み残し小数データとして出力する。積み残し小数データは、ＲＥＭ＿ＳＵＭで表されるとする。

第２整数／小数分離回路５２のビット長は、符号無しの２４ビット、且つ、小数部２３ビットであるとする。この場合、第２整数／小数分離回路５２が小数部積み残し合計値の整数部として出力する積み残し整数データのビット長は１ビットである。積み残し整数データは、ＩＮＴ＿ＳＵＭ［０］とも表される。第２整数／小数分離回路５２が小数部積み残し合計値の小数部として出力する積み残し小数データのビット長は２３ビットである。積み残し小数データは、ＲＥＭ＿ＳＵＭ［２２：０］とも表される。

第２加算器５３は、第１整数／小数分離回路４０から出力された、所定期間クロック数の整数データ（ＩＮＴ＿ＣＴ＿ＮＳ）と、第２整数／小数分離回路５２から出力された、積み残し整数データ（ＩＮＴ＿ＳＵＭ）とを加算する。第２加算器５３は、加算した値を、加算クロック数として出力する。加算クロック数は、ＩＮＴ＿ＣＴ＿ＡＤＤで表されるとする。

第２加算器５３は、所定期間クロック数の整数データと積み残し整数データとを入力データとして取得する。第２加算器５３の所定期間クロック数の整数データを取得する入力のビット長は、符号無しの５ビット、且つ、小数部０ビットであるとする。第２加算器５３の積み残し整数データを取得する入力のビット長は、符号無しの１ビット、且つ、小数部０ビットであるとする。第２加算器５３は、入力された２つの値を加算した値を加算クロック数として出力する。第２加算器５３の出力のビット長は、符号無しの５ビット、且つ、小数部０ビットであるとする。加算クロック数は、ＩＮＴ＿ＣＴ＿ＡＤＤ［４：０］とも表される。

第２カウンタ５５は、フラグ（ＦＬ）がＬＯである場合、クロック信号の立ち上がりのタイミングで１ずつカウントアップし、第２カウント値として出力する。第２カウント値は、ＣＴ＿ＣＫ２で表されるとする。第２カウンタ５５は、フラグ（ＦＬ）がＨＩである場合、クロック信号の立ち上がりのタイミングで第２カウント値を１に初期化する。つまり、第２カウンタ５５は、フラグ（ＦＬ）がＨＩになったタイミングからのクロック数を整数でカウントする。

第２カウンタ５５のビット長は、符号無しの５ビット、且つ、小数部０ビットであるとする。この場合、第２カウンタ５５は、ＣＴ＿ＣＫ２［４：０］とも表される。

比較器５４は、第２カウンタ５５が出力する第２カウント値（ＣＴ＿ＣＫ２）と、第２加算器５３が出力する加算クロック数（ＩＮＴ＿ＣＴ＿ＡＤＤ）とを比較した結果に基づいてフラグ（ＦＬ）をＨＩレベル又はＬＯレベルの信号として出力する。比較器５４は、第２カウント値が加算クロック数未満である場合にフラグ（ＦＬ）をＬＯにし、第２カウント値が加算クロック数以上になった場合にフラグ（ＦＬ）をＨＩにする。

以上述べてきたように、フラグ生成器５０は、第１加算器５１と第２整数／小数分離回路５２と第２加算器５３とによって、加算クロック数（ＩＮＴ＿ＣＴ＿ＡＤＤ）を生成する。フラグ生成器５０は、比較器５４と第２カウンタ５５とによって、クロック信号の立ち上がりエッジの数が加算クロック数に達したタイミングでフラグ（ＦＬ）をＨＩにする。このようにすることで、フラグ生成器５０は、所定期間クロック数に端数として含まれる小数部を考慮してクロック信号の数をカウントできる。後述するように、フラグ（ＦＬ）がＨＩになったタイミングで時刻データ生成器６０は、時刻データを更新する。フラグ生成器５０が所定期間クロック数に端数として含まれる小数部を考慮してクロック信号の数をカウントすることで、所定期間クロック数の小数部によって生じる時刻データの更新のタイミングの誤差が低減され得る。

時刻データ生成器６０は、フラグ（ＦＬ）がＨＩになるタイミングで、時刻データを更新し出力する。時刻データは、ＴＩＭＥ＿ＤＡＴＡで表されるとする。以下、時刻データ生成器６０の各構成部の動作が説明される。

第３加算器６２は、フラグ（ＦＬ）がＨＩになっている場合において第３加算器６２自身が出力している値とＫで表される定数とを加算する。第３加算器６２は、フラグ（ＦＬ）がＨＩからＬＯになるタイミングで、加算した値をＦＳ時刻データとして出力する。ＦＳ時刻データは、ＴＩＭＥ＿ＦＳで表されるとする。第３加算器６２は、ＰＰＳ信号を取得し、ＰＰＳ信号がＨＩになったタイミングで、ＦＳ時刻データをゼロに初期化する。したがって、第３加算器６２は、ＰＰＳ信号がＨＩになったタイミングから、次にＰＰＳ信号がＨＩになるタイミングまで、１秒よりも短い単位で表されるＦＳ時刻データを増加させる。このようにすることで、第３加算器６２は、ＰＰＳ信号がＨＩになるタイミングで表される１秒間隔の時刻よりも短い間隔の時刻を表すデータを出力できる。

定数（Ｋ）は、小数点位置変更回路３０において変更される小数点位置のビット数に基づいて定まる。小数点位置変更回路３０において小数点位置が２３ビットだけ上位に変更される場合、定数（Ｋ）は、１秒に２の－２３乗を乗じた時間に対応する数値となる。本実施形態において、ＦＳ時刻データは、ｆｓ（フェムト秒）単位で生成されるとする。この場合、定数（Ｋ）は、１１９２０９２９０［ｆｓ］に設定される。

第３加算器６２は、第３加算器６２自身が出力している値と、定数（Ｋ）とを入力データとして取得する。第３加算器６２の、定数（Ｋ）を取得する入力のビット長は、符号無しの２７ビット、且つ、小数部０ビットであるとする。定数は、Ｋ［２６：０］とも表される。第３加算器６２の、第３加算器６２自身が出力している値を取得する入力のビット長は、符号無しの５０ビット、且つ、小数部０ビットであるとする。第３加算器６２は、入力された２つの値を加算した値をＦＳ時刻データとして出力する。第３加算器６２の出力のビット長は、符号無しの５０ビット、且つ、小数部０ビットであるとする。ＦＳ時刻データは、ＴＩＭＥ＿ＦＳ［４９：０］とも表される。

乗算器６４は、ＦＳ時刻データに、Ｋ＿１ｅｍ６で表される定数を乗じて、ＮＳ時刻データとして出力する。ＮＳ時刻データは、ＴＩＭＥ＿ＮＳで表されるとする。本実施形態において、ＮＳ時刻データは、ｎｓ（ナノ秒）単位で生成されるとする。この場合、定数（ｋ＿１ｅｍ６）は、１０の－６乗（１０＾－６又は１ｅ－６）に設定される。

乗算器６４は、ＦＳ時刻データと定数（Ｋ＿１ｅｍ６）とを入力データとして取得する。乗算器６４のＦＳ時刻データを取得する入力のビット長は、符号無しの５０ビット、且つ、小数部０ビットであるとする。乗算器６４の定数（Ｋ＿１ｅｍ６）を取得する入力のビット長は、符号無しの３２ビット、且つ、小数部５０ビットであるとする。小数部５０ビットは、小数点が５０ビット分上位に移動していることを表している。定数は、Ｋ＿１ｅｍ６［３１：０］とも表される。Ｋ＿１ｅｍ６の値を表すデータにおいて仮に小数点が削除された場合、Ｋ＿１ｅｍ６の値は、（１ｅ－６）／（２＾－５０）＝１１２５８９９９０７となる。この値において、小数点位置を５０ビット分上位に変更した値は、１ｅ－６（１０の－６乗）になる。

乗算器６４は、ＮＳ時刻データを出力する。乗算器６４の出力のビット長は、符号無しの３２ビット、且つ、小数部０ビットであるとする。ＮＳ時刻データは、ＴＩＭＥ＿ＮＳ［３１：０］とも表される。

クリップ回路６６は、ＮＳ時刻データと、Ｋ＿ＣＬＩＰで表される定数とを比較して、ＮＳ単位時刻データとして出力する値を決定する。時刻データは、ＴＩＭＥ＿ＤＡＴＡで表されるとする。クリップ回路６６は、ＮＳ時刻データがＫ＿ＣＬＩＰ以下である場合、ＮＳ時刻データを時刻データとして出力する。クリップ回路６６は、ＮＳ時刻データがＫ＿ＣＬＩＰより大きい場合、Ｋ＿ＣＬＩＰの値を時刻データとして出力する。定数（Ｋ＿ＣＬＩＰ）は、１秒よりも１ナノ秒だけ短い時間を表すデータに設定される。具体的には、Ｋ＿ＣＬＩＰ＝（１ｅ９）－１＝９９９９９９９９９［ｎｓ］に設定される。

クリップ回路６６の入力及び出力のビット長は、符号無しの３２ビット、且つ、小数部０ビットであるとする。

以上述べてきたように、時刻データ生成器６０は、フラグ生成器５０が出力するフラグ（ＦＬ）がＨＩになるタイミングで時刻データを更新する。このようにすることで、時刻生成装置１は、ＰＰＳ信号によって特定される１秒の間隔よりも短い間隔の時刻データを生成できる。

以下、図５、図６及び図７に例示されるタイミングチャートに基づいて、時刻生成装置１の動作が説明される。

タイミングチャートは、ＰＰＳ信号がＨＩからＬＯになるタイミングで複数の期間に分けられる。図５、図６及び図７において、その期間は、第１期間Ｐ１、第２期間Ｐ２、第３期間Ｐ３又は第４期間Ｐ４に分けて表されるとする。例えば、第１期間Ｐ１においてＰＰＳ信号がＨＩになった場合、第１期間Ｐ１は、ＰＰＳ信号がＨＩからＬＯになるタイミングまで続く。そして、ＰＰＳ信号がＨＩからＬＯになるタイミングの後から第２期間Ｐ２が開始する。

第１カウンタ１０は、クロック信号を取得し、取得したクロック信号の立ち上がりエッジの数を期間毎にカウントする。クロック信号の立ち上がりエッジの数は、クロック数に対応する。第１カウンタ１０は、ＣＴ＿ＣＫ１の値を、クロック信号の１周期毎に１ずつカウントアップする。例えば、第２期間Ｐ２において第１カウンタ１０が取得したクロック数がＣＫ＿Ｐ２個である場合、第２期間Ｐ２の終了時点における第１カウント値は、ＣＫ＿Ｐ２個となる。第１期間Ｐ１の終了時における第１カウント値は、ＣＫ＿Ｐ１個と表されるとする。第３期間Ｐ３の終了時における第１カウント値は、ＣＫ＿Ｐ３個と表されるとする。

ラッチ２０は、ＰＰＳ信号がＨＩからＬＯになるタイミングで、第１カウンタ１０から入力されている第１カウント値をラッチしてＰＰＳ間クロック数（ＣＴ＿ＣＫＰ）として出力する。したがって、第１期間Ｐ１における第１カウント値がＣＫ＿Ｐ１個であった場合、ラッチ２０は、第２期間Ｐ２において、ＰＰＳ間クロック数としてＣＫ＿Ｐ１を出力し続ける。同様に、ラッチ２０は、第３期間Ｐ３において、ＰＰＳ間クロック数としてＣＫ＿Ｐ２を出力し続ける。

小数点位置変更回路３０は、ラッチ２０から入力されるＰＰＳ間クロック数のデータにおいて、小数点位置を２３ビットだけ上位に変更し、所定期間クロック数（ＣＴ＿ＮＳ）として出力する。第２期間Ｐ２における所定期間クロック数は、ＣＮ＿Ｐ１個であるとする。同様に、第３期間Ｐ３における所定期間クロック数は、ＣＮ＿Ｐ２個であるとする。

第１整数／小数分離回路４０は、所定期間クロック数の整数データ（ＩＮＴ＿ＣＴ＿ＮＳ）と、小数データ（ＲＥＭ＿ＣＴ＿ＮＳ）とを出力する。第２期間Ｐ２における所定期間クロック数の整数データ及び小数データは、それぞれＣＩ＿Ｐ１個及びＣＲ＿Ｐ１個であるとする。同様に、第２期間Ｐ２における所定期間クロック数の整数データ及び小数データは、それぞれＣＩ＿Ｐ２個及びＣＲ＿Ｐ２個であるとする。

本実施形態において、第１期間Ｐ１において第１カウンタ１０でカウントしたクロック数が２５００１２５０１個だったとする。この場合、ＣＫ＿Ｐ１＝２５００１２５０１（個）となる。また、ＣＮ＿Ｐ１＝２５００１２５０１×２＾－２３＝２９．８０３８１２６２（個）となる。つまり、約１１９ｎｓの間のクロック数は、２９．８０３８１２６２（個）となる。そして、ＣＩ＿Ｐ１＝２９、及び、ＣＲ＿Ｐ１＝０．８０３８１２６２となる。

時刻データ生成器６０において、約１１９ｎｓの間のクロック数が２９．８０３８１２６２（個）に達する毎にＦＳ時刻データに１１９２０９２９０［ｆｓ］が加算される場合、ＦＳ時刻データと実際の時刻との誤差がゼロになる又はゼロに近づけられる。しかし、クロック数は、整数値でしかカウントできない。つまり、クロック数は、ＣＩ＿Ｐ１の値である２９個としかカウントされない。そこで、フラグ生成器５０において、ＣＲ＿Ｐ１＝０．８０３８１２６２の分を考慮したカウントが実行される。

図６を参照して、第２期間Ｐ２における、フラグ生成器５０及び時刻データ生成器６０の各構成部の動作が説明される。第２期間Ｐ２において、フラグ生成器５０に入力される所定期間クロック数の整数データ（ＩＮＴ＿ＣＴ＿ＮＳ）及び小数データ（ＲＥＭ＿ＣＴ＿ＮＳ）は、それぞれＣＩ＿Ｐ１及びＣＲ＿Ｐ１である。

第２期間Ｐ２は、フラグ（ＦＬ）がＨＩからＬＯになるタイミングでＮ個の区間に分けられるとする。第２期間Ｐ２の開始からフラグ（ＦＬ）がＨＩからＬＯになるタイミングが初めて来るまでの区間は、第１区間とも称される。続く区間はそれぞれ、第２区間、・・・、第Ｎ区間とも称される。

＜フラグがＨＩからＬＯになるタイミングが初めて来るまでの区間＞
第２期間Ｐ２の開始からフラグ（ＦＬ）がＨＩからＬＯになるタイミングが初めて来るまでの区間、すなわち第１区間において、フラグ生成器５０の内部のデータの値は、以下の文字変数で表されるとする。
積み残し整数データ（ＩＮＴ＿ＳＵＭ）：ＳＩ＿Ｑ₁
積み残し小数データ（ＲＥＭ＿ＳＵＭ）：ＳＲ＿Ｑ₁
小数部積み残し合計値（ＳＵＭ＿ＲＥＭ）：ＳＵＭ＿Ｑ₁
加算クロック数（ＩＮＴ＿ＣＴ＿ＡＤＤ）：ＣＡ＿Ｑ₁

各データは、以下の値になっている。
ＳＩ＿Ｑ₁＝０、ＳＲ＿Ｑ₁＝０
ＳＵＭ＿Ｑ₁＝ＣＲ＿Ｐ１＋ＳＲ＿Ｑ₁
＝０．８０３８１２６２＋０＝０．８０３８１２６２
ＣＡ＿Ｑ₁＝ＣＩ＿Ｐ１＋ＳＩ＿Ｑ₁
＝２９＋０＝２９

この場合、ＣＡ＿Ｑ₁＝２９であることから、比較器５４は、加算クロック数として入力されている２９と第２カウント値とを比較する。比較器５４は、第２カウント値が２９未満である場合にフラグ（ＦＬ）としてＬＯを出力し、第２カウント値が２９以上になったとき又は第２カウント値が２９に到達したときにフラグ（ＦＬ）としてクロック１個分の長さでＨＩを出力する。

また、第１区間において、時刻データ生成器６０の内部のデータの値は、以下の文字変数で表されるとする。
ＦＳ時刻データ（ＴＩＭＥ＿ＦＳ）：ＦＳ＿Ｑ₁
ＮＳ時刻データ（ＴＩＭＥ＿ＮＳ）：ＮＳ＿Ｑ₁
時刻データ（ＴＩＭＥ＿ＤＡＴＡ）：ＴＭ＿Ｑ₁

各データの値は、第２期間Ｐ２の開始時点でゼロにクリアされている。よって、各データの値は、以下のようになっている。
ＦＳ＿Ｑ₁＝０、ＮＳ＿Ｑ₁＝０、ＴＭ＿Ｑ₁＝０

＜フラグがＨＩからＬＯになるタイミングが初めて来たときの動作＞
フラグ（ＦＬ）がＨＩからＬＯになるタイミングで第２整数／小数分離回路５２が出力を更新することによって、ＩＮＴ＿ＳＵＭ及びＲＥＭ＿ＳＵＭの値が更新される。ＩＮＴ＿ＳＵＭ及びＲＥＭ＿ＳＵＭの値が更新されることによって、ＳＵＭ＿ＲＥＭ及びＩＮＴ＿ＣＴ＿ＡＤＤが更新される。また、フラグ（ＦＬ）がＨＩからＬＯになるタイミングで第２カウンタ５５がリセットされることによって、第２カウント値が１に初期化される。

また、フラグ（ＦＬ）がＨＩからＬＯになるタイミングで、時刻データ生成器６０の第３加算器６２が出力を更新することによって、ＦＳ時刻データが更新される。ＦＳ時刻データが更新されることによって、ＮＳ時刻データ及び時刻データが更新される。

＜フラグがＨＩからＬＯになる２回目のタイミングが来るまでの区間＞
フラグ（ＦＬ）がＨＩからＬＯになる２回目のタイミングが来るまでの区間、すなわち第２区間において、フラグ生成器５０の内部のデータの値は、以下の文字変数で表されるとする。
積み残し整数データ（ＩＮＴ＿ＳＵＭ）：ＳＩ＿Ｑ₂
積み残し小数データ（ＲＥＭ＿ＳＵＭ）：ＳＲ＿Ｑ₂
小数部積み残し合計値（ＳＵＭ＿ＲＥＭ）：ＳＵＭ＿Ｑ₂
加算クロック数（ＩＮＴ＿ＣＴ＿ＡＤＤ）：ＣＡ＿Ｑ₂

各データの値は、フラグ（ＦＬ）がＨＩからＬＯになったタイミングで更新されたことによって、以下の値になっている。
ＳＩ＿Ｑ₂＝ｉｎｔ（ＳＵＭ＿Ｑ₁）
＝ｉｎｔ（０．８０３８１２６２）＝０
ＳＲ＿Ｑ₂＝ｒｅｍ（ＳＵＭ＿Ｑ₁）
＝ｒｅｍ（０．８０３８１２６２）＝０．８０３８１２６２
ＳＵＭ＿Ｑ₂＝ＣＲ＿Ｐ１＋ＳＲ＿Ｑ₂
＝０．８０３８１２６２＋０．８０３８１２６２
＝１．６０７６２５２４
ＣＡ＿Ｑ₂＝ＣＩ＿Ｐ１＋ＳＩ＿Ｑ₂
＝２９＋０＝２９
ここで、ｉｎｔ（・）は、引数の整数部を出力する関数であるとする。ｒｅｍ（・）は、引数から整数部を引いた値、つまり引数の小数部を出力する関数であるとする。

この場合、ＣＡ＿Ｑ₂＝２９であることから、比較器５４は、加算クロック数として入力されている２９と第２カウント値とを比較する。比較器５４は、第２カウント値が２９未満である場合にフラグ（ＦＬ）としてＬＯを出力し、第２カウント値が２９以上になったとき又は第２カウント値が２９に到達したときにフラグ（ＦＬ）としてＨＩを出力する。

また、第２区間において、時刻データ生成器６０の内部のデータの値は、以下の文字変数で表されるとする。
ＦＳ時刻データ（ＴＩＭＥ＿ＦＳ）：ＦＳ＿Ｑ₂
ＮＳ時刻データ（ＴＩＭＥ＿ＮＳ）：ＮＳ＿Ｑ₂
時刻データ（ＴＩＭＥ＿ＤＡＴＡ）：ＴＭ＿Ｑ₂

各データの値は、フラグ（ＦＬ）がＨＩからＬＯになったタイミングで更新されたことによって、以下のようになっている。
ＦＳ＿Ｑ₂＝ＦＳ＿Ｑ₁＋Ｋ
＝０＋１１９２０９２９０＝１１９０２９２９０
ＮＳ＿Ｑ₂＝ＦＳ＿Ｑ₂×（１ｅ－６）＝１１９
ＴＭ＿Ｑ₂＝ｃｌｉｐ（ＮＳ＿Ｑ₂）＝１１９
ここで、ｃｌｉｐ（・）は、引数が上限値以下である場合に引数をそのまま出力し、引数が上限値を超える場合に上限値を出力する関数であるとする。

＜フラグがＨＩからＬＯになる２回目のタイミングが来たときの動作＞
フラグ（ＦＬ）がＨＩからＬＯになる２回目のタイミングでも第２整数／小数分離回路５２が出力を更新することによって、ＩＮＴ＿ＳＵＭ及びＲＥＭ＿ＳＵＭの値が更新される。ＩＮＴ＿ＳＵＭ及びＲＥＭ＿ＳＵＭの値が更新されることによって、ＳＵＭ＿ＲＥＭ及びＩＮＴ＿ＣＴ＿ＡＤＤが更新される。また、フラグ（ＦＬ）がＨＩからＬＯになる２回目のタイミングでも第２カウンタ５５がリセットされることによって、第２カウント値が１に初期化される。

＜フラグがＨＩからＬＯになる３回目のタイミングが来るまでの区間＞
さらに、フラグ（ＦＬ）がＨＩからＬＯになる３回目のタイミングが来るまでの区間、すなわち第３区間において、フラグ生成器５０の内部のデータの値は、以下の文字変数で表されるとする。
積み残し整数データ（ＩＮＴ＿ＳＵＭ）：ＳＩ＿Ｑ₃
積み残し小数データ（ＲＥＭ＿ＳＵＭ）：ＳＲ＿Ｑ₃
小数部積み残し合計値（ＳＵＭ＿ＲＥＭ）：ＳＵＭ＿Ｑ₃
加算クロック数（ＩＮＴ＿ＣＴ＿ＡＤＤ）：ＣＡ＿Ｑ₃

各データは、以下の値になっている。
ＳＩ＿Ｑ₃＝ｉｎｔ（ＳＵＭ＿Ｑ₂）
＝ｉｎｔ（１．６０７６２５２４）＝１
ＳＲ＿Ｑ₃＝ｒｅｍ（ＳＵＭ＿Ｑ₂）
＝ｒｅｍ（１．６０７６２５２４）＝０．６０７６２５２４
ＳＵＭ＿Ｑ₃＝ＣＲ＿Ｐ１＋ＳＲ＿Ｑ₃
＝０．８０３８１２６２＋０．６０７６２５２４＝１．４１１４３７８６
ＣＡ＿Ｑ₃＝ＣＩ＿Ｐ１＋ＳＩ＿Ｑ₃
＝２９＋１＝３０

この場合、ＣＡ＿Ｑ₃＝３０であることから、比較器５４は、加算クロック数として入力されている３０と第２カウント値とを比較する。比較器５４は、第２カウント値が３０未満である場合にフラグ（ＦＬ）としてＬＯを出力し、第２カウント値が３０以上になったとき又は第２カウント値が３０に到達したときにフラグ（ＦＬ）としてＨＩを出力する。

また、第３区間において、時刻データ生成器６０の内部のデータの値は、以下の文字変数で表されるとする。
ＦＳ時刻データ（ＴＩＭＥ＿ＦＳ）：ＦＳ＿Ｑ₃
ＮＳ時刻データ（ＴＩＭＥ＿ＮＳ）：ＮＳ＿Ｑ₃
時刻データ（ＴＩＭＥ＿ＤＡＴＡ）：ＴＭ＿Ｑ₃

各データの値は、フラグ（ＦＬ）がＨＩからＬＯになったタイミングで更新されたことによって、以下のようになっている。
ＦＳ＿Ｑ₃＝ＦＳ＿Ｑ₂＋Ｋ
＝１１９２０９２９０＋１１９２０９２９０＝２３８４１８５８０
ＮＳ＿Ｑ₃＝ＦＳ＿Ｑ₃×（１ｅ－６）＝２３８
ＴＭ＿Ｑ₃＝ｃｌｉｐ（ＮＳ＿Ｑ₃）＝２３８

＜フラグがＨＩからＬＯになる３回目のタイミングが来たときの動作＞
フラグ（ＦＬ）がＨＩからＬＯになる３回目のタイミングでも第２整数／小数分離回路５２が出力を更新することによって、ＩＮＴ＿ＳＵＭ及びＲＥＭ＿ＳＵＭの値が更新される。ＩＮＴ＿ＳＵＭ及びＲＥＭ＿ＳＵＭの値が更新されることによって、ＳＵＭ＿ＲＥＭ及びＩＮＴ＿ＣＴ＿ＡＤＤが更新される。また、フラグ（ＦＬ）がＨＩからＬＯになる３回目のタイミングでも第２カウンタ５５がリセットされることによって、第２カウント値が１に初期化される。

＜フラグがＨＩからＬＯになる４回目のタイミングが来るまでの区間＞
さらに、フラグ（ＦＬ）がＨＩからＬＯになる４回目のタイミングが来るまでの区間、すなわち第４区間において、フラグ生成器５０の内部のデータの値は、以下の文字変数で表されるとする。
積み残し整数データ（ＩＮＴ＿ＳＵＭ）：ＳＩ＿Ｑ₄
積み残し小数データ（ＲＥＭ＿ＳＵＭ）：ＳＲ＿Ｑ₄
小数部積み残し合計値（ＳＵＭ＿ＲＥＭ）：ＳＵＭ＿Ｑ₄
加算クロック数（ＩＮＴ＿ＣＴ＿ＡＤＤ）：ＣＡ＿Ｑ₄

各データは、以下の値になっている。
ＳＩ＿Ｑ₄＝ｉｎｔ（ＳＵＭ＿Ｑ₃）
＝ｉｎｔ（１．４１１４３７８６）＝１
ＳＲ＿Ｑ₄＝ｒｅｍ（ＳＵＭ＿Ｑ₃）
＝ｒｅｍ（１．４１１４３７８６）＝０．４１１４３７８６
ＳＵＭ＿Ｑ₄＝ＣＲ＿Ｐ１＋ＳＲ＿Ｑ₄
＝０．８０３８１２６２＋０．４１１４３７８６＝１．２１５２５０４８
ＣＡ＿Ｑ₄＝ＣＩ＿Ｐ１＋ＳＩ＿Ｑ₄
＝２９＋１＝３０

この場合、ＣＡ＿Ｑ₄＝３０であることから、比較器５４は、加算クロック数として入力されている３０と第２カウント値とを比較する。比較器５４は、第２カウント値が３０未満である場合にフラグ（ＦＬ）としてＬＯを出力し、第２カウント値が３０以上になったとき又は第２カウント値が３０に到達したときにフラグ（ＦＬ）としてＨＩを出力する。

また、第４区間において、時刻データ生成器６０の内部のデータの値は、以下の文字変数で表されるとする。
ＦＳ時刻データ（ＴＩＭＥ＿ＦＳ）：ＦＳ＿Ｑ₄
ＮＳ時刻データ（ＴＩＭＥ＿ＮＳ）：ＮＳ＿Ｑ₄
時刻データ（ＴＩＭＥ＿ＤＡＴＡ）：ＴＭ＿Ｑ₄

各データの値は、フラグ（ＦＬ）がＨＩからＬＯになったタイミングで更新されたことによって、以下のようになっている。
ＦＳ＿Ｑ₄＝ＦＳ＿Ｑ₃＋Ｋ
＝２３８４１８５８０＋１１９２０９２９０＝３５７６２７８７０
ＮＳ＿Ｑ₃＝ＦＳ＿Ｑ₃×（１ｅ－６）＝３５８
ＴＭ＿Ｑ₃＝ｃｌｉｐ（ＮＳ＿Ｑ₃）＝３５８
なお、ＮＳ＿Ｑ₃の算出において、小数点以下の端数は四捨五入で処理されているとする。端数は、切り捨てられてもよいし、切り上げられてもよい。

＜フラグがＨＩからＬＯになる４回目のタイミングが来たときの動作＞
フラグ（ＦＬ）がＨＩからＬＯになる４回目のタイミングでも第２整数／小数分離回路５２が出力を更新することによって、ＩＮＴ＿ＳＵＭ及びＲＥＭ＿ＳＵＭの値が更新される。ＩＮＴ＿ＳＵＭ及びＲＥＭ＿ＳＵＭの値が更新されることによって、ＳＵＭ＿ＲＥＭ及びＩＮＴ＿ＣＴ＿ＡＤＤが更新される。また、フラグ（ＦＬ）がＨＩからＬＯになる４回目のタイミングでも第２カウンタ５５がリセットされることによって、第２カウント値が１に初期化される。

以下、フラグ生成器５０及び時刻データ生成器６０は、ＰＰＳ信号がＨＩになるタイミングが来るまで同様の動作を繰り返す。

以上述べてきたように、時刻生成装置１は、フラグ（ＦＬ）がＨＩからＬＯになるタイミングで分けられる各区間において、小数部積み残し合計値に基づいて加算クロック数を制御する。時刻生成装置１は、加算クロック数を２９にしたり３０にしたりすることによって、長期間にわたって加算クロック数を平均化した値が、小数部を含む所定期間クロック数に近づけられる。その結果、所定期間クロック数の端数である小数部に起因する時刻データの誤差が低減される。

＜区間が２つの期間にまたがる場合の動作＞
図７を参照して、区間が２つの期間にまたがる場合の動作が説明される。図７において、ＰＰＳ信号（ＰＰＳ）及びクロック信号（ＣＫ）は、縦棒で表されている。縦棒の位置は、各信号のパルスが立ち下がるタイミングを表すとする。

図７において、第２期間Ｐ２は、第１区間から第Ｎ区間までを含んでいる。第１区間から第（Ｎ－１）区間までの各区間は、第２期間Ｐ２に含まれる。第Ｎ区間は、第２期間Ｐ２と第３期間Ｐ３とにまたがることがある。第Ｎ区間は、第２期間Ｐ２が終了するタイミングで終了することもある。本実施形態において、第Ｎ区間は、第２期間Ｐ２と第３期間Ｐ３とにまたがるとする。

図７に、各区間でカウントするクロック数が記載されている。各区間でカウントするクロック数は、Ｍ、又は、（Ｍ＋１）のいずれかである。Ｍは、所定期間クロック数の整数データ（ＩＮＴ＿ＣＴ＿ＮＳ）に等しい。つまり、各区間でカウントするクロック数は、所定期間クロック数の整数データの値、又は、その値に１を加えた値のいずれかである。各区間におけるクロック数は、積み残し整数データ（ＩＮＴ＿ＳＵＭ）が０である場合にＭとなり、積み残し整数データ（ＩＮＴ＿ＳＵＭ）が１である場合に（Ｍ＋１）となる。図７の第２期間Ｐ２に含まれる各区間のクロック数は、図６に例示された値に基づいて定まる。例えば、第２期間Ｐ２の第１区間においてカウントするクロック数は、Ｍで表されている。第２期間Ｐ２の第３区間においてカウントするクロック数は、（Ｍ＋１）で表されている。

各区間におけるフラグ生成器５０及び時刻データ生成器６０の各データの値は、以下の文字変数で表されるとする。
積み残し小数データ（ＲＥＭ＿ＳＵＭ）：ＳＲ＿Ｑ₁、・・・、ＳＲ＿Ｑ_N
小数部積み残し合計値（ＳＵＭ＿ＲＥＭ）：ＳＵＭ＿Ｑ₁、・・・、ＳＵＭ＿Ｑ_N
ＦＳ時刻データ（ＴＩＭＥ＿ＦＳ）：ＦＳ＿Ｑ₁、・・・、ＦＳ＿Ｑ_N
時刻データ（ＴＩＭＥ＿ＤＡＴＡ）：ＴＭ＿Ｑ₁、・・・、ＴＭ＿Ｑ_N

各データのうち、第１区間から第４区間までのデータに関する説明は、既に図６に基づいて説明されている。

第Ｎ区間におけるデータの値は、Ｑ_Nが付された、ＳＲ＿Ｑ_N、ＳＵＭ＿Ｑ_N、ＦＳ＿Ｑ_N、及びＦＳ＿Ｑ_N等の文字変数で表される。第Ｎ区間における各データの値は、以下の各式に基づいて算出される。
ＳＲ＿Ｑ_N＝ｒｅｍ（ＳＵＭ＿Ｑ_N-1）
ＳＵＭ＿Ｑ_N＝ＣＲ＿Ｐ１＋ＳＲ＿Ｑ_N
ＦＳ＿Ｑ_N＝ＦＳ＿Ｑ_N-1＋Ｋ
ＴＭ＿Ｑ_N＝ｃｌｉｐ（ＦＳ＿Ｑ_N×（１ｅ－６））
ここで、ｃｌｉｐ（・）は、引数が上限値以下である場合に引数をそのまま出力し、引数が上限値を超える場合に上限値を出力する関数であるとする。

本実施形態において、各データの値は、具体的に以下のようになる。
ＳＲ＿Ｑ_N＝０．１７０８２０３４
ＳＵＭ＿Ｑ_N＝０．９７４６３２９６
ＦＳ＿Ｑ_N＝１００００００００３７６８３２０
ＴＭ＿Ｑ_N＝９９９９９９９９９

ＴＭ＿Ｑ_Nの値は、ＮＳ＿Ｑ_Nの値がＦＳ＿Ｑ_N×（１ｅ－６）＝１００００００００４となることによって、上限値の９９９９９９９９９にされている。

第２期間Ｐ２の第Ｎ区間の途中で、ＰＰＳ信号がＨＩからＬＯになるタイミングが到来する。このタイミングで、第２期間Ｐ２が終了し、第３期間Ｐ３が開始する。ＦＳ＿Ｑ_N及びＴＭ＿Ｑ_Nの値は、第Ｎ区間の途中であっても期間の変更のタイミングでゼロにクリアされる。これによって、時刻生成装置１は、時刻データをＰＰＳ信号に同期させてゼロから生成することができる。

また、第３期間Ｐ３が開始するタイミングで、ＰＰＳ間クロック数（ＣＴ＿ＣＫＰ）は、第２期間Ｐ２の間に第１カウンタ１０でカウントしたクロック数を表すＣＫ＿Ｐ２に更新される。ＰＰＳ間クロック数が更新されたことによって、所定期間クロック数（ＣＴ＿ＮＳ）は、ＣＮ＿Ｐ２に更新される。また、所定期間クロック数の整数データ（ＩＮＴ＿ＣＴ＿ＮＳ）及び小数データ（ＲＥＭ＿ＣＴ＿ＮＳ）はそれぞれ、ＣＩ＿Ｐ２及びＣＲ＿Ｐ２に更新される。図７において、所定期間クロック数の小数データ（ＲＥＭ＿ＣＴ＿ＮＳ）を表す文字変数は、第２期間Ｐ２においてＣＲ＿Ｐ１と記載され、第３期間Ｐ３においてＣＲ＿Ｐ２と記載されている。また、期間の変更のタイミングで所定期間クロック数（ＣＴ＿ＮＳ）が変更されることに伴って、小数部積み残し合計値（ＳＵＭ＿ＲＥＭ）の値が変更される。図７において、第Ｎ区間の小数部積み残し合計値（ＳＵＭ＿ＲＥＭ）は、第２期間Ｐ２と第３期間Ｐ３とで区別可能に記載されている。第Ｎ区間の小数部積み残し合計値（ＳＵＭ＿ＲＥＭ）は、期間変更前においてＳＵＭ＿Ｑ_Nで表され、期間変更後においてＳＵＭ＿Ｑ₀で表されるとする。図７において、ＳＵＭ＿Ｑ₀は、簡略化されてＱ₀と表されている。

本実施形態において、第２期間Ｐ２でカウントされたＰＰＳ間クロック数は、２４９９８７６５４個であるとする。つまり、ＣＫ＿Ｐ２＝２４９９８７６５４であるとする。この場合、所定期間クロック数は、２９．８００８５０６３個になる。つまり、ＣＮ＿Ｐ２＝２９．８００８５０６３である。所定期間クロック数の整数データは、２９になる。つまり、ＣＩ＿Ｐ２＝２９である。所定期間クロック数の小数データは、０．８００８５０６３になる。つまり、ＣＲ＿Ｐ２＝０．８００８５０６３である。この場合、第Ｎ区間の途中で第３期間Ｐ３が開始した場合の小数部積み残し合計値は、０．９７１６７０９７となる。つまり、ＳＵＭ＿Ｑ₀＝０．９７１６７０９７となる。

＜フラグがＨＩからＬＯになるタイミングが期間をまたいで初めて来たときの動作＞
フラグ（ＦＬ）がＨＩからＬＯになるタイミングが第３期間Ｐ３の開始後に初めて来たときに、第２期間Ｐ２から続く第Ｎ区間が終了し、第３期間Ｐ３の第１区間が開始する。

フラグ（ＦＬ）がＨＩからＬＯになるタイミングで第２整数／小数分離回路５２が出力を更新することによって、ＩＮＴ＿ＳＵＭ及びＲＥＭ＿ＳＵＭの値が更新される。ＩＮＴ＿ＳＵＭ及びＲＥＭ＿ＳＵＭの値が更新されることによって、ＳＵＭ＿ＲＥＭ及びＩＮＴ＿ＣＴ＿ＡＤＤが更新される。また、フラグ（ＦＬ）がＨＩからＬＯになるタイミングで第２カウンタ５５がリセットされることによって、第２カウント値が１に初期化される。

第３期間Ｐ３の第１区間における、フラグ生成器５０及び時刻データ生成器６０の内部のデータの値は、以下の文字変数で表されるとする。図７に記載した文字変数は、簡略化のために「＠Ｐ３」を省略している。
積み残し小数データ（ＲＥＭ＿ＳＵＭ）：ＳＲ＿Ｑ₁＠Ｐ３
小数部積み残し合計値（ＳＵＭ＿ＲＥＭ）：ＳＵＭ＿Ｑ₁＠Ｐ３
ＦＳ時刻データ（ＴＩＭＥ＿ＦＳ）：ＦＳ＿Ｑ₁＠Ｐ３
時刻データ（ＴＩＭＥ＿ＤＡＴＡ）：ＴＭ＿Ｑ₁＠Ｐ３
小数部積み残し合計値（ＳＵＭ＿ＲＥＭ）について、第２期間Ｐ２の第Ｎ区間の途中で第３期間Ｐ３が開始した場合の値は、上述のとおりＳＵＭ＿Ｑ₀で表されるが、他のデータの文字変数と合わせるために「＠Ｐ３」を付して、ＳＵＭ＿Ｑ₀＠Ｐ３とも表される。

第３期間Ｐ３の第１区間における各データの値は、以下の各式に基づいて算出される。ここで、第２期間Ｐ２の第Ｎ区間のデータを表す文字変数に、識別のために「＠Ｐ２」が付されている。
ＳＲ＿Ｑ₁＠Ｐ３＝ｒｅｍ（ＳＵＭ＿Ｑ₀＠Ｐ３）
ＳＵＭ＿Ｑ₁＠Ｐ３＝ＣＲ＿Ｐ２＋ＳＲ＿Ｑ₁＠Ｐ３
ＦＳ＿Ｑ₁＠Ｐ３＝０＋Ｋ
ＴＭ＿Ｑ₁＠Ｐ３＝ｃｌｉｐ（ＦＳ＿Ｑ₁＠Ｐ３×（１ｅ－６））

各データの値は、フラグ（ＦＬ）がＨＩからＬＯになったタイミングで更新されることによって、具体的に以下の値になる。
ＳＲ＿Ｑ₁＠Ｐ３＝ｒｅｍ（０．９７１６７０９７）＝０．９７１６７０９７
ＳＵＭ＿Ｑ₁＠Ｐ３＝０．８００８５０６３＋０．９７１６７０９７
＝１．７７２５２１６０
ＦＳ＿Ｑ₁＠Ｐ３＝０＋１１９２０９２９０＝１１９２０９２９０
ＴＭ＿Ｑ₁＠Ｐ３＝ｃｌｉｐ（１１９２０９２９０×（１ｅ－６））＝１１９

また、第３期間Ｐ３の第２区間における各データの値は、具体的に以下の値になる。
ＳＲ＿Ｑ₂＠Ｐ３＝ｒｅｍ（ＳＵＭ＿Ｑ₁＠Ｐ３）
＝ｒｅｍ（１．７７２５２１６０）＝０．７７２５２１６０
ＳＵＭ＿Ｑ₂＠Ｐ３＝ＣＲ＿Ｐ２＋ＳＲ＿Ｑ₂＠Ｐ３
＝０．８００８５０６３＋０．７７２５２１６０
＝１．５７３３７２２３
ＦＳ＿Ｑ₂＠Ｐ３＝ＦＳ＿Ｑ₁＠Ｐ３＋Ｋ
＝１１９２０９２９０＋１１９２０９２９０＝２３８４１８５８０
ＴＭ＿Ｑ₂＠Ｐ３＝ｃｌｉｐ（ＦＳ＿Ｑ₂＠Ｐ３×（１ｅ－６））
＝ｃｌｉｐ（２３８４１８５８０×（１ｅ－６））＝２３８

以上述べてきたように、ＰＰＳ信号がＨＩからＬＯになるタイミングで時刻データがゼロにリセットされることによって、各期間の開始から積み重なった時刻データの誤差がＰＰＳ信号の立ち下がり毎にゼロにリセットされる。また、第Ｎ区間が２つの期間にまたがる場合に第Ｎ区間のクロック数を次の期間に持ち越すことによって、次の期間における時刻データの誤差が低減され得る。

本実施形態に係る時刻生成装置１は、以下のように動作するといえる。
第１カウンタ１０とラッチ２０とは、ＰＰＳ信号の立ち下がりエッジのタイミングに基づいて、例えば第１期間Ｐ１の間に取得したクロック数をカウントし、次の第２期間Ｐ２においてＰＰＳ間クロック数として出力する。ＰＰＳ間クロック数をカウントした期間は、第１基準期間とも称される。次の期間は第２基準期間とも称される。つまり、第１カウンタ１０とラッチ２０とは、第１基準期間の間に取得したクロック数をカウントし、次の第２基準期間において、ＰＰＳ間クロック数として出力する。

小数点位置変更回路３０は、ＰＰＳ間クロック数の小数点位置を上位ビットに変更した所定期間クロック数を生成する。第１整数／小数分離回路４０は、所定期間クロック数の整数部と小数部とを分離して出力する。

フラグ生成器５０は、所定期間クロック数の整数部の値に基づいて加算クロック数を設定し、第２カウンタ５５がカウントしたクロック数が加算クロック数以上になった場合にフラグ（ＦＬ）をＨＩにする。時刻データ生成器６０は、フラグ（ＦＬ）がＨＩになったタイミングで時刻データを更新する。つまり、時刻生成装置１は、フラグ生成器５０と時刻データ生成器６０とによって、第２カウンタ５５がカウントしたクロック数が加算クロック数以上になった場合に時刻データを更新する。

小数点位置変更回路３０と第１整数／小数分離回路４０とフラグ生成器５０と時刻データ生成器６０とは、まとめて制御部とも称される。

本実施形態に係る時刻生成装置１は、以上のように動作することによって、入力されるクロック信号の周波数に誤差がある場合でも、時刻データと実際の時刻との誤差を小さくできる。

また、本実施形態に係る時刻生成装置１は、回路規模の大きくなる除算器を使わず、加算器及び乗算器で構成される回路規模を小さくできる回路を使うことによって、時刻データの誤差を低減する構成を実現できる。

また、本実施形態に係る時刻生成装置１は、外部から入力されるクロック信号の周波数が時間的にゆっくり変化する場合でも、基準期間ごとにクロック数をカウントして次の基準期間における制御に反映させることによって、クロック信号の周波数の変化に追従した高精度の時刻データを生成できる。その結果、時刻生成装置１は、クロック信号の周波数に要求される精度を低くしつつ、時刻データの精度を向上できる。したがって、クロック信号を生成する水晶発振器として、高精度の高価格のものではなく、低精度の安価なものが採用され得る。

本実施形態に係る時刻生成装置１は、更に以下のように動作するといえる。

フラグ生成器５０は、所定期間クロック数の小数部の値を加算した小数部積み残し合計値を算出し、小数部積み残し合計値に更に基づいて加算クロック数を設定してもよい。また、フラグ生成器５０は、加算クロック数を、小数部積み残し合計値の整数部と所定クロック数の整数部とを加算した値に設定してもよい。このようにすることで、時刻生成装置１は、加算クロック数に所定期間クロック数の端数を反映させることができ、加算クロック数に基づいて更新する時刻データの精度をさらに高めることができる。

時刻生成装置１の各構成部の少なくとも一部は、例えばＣＰＵ（Central Processing Unit）等のプロセッサを含んで構成されてよい。時刻生成装置１は、プロセッサに所定のプログラムを実行させることによって所定の機能を実現してもよい。時刻生成装置１は、記憶部を備えてもよい。記憶部は、時刻生成装置１の各構成部の動作に用いられる各種情報、又は、時刻生成装置１の各構成部の機能を実現するためのプログラム等を格納してよい。記憶部は、時刻生成装置１の各構成部のワークメモリとして機能してよい。記憶部は、例えば半導体メモリ等で構成されてよい。

以上説明してきた時刻生成装置１の各構成部の動作は、時刻生成装置１が実行する時刻生成方法とみなされる。また、以上説明してきた時刻生成装置１の各構成部の動作は、時刻生成装置１が備えるプロセッサに実行させる時刻生成プログラムとして実現されてもよい。時刻生成プログラムは、非一時的なコンピュータ読み取り可能媒体に格納されてもよい。

本開示に係る実施形態について、諸図面及び実施例に基づき説明してきたが、当業者であれば本開示に基づき種々の変形又は修正を行うことが容易であることに注意されたい。従って、これらの変形又は修正は本開示の範囲に含まれることに留意されたい。例えば、各構成部に含まれる機能などは論理的に矛盾しないように再配置可能であり、複数の構成部を１つに組み合わせたり、或いは分割したりすることが可能である。

１時刻生成装置
１０第１カウンタ
２０ラッチ
３０小数点位置変更回路
４０第１整数／小数分離回路
５０フラグ生成器（５１：第１加算器、５２：第２整数／小数分離回路、５３：第２加算器、５４：比較器、５５：第２カウンタ）
６０時刻データ生成器（６２：第３加算器、６４：乗算器、６６：クリップ回路）

Claims

所定周期のクロックを取得し、前記クロックの数を整数でカウントする第１カウンタ及び第２カウンタと、
前記第１カウンタ及び前記第２カウンタがカウントした数に基づいて時刻データを生成する制御部と
を備え、
前記第１カウンタは、第１基準期間の間に取得した前記クロックの数をカウントし、
前記制御部は、前記第１基準期間の次の第２基準期間において、
前記第１基準期間において前記第１カウンタがカウントした数の小数点位置を変更した所定期間クロック数を生成し、前記所定期間クロック数の整数部の値に基づいて加算クロック数を設定し、
前記第２カウンタがカウントした前記クロックの数が前記加算クロック数以上になった場合に、前記時刻データを更新する、時刻生成装置。
前記制御部は、前記所定期間クロック数の小数部の値を加算した小数部積み残し合計値を算出し、前記小数部積み残し合計値に更に基づいて前記加算クロック数を設定する、請求項１に記載の時刻生成装置。
前記制御部は、前記加算クロック数を、前記小数部積み残し合計値の整数部と、前記所定期間クロック数の整数部とを加算した値に設定する、請求項２に記載の時刻生成装置。