JP3457416B2 - コンピュータシステムのタイマ補正装置 - Google Patents
コンピュータシステムのタイマ補正装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、時計装置に関し、特
に、ＴＯＤタイマ（time-of-day timer）やリアルタイ
ムクロック等の、コンピュータシステムで使用される時
計装置に関するものである。
に、ＴＯＤタイマ（time-of-day timer）やリアルタイ
ムクロック等の、コンピュータシステムで使用される時
計装置に関するものである。
【０００２】
【従来の技術】大規模なコンピュータシステムにおいて
は、各回路及び周辺装置との同期を図るため、時計装置
に対し非常に高度の精度が要求される。
は、各回路及び周辺装置との同期を図るため、時計装置
に対し非常に高度の精度が要求される。
【０００３】従来のこの種の時計装置（以下タイマ）を
コンピュータシステムに採用した例を、図１３に示す。
コンピュータシステムに対し時刻データを送出するタイ
マ部１００において、時刻データは、タイマ１０２によ
って水晶発振器１０１（ＯＳＣ）からのクロックパルス
を基に生成されるが、水晶発振器固有の精度や温度等の
環境変化により時刻の誤差が生じる。
コンピュータシステムに採用した例を、図１３に示す。
コンピュータシステムに対し時刻データを送出するタイ
マ部１００において、時刻データは、タイマ１０２によ
って水晶発振器１０１（ＯＳＣ）からのクロックパルス
を基に生成されるが、水晶発振器固有の精度や温度等の
環境変化により時刻の誤差が生じる。
【０００４】そこで、従来例では、誤差補正の手段を設
けている。比較回路１０４は一定周期毎に、標準電波や
電話回線による時報サービスなど、外部の時刻源１０３
からの時刻データとタイマ１０２の発する秒パルスを比
較し、その誤差ΔＴを算出する。
けている。比較回路１０４は一定周期毎に、標準電波や
電話回線による時報サービスなど、外部の時刻源１０３
からの時刻データとタイマ１０２の発する秒パルスを比
較し、その誤差ΔＴを算出する。
【０００５】補正回路１０６は、比較回路１０４から送
られてくる誤差ΔＴが、進みの誤差であればΔＴの間タ
イマ１０２のカウントを停止させ、一方、遅れの誤差で
あればΔＴの間タイマ１０２をカウントを倍速にする。
られてくる誤差ΔＴが、進みの誤差であればΔＴの間タ
イマ１０２のカウントを停止させ、一方、遅れの誤差で
あればΔＴの間タイマ１０２をカウントを倍速にする。
【０００６】この一連の動作を繰り返すことにより従来
例ではタイマの補正を行っていた。尚、タイマ同期精度
は、以下の式で求められる（タイマの同期精度をＡｔ、
水晶発振器の精度をＡｃ、補正サイクルをＣｊとする。
１ｐｐｍは、１秒あたりの最大誤差±１μｓを意味）。
例ではタイマの補正を行っていた。尚、タイマ同期精度
は、以下の式で求められる（タイマの同期精度をＡｔ、
水晶発振器の精度をＡｃ、補正サイクルをＣｊとする。
１ｐｐｍは、１秒あたりの最大誤差±１μｓを意味）。
【０００７】
【数１】Ａｔ＝ Ａｃ・Ｃｊ
上記式にそれぞれ一般的な数値を当てはめると、
Ａｔ＝ ５０ｐｐｍ ・ ２０４８秒
＝ １０２４００ｐｐｍ
（＝ ±１０２．４ｍｓ） ・・・ （式１）
また、従来より公知のタイマの誤差の補正は、発振器の
パルスを削るあるいは追加する、という手段により行わ
れている。実際には、基本クロックと動作クロックの間
にクロック制御回路を介在させて補正を行っている。こ
れを以下に図を基に説明する。
パルスを削るあるいは追加する、という手段により行わ
れている。実際には、基本クロックと動作クロックの間
にクロック制御回路を介在させて補正を行っている。こ
れを以下に図を基に説明する。
【０００８】図１４は、タイマ１０２が進んでいる場合
の従来例による補正を、タイムチャートを用いて説明し
たものである。動作クロックは補正前の時点で実際の時
刻よりも３単位進んでいる。そこで基本クロックを補正
回路１０６からの補正シグナルでゲートしこれを動作ク
ロックに出力すれば、結果的に動作クロックは補正シグ
ナル分（図では３単位）減算されたことになり、タイマ
はその後実際の時刻に同期するようになる。
の従来例による補正を、タイムチャートを用いて説明し
たものである。動作クロックは補正前の時点で実際の時
刻よりも３単位進んでいる。そこで基本クロックを補正
回路１０６からの補正シグナルでゲートしこれを動作ク
ロックに出力すれば、結果的に動作クロックは補正シグ
ナル分（図では３単位）減算されたことになり、タイマ
はその後実際の時刻に同期するようになる。
【０００９】一方、図１５は、タイマ１０２が遅れてい
る場合の従来例による補正を、同様にタイムチャートを
用いて説明したものである。動作クロックは補正前の時
点で、実際の時刻よりも３単位遅れている。そこで基本
クロックと動作クロック間に介在する倍周期クロック
を、補正回路１０６からの補正シグナルがオンの間中動
作クロックに出力させれば、動作クロックは補正シグナ
ル分（図では３単位）加算されたことになり、タイマ
は、その後実際の時刻に同期するようになる。
る場合の従来例による補正を、同様にタイムチャートを
用いて説明したものである。動作クロックは補正前の時
点で、実際の時刻よりも３単位遅れている。そこで基本
クロックと動作クロック間に介在する倍周期クロック
を、補正回路１０６からの補正シグナルがオンの間中動
作クロックに出力させれば、動作クロックは補正シグナ
ル分（図では３単位）加算されたことになり、タイマ
は、その後実際の時刻に同期するようになる。
【００１０】
【発明が解決しようとする課題】タイマの誤差の補正
は、できるだけ短い間隔で行うことが、精度の向上につ
ながり、特にこのような外部の時刻源を元とする補正
は、高い頻度で行われることが好ましい。
は、できるだけ短い間隔で行うことが、精度の向上につ
ながり、特にこのような外部の時刻源を元とする補正
は、高い頻度で行われることが好ましい。
【００１１】しかしながら、通常の構成では、コンピュ
ータの中央処理装置（Central Processing Unit,以下Ｃ
ＰＵ）が、本来の機能の合間にそのような補正を実行す
るため、数百秒から数千秒に１度という比較的長い間隔
を置いて行われているのが実情である。
ータの中央処理装置（Central Processing Unit,以下Ｃ
ＰＵ）が、本来の機能の合間にそのような補正を実行す
るため、数百秒から数千秒に１度という比較的長い間隔
を置いて行われているのが実情である。
【００１２】また、近年のようにコンピュータを複数回
線で結んだ高度なネットワーク環境下でこのような誤差
が発生すると、新たな問題も引き起こす。すなわち、各
クラスタ内の各装置が誤差を伴う時刻データに同期して
いる分には問題は小さいが、別々のクラスタ同志で異な
る基準時刻が混在するようになるとシステムの運用に重
大な支障を来たすという問題である。このためにも一層
正確なシステムの基準時刻データの供給が要請されてい
る。
線で結んだ高度なネットワーク環境下でこのような誤差
が発生すると、新たな問題も引き起こす。すなわち、各
クラスタ内の各装置が誤差を伴う時刻データに同期して
いる分には問題は小さいが、別々のクラスタ同志で異な
る基準時刻が混在するようになるとシステムの運用に重
大な支障を来たすという問題である。このためにも一層
正確なシステムの基準時刻データの供給が要請されてい
る。
【００１３】また、従来のタイマ内の処理方式では、ク
ロック制御回路及び倍周期クロックを付加しなければな
らず、タイマ自体の構造の複雑化等の問題も存在してい
た。本発明はこのような従来の技術の問題点に鑑みてな
されたものであり、ＣＰＵに新たな負担を掛けずに、従
来よりも短い間隔でタイマの誤差の補正を行う、高精度
なタイマ補正装置を提供することを目的とする。
ロック制御回路及び倍周期クロックを付加しなければな
らず、タイマ自体の構造の複雑化等の問題も存在してい
た。本発明はこのような従来の技術の問題点に鑑みてな
されたものであり、ＣＰＵに新たな負担を掛けずに、従
来よりも短い間隔でタイマの誤差の補正を行う、高精度
なタイマ補正装置を提供することを目的とする。
【００１４】また、タイマ内部に関しては、基本クロッ
クに手を加えたり倍周期クロックを付加したりせずに、
タイマ自身に誤差補正実行の論理回路をタイマ自身に内
蔵させることをも目的としている。
クに手を加えたり倍周期クロックを付加したりせずに、
タイマ自身に誤差補正実行の論理回路をタイマ自身に内
蔵させることをも目的としている。
【００１５】
【課題を解決するための手段】本発明は前記課題を解決
するために、以下の手段を採用した。 ＜本発明の必須構成要件＞図１に示すように、一定周波
数のクロックパルスを基に時刻データを生成するタイマ
２の精度を、外部の基準時刻を参照することにより補完
するコンピュータシステムのタイマ補正装置において、
一定のサイクル毎に前記タイマ２の時刻と前記基準時刻
とを比較して時刻の誤差を算出する比較手段４と、前記
比較手段４が算出した誤差を、前記サイクルで分割して
分割周期あたりの誤差を算出する誤差分割手段５と、前
記比較手段４が算出したサイクル誤差を前記サイクルに
つき１回補正し、前記誤差分割手段５が算出した前記分
割周期の誤差を前記サイクルの期間中前記分割周期毎に
補正する補正手段６と、を有するコンピュータシステム
のタイマ補正装置とした（請求項１に対応）。
するために、以下の手段を採用した。 ＜本発明の必須構成要件＞図１に示すように、一定周波
数のクロックパルスを基に時刻データを生成するタイマ
２の精度を、外部の基準時刻を参照することにより補完
するコンピュータシステムのタイマ補正装置において、
一定のサイクル毎に前記タイマ２の時刻と前記基準時刻
とを比較して時刻の誤差を算出する比較手段４と、前記
比較手段４が算出した誤差を、前記サイクルで分割して
分割周期あたりの誤差を算出する誤差分割手段５と、前
記比較手段４が算出したサイクル誤差を前記サイクルに
つき１回補正し、前記誤差分割手段５が算出した前記分
割周期の誤差を前記サイクルの期間中前記分割周期毎に
補正する補正手段６と、を有するコンピュータシステム
のタイマ補正装置とした（請求項１に対応）。
【００１６】なお、このタイマ補正装置に用いられる構
成の意義は以下の通りである。 〔タイマ〕タイマ２は、水晶発振器等の発振器が発する
一定周波数のクロックパルスを基に時刻データを生成す
るカウンタであり、コンピュータシステムにおいては各
回路及び周辺装置との同期を図る目的で用いられる。ま
た、発振器及びタイマは共に精度に限界があり、外部の
より正確な基準時刻の定期的な参照が必須である。基準
時刻は、前記タイマ２に正確な時刻とパルスを供給する
ようにハードウェア的に接続されている。
成の意義は以下の通りである。 〔タイマ〕タイマ２は、水晶発振器等の発振器が発する
一定周波数のクロックパルスを基に時刻データを生成す
るカウンタであり、コンピュータシステムにおいては各
回路及び周辺装置との同期を図る目的で用いられる。ま
た、発振器及びタイマは共に精度に限界があり、外部の
より正確な基準時刻の定期的な参照が必須である。基準
時刻は、前記タイマ２に正確な時刻とパルスを供給する
ようにハードウェア的に接続されている。
【００１７】〔比較手段〕比較手段４は、一定のサイク
ル毎に前記タイマ２の時刻と前記基準時刻とを比較して
時刻の誤差を算出する比較回路であり、デジタル比較器
及びアナログ比較器のどちらも利用可能である。
ル毎に前記タイマ２の時刻と前記基準時刻とを比較して
時刻の誤差を算出する比較回路であり、デジタル比較器
及びアナログ比較器のどちらも利用可能である。
【００１８】〔誤差分割手段〕誤差分割手段５は、前記
比較手段４が算出した誤差を、前記サイクルで分割して
分割周期あたりの誤差を算出するもので、本発明では、
シフトレジスタによる２進数除算回路５１を用いる。
比較手段４が算出した誤差を、前記サイクルで分割して
分割周期あたりの誤差を算出するもので、本発明では、
シフトレジスタによる２進数除算回路５１を用いる。
【００１９】〔補正手段〕補正手段６は、前記比較手段
４が算出したサイクル誤差を前記サイクルにつき１回補
正し、前記誤差分割手段５が算出した前記分割周期の誤
差を前記サイクルの期間中前記分割周期毎に補正し、誤
差をカウントし補正シグナルに変換する補正カウンタ６
１、分割周期あたりの誤差を保持する補正バッファ等か
らなり、タイマ２に補正シグナルを送出する。 ＜付加的構成要素＞また、このタイマ補正装置の付加的
構成要素を、以下に挙げる。
４が算出したサイクル誤差を前記サイクルにつき１回補
正し、前記誤差分割手段５が算出した前記分割周期の誤
差を前記サイクルの期間中前記分割周期毎に補正し、誤
差をカウントし補正シグナルに変換する補正カウンタ６
１、分割周期あたりの誤差を保持する補正バッファ等か
らなり、タイマ２に補正シグナルを送出する。 ＜付加的構成要素＞また、このタイマ補正装置の付加的
構成要素を、以下に挙げる。
【００２０】〔端数誤差補正〕第１の付加的構成要素と
して、まず、前記タイマ補正装置は、前記誤差分割手段
５は２進数除算回路５１であり、前記分割周期あたりの
誤差算出の際に前記２進数除算回路５１により切り捨て
られる小数以下成分である端数誤差を保持するための端
数誤差補正バッファ６３を有する。
して、まず、前記タイマ補正装置は、前記誤差分割手段
５は２進数除算回路５１であり、前記分割周期あたりの
誤差算出の際に前記２進数除算回路５１により切り捨て
られる小数以下成分である端数誤差を保持するための端
数誤差補正バッファ６３を有する。
【００２１】そして、前記タイマ補正装置は、ｎが１以
上の自然数であるとき前記端数誤差の最上位桁から最下
位桁へ向かってｎ番目の桁の成分を、前記分割周期の２
n倍を周期として累算して、前記分割周期あたりの誤差
に加算する誤差加算手段６５を有するような構成であっ
てもよい（請求項２に対応）。
上の自然数であるとき前記端数誤差の最上位桁から最下
位桁へ向かってｎ番目の桁の成分を、前記分割周期の２
n倍を周期として累算して、前記分割周期あたりの誤差
に加算する誤差加算手段６５を有するような構成であっ
てもよい（請求項２に対応）。
【００２２】〔タイマの補正実行方式〕第２の付加的構
成要素として、前記タイマ２は、自身が前記基準時刻よ
り進んでいるときには進んでいる時刻分カウントを停止
し、自身が前記基準時刻より遅れているときには遅れて
いる時刻分倍速でカウントする論理回路を備えることを
特徴とする前記タイマ補正装置である（請求項３に対
応）。
成要素として、前記タイマ２は、自身が前記基準時刻よ
り進んでいるときには進んでいる時刻分カウントを停止
し、自身が前記基準時刻より遅れているときには遅れて
いる時刻分倍速でカウントする論理回路を備えることを
特徴とする前記タイマ補正装置である（請求項３に対
応）。
【００２３】
〔必須構成要素〕上記構成を備えた上で、補正サイクル
が経過済みであるかどうかの判定と、タイマ２の時刻の
サンプリング、サイクル誤差の算出、及び進みの誤差か
遅れの誤差かの判定とを比較手段４に対して指示するこ
と、サイクル誤差の分割を誤差分割手段５に対して指示
すること、さらに、分割周期あたりの誤差算出の履歴の
判定及びその結果に従って分割周期あたりの誤差の量の
調整をした上で、前記サイクル誤差と分割周期あたりの
誤差を補正手段６内にセットする処理を行うこと、の各
処理が整えば本発明のタイマ補正が完了する。
が経過済みであるかどうかの判定と、タイマ２の時刻の
サンプリング、サイクル誤差の算出、及び進みの誤差か
遅れの誤差かの判定とを比較手段４に対して指示するこ
と、サイクル誤差の分割を誤差分割手段５に対して指示
すること、さらに、分割周期あたりの誤差算出の履歴の
判定及びその結果に従って分割周期あたりの誤差の量の
調整をした上で、前記サイクル誤差と分割周期あたりの
誤差を補正手段６内にセットする処理を行うこと、の各
処理が整えば本発明のタイマ補正が完了する。
【００２４】〔第１の付加的構成要素の作用〕誤差分割
手段が２進数除算回路５１であるときに、前記２進数除
算回路５１が分轄周期あたりの誤差を算出する際生じる
端数誤差を端数誤差補正バッファにセットする行程が、
上記必須構成要素に加わることで前記端数誤差がタイマ
補正に反映される。
手段が２進数除算回路５１であるときに、前記２進数除
算回路５１が分轄周期あたりの誤差を算出する際生じる
端数誤差を端数誤差補正バッファにセットする行程が、
上記必須構成要素に加わることで前記端数誤差がタイマ
補正に反映される。
【００２５】〔第２の付加的構成要素の作用〕
タイマ２が進んでいる場合
タイマカウンタのインクリメント動作を全段に亘って"
０"とし、結果的にクロック停止補正となる。 タイマ２が遅れている場合 タイマカウンタの最下位の１つ上の桁において"１"を加
算し、すなわち、全段では１０進法の"２"に相当する加
算をして、倍速の補正となる。
０"とし、結果的にクロック停止補正となる。 タイマ２が遅れている場合 タイマカウンタの最下位の１つ上の桁において"１"を加
算し、すなわち、全段では１０進法の"２"に相当する加
算をして、倍速の補正となる。
【００２６】
【実施例１】以下にネットワークの一部を構成するコン
ピュータシステムの動作の基準となる時刻データを生成
するタイマにおいて、本発明を実施した例を、図２から
図５に基いて説明する。
ピュータシステムの動作の基準となる時刻データを生成
するタイマにおいて、本発明を実施した例を、図２から
図５に基いて説明する。
【００２７】図２は、基準時刻の生成、及びその補正を
行っているタイマ部の構成を示すブロック図である。水
晶発振器１は非常に短い周期（数ＭＨｚ〜数十ＭＨｚ、
精度５０ｐｐｍ）でクロックパルスを発しており、前記
水晶発振器１に接続のタイマ２は、水晶発振器１からの
クロックパルスを基に時刻データ生成し、コンピュータ
システム内にあって各回路及び周辺装置との同期を図る
ための基準時刻を送出している。
行っているタイマ部の構成を示すブロック図である。水
晶発振器１は非常に短い周期（数ＭＨｚ〜数十ＭＨｚ、
精度５０ｐｐｍ）でクロックパルスを発しており、前記
水晶発振器１に接続のタイマ２は、水晶発振器１からの
クロックパルスを基に時刻データ生成し、コンピュータ
システム内にあって各回路及び周辺装置との同期を図る
ための基準時刻を送出している。
【００２８】時刻源３は、電話回線による時報サービス
であり、タイマ部において利用可能にハードウェア的に
接続されている。前記時刻源３からは時刻データと秒パ
ルスがタイマ２、比較回路４、補正回路６ａへ送出され
る。ここでいう時刻データは年月日時分秒のそれぞれが
ＢＣＤ形式（Binary Coded Decimal：２進化１０進数）
のものである。
であり、タイマ部において利用可能にハードウェア的に
接続されている。前記時刻源３からは時刻データと秒パ
ルスがタイマ２、比較回路４、補正回路６ａへ送出され
る。ここでいう時刻データは年月日時分秒のそれぞれが
ＢＣＤ形式（Binary Coded Decimal：２進化１０進数）
のものである。
【００２９】前記タイマ２の出力は、各周辺装置、及び
比較回路４に接続され、比較回路４の出力は誤差分割回
路５及び前記補正回路６ａに接続され、前記誤差分割回
路５の出力は前記補正回路６ａに接続され、さらに補正
回路６ａの出力は前記タイマ２に接続されている。
比較回路４に接続され、比較回路４の出力は誤差分割回
路５及び前記補正回路６ａに接続され、前記誤差分割回
路５の出力は前記補正回路６ａに接続され、さらに補正
回路６ａの出力は前記タイマ２に接続されている。
【００３０】〔タイマ〕本実施例におけるタイマは、リ
アルタイムクロックと呼ばれる一種のカウンタである。
水晶発振器等の発振器が発する一定周波数のクロックパ
ルスを計数して、予め設定入力された時刻から現在の時
刻を換算し、時刻情報の出力を継続的に行うものであ
る。コンピュータシステムにおいては、各回路及び周辺
装置との同期を図る目的で用いられる。本発明実施の対
象となるタイマとしては、ＴＯＤタイマ等の他のもので
あってもよい。
アルタイムクロックと呼ばれる一種のカウンタである。
水晶発振器等の発振器が発する一定周波数のクロックパ
ルスを計数して、予め設定入力された時刻から現在の時
刻を換算し、時刻情報の出力を継続的に行うものであ
る。コンピュータシステムにおいては、各回路及び周辺
装置との同期を図る目的で用いられる。本発明実施の対
象となるタイマとしては、ＴＯＤタイマ等の他のもので
あってもよい。
【００３１】〔比較回路〕比較回路４は、比較的長めの
一定サイクル（補正サイクル）毎に、前記タイマ２の発
する時刻データと前記時刻源３からの時刻データを比較
して誤差ΔＴを算出しかつそれが進みであるか遅れであ
るか判断するものである。本実施例における補正サイク
ルは２０４８秒に１回の周期である。
一定サイクル（補正サイクル）毎に、前記タイマ２の発
する時刻データと前記時刻源３からの時刻データを比較
して誤差ΔＴを算出しかつそれが進みであるか遅れであ
るか判断するものである。本実施例における補正サイク
ルは２０４８秒に１回の周期である。
【００３２】〔誤差分割回路〕誤差分割回路５は、前記
比較回路４が算出した前記補正サイクル分の誤差を補正
サイクルの値２０４８で除算し、１秒あたりの誤差Δｔ
に分割するためもので、シフトレジスタによる２進数除
算回路５１を利用している。
比較回路４が算出した前記補正サイクル分の誤差を補正
サイクルの値２０４８で除算し、１秒あたりの誤差Δｔ
に分割するためもので、シフトレジスタによる２進数除
算回路５１を利用している。
【００３３】〔補正回路〕補正回路６ａは、比較回路４
が算出した補正サイクルあたりの誤差ΔＴを基に、タイ
マ２に補正シグナルを送出する。タイマ２では前記比較
回路４からの進み又は遅れであるかの情報により補正シ
グナル分の補正が行われる。
が算出した補正サイクルあたりの誤差ΔＴを基に、タイ
マ２に補正シグナルを送出する。タイマ２では前記比較
回路４からの進み又は遅れであるかの情報により補正シ
グナル分の補正が行われる。
【００３４】補正回路内の作用を図３を用いて説明す
る。まず、システム起動時又はタイマリセット時から起
算した最初の２０４８秒間の誤差ΔＴが補正カウンタ６
１にセットされる。補正カウンタ６１がΔＴを「値が０
になるまで」デクリメントした際の時間を前記２０４８
秒間の誤差分の補正シグナルとし、進みか遅れかの情報
と共にタイマ２に送られる。
る。まず、システム起動時又はタイマリセット時から起
算した最初の２０４８秒間の誤差ΔＴが補正カウンタ６
１にセットされる。補正カウンタ６１がΔＴを「値が０
になるまで」デクリメントした際の時間を前記２０４８
秒間の誤差分の補正シグナルとし、進みか遅れかの情報
と共にタイマ２に送られる。
【００３５】一方、前記誤差分割回路５で算出された１
秒あたりの誤差Δｔは、補正回路内の毎秒補正バッファ
６２で保持される。そして、前記時刻源３からの秒パル
スの入力がある毎に前記Δｔは前記補正カウンタ６１に
セットされ、補正カウンタ６１がΔｔを「値が０になる
まで」デクリメントした際の時間を１秒あたりの誤差の
補正シグナルとし、タイマ２に毎秒送られる。これによ
り本実施例は、毎秒補正とも呼べるものである。
秒あたりの誤差Δｔは、補正回路内の毎秒補正バッファ
６２で保持される。そして、前記時刻源３からの秒パル
スの入力がある毎に前記Δｔは前記補正カウンタ６１に
セットされ、補正カウンタ６１がΔｔを「値が０になる
まで」デクリメントした際の時間を１秒あたりの誤差の
補正シグナルとし、タイマ２に毎秒送られる。これによ
り本実施例は、毎秒補正とも呼べるものである。
【００３６】本実施例では、補正の精度を高めるため以
上の２つの処理が併せ行われる（請求項１、３に対
応）。 〔毎秒補正のＣＰＵの処理内容〕ここで、上記毎秒補正
の実行時のＣＰＵ（図示せず）の処理内容を図４のフロ
ーチャートに基づいて説明する。
上の２つの処理が併せ行われる（請求項１、３に対
応）。 〔毎秒補正のＣＰＵの処理内容〕ここで、上記毎秒補正
の実行時のＣＰＵ（図示せず）の処理内容を図４のフロ
ーチャートに基づいて説明する。
【００３７】このルーチンは、システム起動時又はタイ
マのリセット（初期化）により開始する。まずＣＰＵ
は、この補正サイクルが経過済みであるかどうかの判定
を行う（ステップ（Ｓ１０１）。補正サイクルの途中で
あると判断するとステップＳ１０１の前に戻る。
マのリセット（初期化）により開始する。まずＣＰＵ
は、この補正サイクルが経過済みであるかどうかの判定
を行う（ステップ（Ｓ１０１）。補正サイクルの途中で
あると判断するとステップＳ１０１の前に戻る。
【００３８】一方、補正サイクル経過済みと判断すれ
ば、前記比較回路４により、タイマ２の時刻をサンプリ
ングを行い（ステップＳ１０２）、前記時刻源３からの
時刻データとを比較して誤差ΔＴの算出を行う（ステッ
プＳ１０３）。同時に、それが進みの誤差＋ΔＴである
か遅れの誤差−ΔＴであるかを判定させ（Ｓ１０４）、
比較回路４は、＋ΔＴならフラグを１に（ステップＳ１
０５）、−ΔＴならばフラグを０に（ステップＳ１０
６）する。
ば、前記比較回路４により、タイマ２の時刻をサンプリ
ングを行い（ステップＳ１０２）、前記時刻源３からの
時刻データとを比較して誤差ΔＴの算出を行う（ステッ
プＳ１０３）。同時に、それが進みの誤差＋ΔＴである
か遅れの誤差−ΔＴであるかを判定させ（Ｓ１０４）、
比較回路４は、＋ΔＴならフラグを１に（ステップＳ１
０５）、−ΔＴならばフラグを０に（ステップＳ１０
６）する。
【００３９】次に、ステップＳ１０３で算出された誤差
ΔＴを前記補正回路６ａ内の補正カウンタ６１にセット
する（ステップＳ１０７）。その間に、前記誤差分割回
路５により１秒あたりの誤差Δｔが算出を行う（ステッ
プＳ１０８）。
ΔＴを前記補正回路６ａ内の補正カウンタ６１にセット
する（ステップＳ１０７）。その間に、前記誤差分割回
路５により１秒あたりの誤差Δｔが算出を行う（ステッ
プＳ１０８）。
【００４０】さらにステップＳ１０９で過去において１
秒あたりの誤差Δｔの算出がされているか否かを判定
し、もし無ければそのままの誤差Δｔを前記毎秒補正バ
ッファ６２にセットし（ステップＳ１１１）、また毎秒
補正バッファ６２内に過去の誤差Δｔが既に保持されて
いれば、その過去の誤差Δｔに新たな誤差Δｔを加算
し、改めて毎秒補正バッファ６２セットする（ステップ
Ｓ１１０）。
秒あたりの誤差Δｔの算出がされているか否かを判定
し、もし無ければそのままの誤差Δｔを前記毎秒補正バ
ッファ６２にセットし（ステップＳ１１１）、また毎秒
補正バッファ６２内に過去の誤差Δｔが既に保持されて
いれば、その過去の誤差Δｔに新たな誤差Δｔを加算
し、改めて毎秒補正バッファ６２セットする（ステップ
Ｓ１１０）。
【００４１】以上で、本ルーチンを終了する。
＜タイマ補正の実行方式＞ここで、上述の手順により補
正回路６ａ内で生成された補正シグナルがタイマ２に送
られて、実際に誤差が補正される方式を説明しておく。
正回路６ａ内で生成された補正シグナルがタイマ２に送
られて、実際に誤差が補正される方式を説明しておく。
【００４２】〔本実施例のタイマ補正実行方式〕図５
は、本実施例が採用するタイマ２の論理回路を示してお
り、最下位桁（the Least Significant Bit；ＬＳＢ）
から最上位桁（the Most Significant Bit；ＭＳＢ）へ
の各段は、ＥＸＣＬＵＳＩＶＥ ＯＲ回路（ＸＯＲ）と
ＡＮＤ回路からなる半加算器とフリップフロップ（Ｆ
Ｆ）とで構成されている。
は、本実施例が採用するタイマ２の論理回路を示してお
り、最下位桁（the Least Significant Bit；ＬＳＢ）
から最上位桁（the Most Significant Bit；ＭＳＢ）へ
の各段は、ＥＸＣＬＵＳＩＶＥ ＯＲ回路（ＸＯＲ）と
ＡＮＤ回路からなる半加算器とフリップフロップ（Ｆ
Ｆ）とで構成されている。
【００４３】ＬＳＢとＬＳＢ＋１にかけての破線部は、
通常の加算回路に対する本実施例での追加部分である。
補正回路からの補正シグナルの送出がない通常状態では
インバータ２１の入力は"０"なのでＬＳＢへの入力は"
１"である。
通常の加算回路に対する本実施例での追加部分である。
補正回路からの補正シグナルの送出がない通常状態では
インバータ２１の入力は"０"なのでＬＳＢへの入力は"
１"である。
【００４４】以下に、タイマ２が進んでいる場合と、タ
イマ２が遅れている場合とに分けて、補正の実行方式を
説明する。尚、この際、クロック単位の長さは１する。 タイマ２が進んでいる場合 前記補正回路６ａから減速の補正の指示、すなわち、減
速の（＝進み誤差の）フラグと倍速の補正シグナルとが
送出されたこととすると、インバータ２１とＡＮＤ回路
２２の一方の端子２２ａとには"１"が入力され、同時に
ＡＮＤ回路２２の他方の端子２２ｂには減速のフラグ"
０"が入力される。
イマ２が遅れている場合とに分けて、補正の実行方式を
説明する。尚、この際、クロック単位の長さは１する。 タイマ２が進んでいる場合 前記補正回路６ａから減速の補正の指示、すなわち、減
速の（＝進み誤差の）フラグと倍速の補正シグナルとが
送出されたこととすると、インバータ２１とＡＮＤ回路
２２の一方の端子２２ａとには"１"が入力され、同時に
ＡＮＤ回路２２の他方の端子２２ｂには減速のフラグ"
０"が入力される。
【００４５】したがって、ＡＮＤ回路２２からは"０"が
出力され、ＯＲ回路２３の出力はＬＳＢからの繰り上が
りのみが反映されＬＳＢ＋１への影響はない。一方、Ｌ
ＳＢへはインバータ２２からの"０"が入力される。よっ
て、本来"１"であるタイマのインクリメント動作が"０"
となり、クロック単位１の間タイマを停止させる。 タイマ２が遅れている場合 前記補正回路６ａから加速の補正の指示、すなわち、加
速の（＝遅れ誤差の）フラグと倍速の補正シグナルとが
送出されたこととすると、インバータ２１とＡＮＤ回路
２２の一方の端子２２ａとには"１"が入力され、同時に
ＡＮＤ回路２２の他方の端子２２ｂには加速のフラグ"
１"が入力される。
出力され、ＯＲ回路２３の出力はＬＳＢからの繰り上が
りのみが反映されＬＳＢ＋１への影響はない。一方、Ｌ
ＳＢへはインバータ２２からの"０"が入力される。よっ
て、本来"１"であるタイマのインクリメント動作が"０"
となり、クロック単位１の間タイマを停止させる。 タイマ２が遅れている場合 前記補正回路６ａから加速の補正の指示、すなわち、加
速の（＝遅れ誤差の）フラグと倍速の補正シグナルとが
送出されたこととすると、インバータ２１とＡＮＤ回路
２２の一方の端子２２ａとには"１"が入力され、同時に
ＡＮＤ回路２２の他方の端子２２ｂには加速のフラグ"
１"が入力される。
【００４６】したがって、インバータ２１から"０"が出
力され、の減速の補正時と同様にＬＳＢへの入力は"
０"である。一方、ＬＳＢ＋１ではＡＮＤ回路２２から"
１"が出力され、ＯＲ回路２３でＬＳＢからの繰り上が
り分加算されることになる。ＬＳＢ＋１における加算１
は全段では１０進法の加算２に相当し、本来"１"である
タイマのインクリメント動作が"２"となり、クロック単
位１の間タイマを倍速で動作させ、倍速の補正が実行さ
れることとなる。
力され、の減速の補正時と同様にＬＳＢへの入力は"
０"である。一方、ＬＳＢ＋１ではＡＮＤ回路２２から"
１"が出力され、ＯＲ回路２３でＬＳＢからの繰り上が
り分加算されることになる。ＬＳＢ＋１における加算１
は全段では１０進法の加算２に相当し、本来"１"である
タイマのインクリメント動作が"２"となり、クロック単
位１の間タイマを倍速で動作させ、倍速の補正が実行さ
れることとなる。
【００４７】以上の実施例１で得られるタイマ同期精度
は、以下の式の通りである（タイマの同期精度をＡｔ
1、水晶発振器の精度をＡｃ、補正サイクルをＣｊとす
る。）。
は、以下の式の通りである（タイマの同期精度をＡｔ
1、水晶発振器の精度をＡｃ、補正サイクルをＣｊとす
る。）。
【００４８】
【数２】Ａｔ1 ＝ Ａｃ＋ΔＴ−Ｃｊ・Δｔ
予想されるΔＴは式１より、Ａｃ・Ｃｊなので、
Ａｔ1 ≒ ５０ｐｐｍ＋２０４８（５０ｐｐｍ−Δｔ）
・・・（式２）
上式中、Ａｃ−Δｔは本来"０"となるはずだが、除算回
路の制約上誤差が生じるので上式のようになる。
路の制約上誤差が生じるので上式のようになる。
【００４９】この関係を示すのが図６のグラフである。
２回目以降のサイクルの１秒から２秒の１秒間の最大誤
差は、５０ｐｐｍ＋２（５０ｐｐｍ−Δｔ）であり、以
後増加を続け、結局本実施例で得られる同期精度は、５
０ｐｐｍ＋２０４８（５０ｐｐｍ−Δｔ）となる（式
２、図６）。従来例での誤差は、このグラフでいえば初
めのサイクルのΔＴに相当し、本実施例で精度が、各段
に向上しているのが分かる。
２回目以降のサイクルの１秒から２秒の１秒間の最大誤
差は、５０ｐｐｍ＋２（５０ｐｐｍ−Δｔ）であり、以
後増加を続け、結局本実施例で得られる同期精度は、５
０ｐｐｍ＋２０４８（５０ｐｐｍ−Δｔ）となる（式
２、図６）。従来例での誤差は、このグラフでいえば初
めのサイクルのΔＴに相当し、本実施例で精度が、各段
に向上しているのが分かる。
【００５０】
【実施例２】次に、本発明の第２の実施例を図７から図
１２に基づいて説明する。本実施例は、実施例１に対
し、誤差分割回路及び補正回路の一部に変更を加えたも
のなので変更部分を中心に説明する。
１２に基づいて説明する。本実施例は、実施例１に対
し、誤差分割回路及び補正回路の一部に変更を加えたも
のなので変更部分を中心に説明する。
【００５１】尚、変更点として、実施例１の構成に、誤
差分割回路と補正回路と端数誤差補正バッファ６３、秒
パルスカウンタ６４、誤差加算回路６５の追加が施され
ている（図７、図１０）。また、設定された補正サイク
ルも２０４８秒に１回の周期である。
差分割回路と補正回路と端数誤差補正バッファ６３、秒
パルスカウンタ６４、誤差加算回路６５の追加が施され
ている（図７、図１０）。また、設定された補正サイク
ルも２０４８秒に１回の周期である。
【００５２】〔実施例１の誤差分割回路の課題〕実施例
１の誤差分割回路５は、シフトレジスタによる２進数除
算回路５１を用いて誤差ΔＴを２０４８で除算して１秒
あたりの誤差Δｔを求めるものであると述べた。
１の誤差分割回路５は、シフトレジスタによる２進数除
算回路５１を用いて誤差ΔＴを２０４８で除算して１秒
あたりの誤差Δｔを求めるものであると述べた。
【００５３】ある数値を「２のｎ乗」で除した商は、２
進法に変換したその数値を小数点に対してｎ桁分右にず
らすことで求められる。これを応用したのが、２進数除
算回路であり、ｎビット右にシフトすることにより除算
が達成される。その際小数点より右にシフトした成分は
レジスタの回路では消失してしまい、通常は利用できな
いという問題がある。
進法に変換したその数値を小数点に対してｎ桁分右にず
らすことで求められる。これを応用したのが、２進数除
算回路であり、ｎビット右にシフトすることにより除算
が達成される。その際小数点より右にシフトした成分は
レジスタの回路では消失してしまい、通常は利用できな
いという問題がある。
【００５４】これを図８を基に説明すると、誤差ΔＴ
は、右側に１１ビット（２の１１乗＝２０４８）ずらさ
れることで、総桁数（図では長方形ΔＴの長さに相当）
は変化しないものの小数点（破線）を境にΔｔ１とΔｔ
２の２つに分かれてしまっている。右側にはみ出た１１
ビット分（図の長方形Δｔ２の長さ）が消失分である。
は、右側に１１ビット（２の１１乗＝２０４８）ずらさ
れることで、総桁数（図では長方形ΔＴの長さに相当）
は変化しないものの小数点（破線）を境にΔｔ１とΔｔ
２の２つに分かれてしまっている。右側にはみ出た１１
ビット分（図の長方形Δｔ２の長さ）が消失分である。
【００５５】この関係を、タイマの誤差に当てはめる
と、ΔＴは２０４８秒間の誤差であり、Δｔ１は誤差分
割回路が算出（ΔＴ／２０４８）した１秒あたりの誤差
であり、Δｔ２は２進数除算回路が除算することで生じ
てしまった小数以下の端数成分（以下、端数誤差）であ
る。
と、ΔＴは２０４８秒間の誤差であり、Δｔ１は誤差分
割回路が算出（ΔＴ／２０４８）した１秒あたりの誤差
であり、Δｔ２は２進数除算回路が除算することで生じ
てしまった小数以下の端数成分（以下、端数誤差）であ
る。
【００５６】本実施例はこの端数誤差Δｔ２（数２中の
ΔＴ−Δｔ１に相当）をできる限り補正に反映させるこ
とで、タイマの精度をさらに高めるものである。 ＜端数誤差の補正＞図７は、本実施例のタイマ部の構成
を示すブロック図である。
ΔＴ−Δｔ１に相当）をできる限り補正に反映させるこ
とで、タイマの精度をさらに高めるものである。 ＜端数誤差の補正＞図７は、本実施例のタイマ部の構成
を示すブロック図である。
【００５７】〔端数誤差補正バッファ〕誤差分割回路５
ｂ内で、２進数除算回路５１がΔＴを２０４８で除算し
てΔｔ１を算出した際に発生する端数誤差Δｔ２は、補
正回路６ｂ内の端数誤差補正バッファ６３に送られ１サ
イクル中保持される。尚、端数誤差補正バッファ６３
は、本実施例では補正回路６ｂ内に配置したが、補正回
路６ｂ外でも構わない。
ｂ内で、２進数除算回路５１がΔＴを２０４８で除算し
てΔｔ１を算出した際に発生する端数誤差Δｔ２は、補
正回路６ｂ内の端数誤差補正バッファ６３に送られ１サ
イクル中保持される。尚、端数誤差補正バッファ６３
は、本実施例では補正回路６ｂ内に配置したが、補正回
路６ｂ外でも構わない。
【００５８】〔誤差加算回路〕上述の端数誤差Δｔ２を
１秒あたりの誤差Δｔ１に加算する回路である。前記Δ
ｔ２は小数以下の端数のため１秒間ではΔｔ１に加算で
きないが、もし、ある期間経過してΔｔ２の累算がΔｔ
１で処理可能な"１"になれば、その期間分のΔｔ１と合
算させて、それはその期間の真の誤差であると類推され
る。
１秒あたりの誤差Δｔ１に加算する回路である。前記Δ
ｔ２は小数以下の端数のため１秒間ではΔｔ１に加算で
きないが、もし、ある期間経過してΔｔ２の累算がΔｔ
１で処理可能な"１"になれば、その期間分のΔｔ１と合
算させて、それはその期間の真の誤差であると類推され
る。
【００５９】これは、以下のように言い表すことができ
る。すなわち、端数誤差Δｔ２の最上位桁（小数以下第
１位）から最下位桁（小数以下第１１位：１１ビットシ
フト時）へ向かってｎ番目の桁の成分を（ｎが１以上の
自然数）、２n秒分累算して初めて前記Δｔ１で処理可
能な値である"１"にすることができ、それをこの２n秒
を周期として前記１秒あたりの誤差Δｔ１に加算すれ
ば、より正確な誤差データが得られるということであ
る。
る。すなわち、端数誤差Δｔ２の最上位桁（小数以下第
１位）から最下位桁（小数以下第１１位：１１ビットシ
フト時）へ向かってｎ番目の桁の成分を（ｎが１以上の
自然数）、２n秒分累算して初めて前記Δｔ１で処理可
能な値である"１"にすることができ、それをこの２n秒
を周期として前記１秒あたりの誤差Δｔ１に加算すれ
ば、より正確な誤差データが得られるということであ
る。
【００６０】また、もしΔｔ２のある桁に値がなけれ
ば、２nを乗じても"０"のままでΔｔ１には影響を与え
ないので、この手段は、Δｔ２の内容に拘わらず用いる
ことが可能なことが理解されよう。
ば、２nを乗じても"０"のままでΔｔ１には影響を与え
ないので、この手段は、Δｔ２の内容に拘わらず用いる
ことが可能なことが理解されよう。
【００６１】以上の関係を表にすると、以下の表１にな
る。
る。
【００６２】
【表１】
ここで、この関係を数値を仮定して試算した例を図９を
伴って説明する。
伴って説明する。
【００６３】仮に、補正サイクルが２０４８秒で、サイ
クル誤差ΔＴが＋１０００００μｓとすると、１秒あた
りの誤差の理論値は図中式の左辺（ΔＴ／補正サイク
ル）である。これを２進数除算回路で１１ビット右シフ
トすると、図中式の右辺となる。図中表のＡ段と、Ｂ段
とで上記表１に相当し補正サイクルが一定な限り既定値
である。図中表のＣ段「１秒あたりｎ桁成分」は、図中
式の右辺の少数以下１１ビット分"１１０１０１０００
００"の各桁がそれぞれ対応しており（図中矢印）、さ
らに、図中表のＤ段は、理解の助けにＣ段「１秒あたり
ｎ桁成分」を１０進数に換算したものである。
クル誤差ΔＴが＋１０００００μｓとすると、１秒あた
りの誤差の理論値は図中式の左辺（ΔＴ／補正サイク
ル）である。これを２進数除算回路で１１ビット右シフ
トすると、図中式の右辺となる。図中表のＡ段と、Ｂ段
とで上記表１に相当し補正サイクルが一定な限り既定値
である。図中表のＣ段「１秒あたりｎ桁成分」は、図中
式の右辺の少数以下１１ビット分"１１０１０１０００
００"の各桁がそれぞれ対応しており（図中矢印）、さ
らに、図中表のＤ段は、理解の助けにＣ段「１秒あたり
ｎ桁成分」を１０進数に換算したものである。
【００６４】そして、図中表のｎ桁のＤ段に図中表ｎ桁
のＢ段周期を乗じた結果が、それぞれＥ段の「各桁２n
秒間の累算」である。例えば、ｎが２の場合を考えると
（図中表のＡ段が２；少数以下第２位）、端数を累算す
べき周期は４秒（Ｂ段）であり、したがって、端数の累
算値はＥ段の値"１（Ｄ段＊Ｂ段＝０．２５＊４）"をみ
ればよい。
のＢ段周期を乗じた結果が、それぞれＥ段の「各桁２n
秒間の累算」である。例えば、ｎが２の場合を考えると
（図中表のＡ段が２；少数以下第２位）、端数を累算す
べき周期は４秒（Ｂ段）であり、したがって、端数の累
算値はＥ段の値"１（Ｄ段＊Ｂ段＝０．２５＊４）"をみ
ればよい。
【００６５】尚、図中表より分かるとおり、Ｅ段とＣ段
に表示される値は完全に一致しており、端数誤差Δｔ２
のｎ番目の桁の成分（"０"または"１"）をそのまま２n
秒毎にΔｔ１の最下位桁に加算しても端数誤差Δｔ２が
反映される。
に表示される値は完全に一致しており、端数誤差Δｔ２
のｎ番目の桁の成分（"０"または"１"）をそのまま２n
秒毎にΔｔ１の最下位桁に加算しても端数誤差Δｔ２が
反映される。
【００６６】〔実施例２の補正回路〕補正回路６ｂ内の
作用を、実施例１との相違部分を中心に図１０を用いて
説明する。
作用を、実施例１との相違部分を中心に図１０を用いて
説明する。
【００６７】実施例１と同様にして得られた補正シグナ
ルと進みか遅れかの情報とが共にタイマ２に送られる。
やはり、１秒あたりの誤差Δｔ１も前記誤差分割回路５
ｂで算出された後、補正回路内の毎秒補正バッファ６２
で保持される。
ルと進みか遅れかの情報とが共にタイマ２に送られる。
やはり、１秒あたりの誤差Δｔ１も前記誤差分割回路５
ｂで算出された後、補正回路内の毎秒補正バッファ６２
で保持される。
【００６８】秒パルスカウンタ６４は予め各桁用の前記
２n秒の周期を記録しており、前記時刻源３からの秒パ
ルスをカウントし前記２n秒の周期が来たら信号を誤差
加算回路６５に送る。誤差加算回路６５はこの周期信号
を基に、前記端数誤差補正バッファ６３に保持されてい
る端数誤差Δｔ２のｎ番目の桁の値を２n倍して、前記
毎秒補正バッファ６２内のΔｔ１に加算する。
２n秒の周期を記録しており、前記時刻源３からの秒パ
ルスをカウントし前記２n秒の周期が来たら信号を誤差
加算回路６５に送る。誤差加算回路６５はこの周期信号
を基に、前記端数誤差補正バッファ６３に保持されてい
る端数誤差Δｔ２のｎ番目の桁の値を２n倍して、前記
毎秒補正バッファ６２内のΔｔ１に加算する。
【００６９】そして、前記時刻源３からの秒パルスの入
力がある毎にこのΔｔ１＋Δｔ２が前記補正カウンタ６
１にセットされ、実施例１のΔｔと同様に、補正カウン
タ６１がΔｔ１＋Δｔ２を「値が０になるまで」デクリ
メントした際の時間を１秒あたりの補正シグナルとし、
タイマ２に毎秒送出する（端数誤差補正、請求項２、３
に対応）。
力がある毎にこのΔｔ１＋Δｔ２が前記補正カウンタ６
１にセットされ、実施例１のΔｔと同様に、補正カウン
タ６１がΔｔ１＋Δｔ２を「値が０になるまで」デクリ
メントした際の時間を１秒あたりの補正シグナルとし、
タイマ２に毎秒送出する（端数誤差補正、請求項２、３
に対応）。
【００７０】〔実施例２のＣＰＵの処理内容〕本実施例
による補正の実行時のＣＰＵ（図示せず）の処理内容を
図１１のフローチャートに基づいて、やはり、実施例と
の相違部分を中心に説明する。
による補正の実行時のＣＰＵ（図示せず）の処理内容を
図１１のフローチャートに基づいて、やはり、実施例と
の相違部分を中心に説明する。
【００７１】本ルーチンの開始から、誤差ΔＴを前記補
正回路６ｂ内の補正カウンタ６１にセットするまでは実
施例と同様であるので省略し、ステップＳ１０８から説
明する。
正回路６ｂ内の補正カウンタ６１にセットするまでは実
施例と同様であるので省略し、ステップＳ１０８から説
明する。
【００７２】ステップＳ１０８において、前記誤差分割
回路５ｂはΔＴと補正サイクル２０４８秒から１秒あた
りの誤差Δｔ１を算出する。このとき、同時に端数誤差
Δｔ２も算出されていることになる。
回路５ｂはΔＴと補正サイクル２０４８秒から１秒あた
りの誤差Δｔ１を算出する。このとき、同時に端数誤差
Δｔ２も算出されていることになる。
【００７３】さらに、やはり、ステップＳ１０９で過去
における１秒あたりの誤差Δｔ１についての判定し、そ
れぞれの結果により前記毎秒補正バッファ６２にセット
する（ステップＳ１１０、Ｓ１１１）。
における１秒あたりの誤差Δｔ１についての判定し、そ
れぞれの結果により前記毎秒補正バッファ６２にセット
する（ステップＳ１１０、Ｓ１１１）。
【００７４】ついで、ステップＳ１１２に進んで、ステ
ップＳ１０８で算出された端数誤差Δｔ２が端数誤差補
正バッファ６３にセットされ、これにより本ルーチンを
終了する。
ップＳ１０８で算出された端数誤差Δｔ２が端数誤差補
正バッファ６３にセットされ、これにより本ルーチンを
終了する。
【００７５】ここで、本実施例の原理で得られる理論的
なタイマ同期精度の試算を行う。図１２は、２回目以降
の任意の補正サイクル開始から１６秒後までのタイマの
誤差の推移を示すグラフである。補正サイクルは２０４
８秒、サイクル誤差ΔＴは＋１０４３２０μｓ、とす
る。ΔＴを補正サイクル２０４８で除して毎秒補正の量
Δｔ１＝５０が得られ、その際端数として０．９３７５
（０．１１１１０００００００）が発生する。また、理
論上、Δｔ１と端数の和５０．９３７５μｓは、水晶発
振器の精度Ａｃに一致している。
なタイマ同期精度の試算を行う。図１２は、２回目以降
の任意の補正サイクル開始から１６秒後までのタイマの
誤差の推移を示すグラフである。補正サイクルは２０４
８秒、サイクル誤差ΔＴは＋１０４３２０μｓ、とす
る。ΔＴを補正サイクル２０４８で除して毎秒補正の量
Δｔ１＝５０が得られ、その際端数として０．９３７５
（０．１１１１０００００００）が発生する。また、理
論上、Δｔ１と端数の和５０．９３７５μｓは、水晶発
振器の精度Ａｃに一致している。
【００７６】表１及び図９より、ある期間内に積算され
る少数以下ｎ桁に由来する端数誤差補正分として、少数
以下ｎ桁に対応する端数誤差累算周期が、当該期間に到
来する毎に"１"が積算されることが分かるが、図１２の
グラフに示された１６秒間では、例えば、補正サイクル
開始後、少数以下１桁（ｎ＝１）に由来する補正分とし
て、その周期が到来する２，４，６，８，１０，１２，
１４，１６の各秒で"１"がΔｔ２に加算されてゆく。ま
た、逆にある時点でΔｔ２に加算される端数誤差補正量
は、その時に累算周期が到来し、かつ、少数以下の各桁
に表示されている値の和に相当する。例えば、本例のよ
うに端数が０．１１１１０００００００ならば、３２秒
時点で周期が到来するのは、表１より少数以下１、２、
３、４、５の各桁であるが、少数以下５桁以降は"０"な
ので端数誤差補正量は"４"である。各秒の端数誤差補正
量はグラフの下部に示してある。
る少数以下ｎ桁に由来する端数誤差補正分として、少数
以下ｎ桁に対応する端数誤差累算周期が、当該期間に到
来する毎に"１"が積算されることが分かるが、図１２の
グラフに示された１６秒間では、例えば、補正サイクル
開始後、少数以下１桁（ｎ＝１）に由来する補正分とし
て、その周期が到来する２，４，６，８，１０，１２，
１４，１６の各秒で"１"がΔｔ２に加算されてゆく。ま
た、逆にある時点でΔｔ２に加算される端数誤差補正量
は、その時に累算周期が到来し、かつ、少数以下の各桁
に表示されている値の和に相当する。例えば、本例のよ
うに端数が０．１１１１０００００００ならば、３２秒
時点で周期が到来するのは、表１より少数以下１、２、
３、４、５の各桁であるが、少数以下５桁以降は"０"な
ので端数誤差補正量は"４"である。各秒の端数誤差補正
量はグラフの下部に示してある。
【００７７】タイマは１秒毎に水晶発振器１の精度の最
大値Ａｃ分進もうとし（グラフで上向きの矢印）、その
都度Δｔ１の分だけ遅らせるための毎秒補正が行われる
が（下向きの破線矢印）、さらに、表１に示されたよう
に、端数誤差Δｔ２の少数以下ｎ桁の成分が、前記端数
誤差累算周期に基づき、端数誤差Δｔ２として積算され
タイマの進み誤差から減算される（下向きの実線矢
印）。
大値Ａｃ分進もうとし（グラフで上向きの矢印）、その
都度Δｔ１の分だけ遅らせるための毎秒補正が行われる
が（下向きの破線矢印）、さらに、表１に示されたよう
に、端数誤差Δｔ２の少数以下ｎ桁の成分が、前記端数
誤差累算周期に基づき、端数誤差Δｔ２として積算され
タイマの進み誤差から減算される（下向きの実線矢
印）。
【００７８】補正サイクル中に行われる端数誤差補正量
の合計はΔｔ１算出の際の端数に補正サイクルを乗じた
値、０．９３７５＊２０４８＝１９２０である。同様
に、前記１６秒間に行われる端数誤差補正量の合計は、
０．９３７５＊１６＝１５である。これらの関係を式に
表すと以下のようになる。
の合計はΔｔ１算出の際の端数に補正サイクルを乗じた
値、０．９３７５＊２０４８＝１９２０である。同様
に、前記１６秒間に行われる端数誤差補正量の合計は、
０．９３７５＊１６＝１５である。これらの関係を式に
表すと以下のようになる。
【００７９】
【数３】
１６秒時補正後の誤差＝１６秒間の進み−１６秒間のΔｔ１合計
−１６秒間の端数誤差補正量の合計
＝１６＊５０．９３７５−１６＊５０−１５
＝８１５−８００−１５
＝ ０
・・・（式３）
このように、本実施例では、端数０．１１１１００００
０００の少数以下５桁目以降はすべて"０"なので、上位
の少数以下４桁目の端数累算周期"１６秒（表１より求
められる）"が到来する度に誤差は"０"になることが分
かる（グラフの１６秒時点）。この関係は、「２r秒毎
に誤差は"０"になる（ｒは前記端数で、値に"１"を持つ
桁のうち、最も右側の桁までの数：以下「端数の有効桁
数」とする）。」と表現できる。
０００の少数以下５桁目以降はすべて"０"なので、上位
の少数以下４桁目の端数累算周期"１６秒（表１より求
められる）"が到来する度に誤差は"０"になることが分
かる（グラフの１６秒時点）。この関係は、「２r秒毎
に誤差は"０"になる（ｒは前記端数で、値に"１"を持つ
桁のうち、最も右側の桁までの数：以下「端数の有効桁
数」とする）。」と表現できる。
【００８０】また、最大の端数誤差補正量は１６秒時点
での"−４"であり、その補正が行われる直前に、１６秒
間中での最大の誤差０＋４＋５０＝５４が発生してい
る。１６秒時点で誤差は一旦"０"になっており、以下同
様のことが補正サイクル中繰り返されるので、補正サイ
クル全体での最大誤差も"５４"である。
での"−４"であり、その補正が行われる直前に、１６秒
間中での最大の誤差０＋４＋５０＝５４が発生してい
る。１６秒時点で誤差は一旦"０"になっており、以下同
様のことが補正サイクル中繰り返されるので、補正サイ
クル全体での最大誤差も"５４"である。
【００８１】したがって、実施例２で得られるタイマ同
期精度Ａｔ2は、式３を基に以下のように表すことが可
能である（Ｎは、端数Δｔ２の少数以下の各桁に表示さ
れている値の和であって、２r秒時の端数誤差補正量に
等しい）。
期精度Ａｔ2は、式３を基に以下のように表すことが可
能である（Ｎは、端数Δｔ２の少数以下の各桁に表示さ
れている値の和であって、２r秒時の端数誤差補正量に
等しい）。
【００８２】
【数４】
Ａｔ2 ＝ ２r秒時補正後の誤差 ＋ Δｔ１ ＋ Ｎ
Ａｔ2 ＝ ０ ＋ Δｔ１ ＋ Ｎ
Ａｔ2 ＝ Δｔ１ ＋ Ｎ
・・・（式４）
尚、上式中のＮは、前記ΔＴの値に依存するが、端数が
生じない場合にΔｔ１は、水晶発振器１の精度Ａｃに理
論的に一致し、毎秒補正後に誤差は"０"になる（Ａｃ＝
Δｔ１＝Ａｔ2：一致しない原因としては、前記比較回
路４及び前記補正回路６ｂの精度や、前記ΔＴ自体に少
数部分があること、などが考えられる）。
生じない場合にΔｔ１は、水晶発振器１の精度Ａｃに理
論的に一致し、毎秒補正後に誤差は"０"になる（Ａｃ＝
Δｔ１＝Ａｔ2：一致しない原因としては、前記比較回
路４及び前記補正回路６ｂの精度や、前記ΔＴ自体に少
数部分があること、などが考えられる）。
【００８３】また、仮に端数が生じたとしても、上述の
ように「２r秒毎に誤差は"０"になる（ｒは前記端数の
有効桁数）。」ので、ｒが１０以下ならば補正サイクル
の半分以下の期間（２r秒）でタイマを初期状態と同等
に戻すことができる。この点は、誤差の純粋な最大値で
測られるタイマの精度とは別に、本実施例のタイマ補正
装置を採用することの利点として特に挙げられる。
ように「２r秒毎に誤差は"０"になる（ｒは前記端数の
有効桁数）。」ので、ｒが１０以下ならば補正サイクル
の半分以下の期間（２r秒）でタイマを初期状態と同等
に戻すことができる。この点は、誤差の純粋な最大値で
測られるタイマの精度とは別に、本実施例のタイマ補正
装置を採用することの利点として特に挙げられる。
【００８４】本実施例では、Δｔ２の各桁成分を前記２
n秒毎に累算してΔｔ１に加算する手段を採用したが、
他にもΔｔ２の上位の１部のビットのみをある周期でま
とめて加算する手法も本実施例の応用として考えられ
る。このような手法の例として、１６ＭＨｚ（Ａｃ＝４
０ｐｐｍ）の発振器を使用し、Δｔ２の上位４ビットを
１６秒毎にまとめて加算する（下位７ビットは切り捨
て）ことで、４８μｓの同期精度を得ている例を挙げて
おく。
n秒毎に累算してΔｔ１に加算する手段を採用したが、
他にもΔｔ２の上位の１部のビットのみをある周期でま
とめて加算する手法も本実施例の応用として考えられ
る。このような手法の例として、１６ＭＨｚ（Ａｃ＝４
０ｐｐｍ）の発振器を使用し、Δｔ２の上位４ビットを
１６秒毎にまとめて加算する（下位７ビットは切り捨
て）ことで、４８μｓの同期精度を得ている例を挙げて
おく。
【００８５】
【発明の効果】以上説明したように本発明によれば、高
度の精度の計時が要求されるコンピュータシステムのタ
イマ補正装置において、ハードウェア的に処理すること
でＣＰＵに新たな負担を掛けずにより短い間隔のタイマ
の誤差の補正が可能になり、よって精度の向上が実現さ
れる。
度の精度の計時が要求されるコンピュータシステムのタ
イマ補正装置において、ハードウェア的に処理すること
でＣＰＵに新たな負担を掛けずにより短い間隔のタイマ
の誤差の補正が可能になり、よって精度の向上が実現さ
れる。
【００８６】また、タイマ内の処理方式に関しては、基
本クロックに手を加えたり倍周期クロックを付加したり
せずにタイマ自身に誤差補正実行のロジックをタイマ自
身に内蔵させる本発明の方式を採用することで、クロッ
ク制御回路及び倍周期クロック等の付加が必要なくな
る。
本クロックに手を加えたり倍周期クロックを付加したり
せずにタイマ自身に誤差補正実行のロジックをタイマ自
身に内蔵させる本発明の方式を採用することで、クロッ
ク制御回路及び倍周期クロック等の付加が必要なくな
る。
【図１】 本発明のタイマ補正装置の原理図
【図２】 実施例１における、タイマ部の構成を示すブ
ロック図
ロック図
【図３】 実施例１の補正回路内の作用を示す図
【図４】 実施例１の補正の実行時のＣＰＵの処理内容
を示すフローチャート
を示すフローチャート
【図５】 実施例１が採用するタイマの論理回路を示す
図
図
【図６】 実施例１で得られるタイマ同期精度を説明す
るグラフ
るグラフ
【図７】 実施例２における、タイマ部の構成を示すブ
ロック図
ロック図
【図８】 ２進数除算回路の原理図
【図９】 実施例２で採用する端数誤差の試算結果を説
明する図
明する図
【図１０】実施例２の補正回路内の作用を示す図
【図１１】実施例２の補正の実行時のＣＰＵの処理内容
を示すフローチャート
を示すフローチャート
【図１２】実施例２で得られるタイマ同期精度を説明す
るグラフ
るグラフ
【図１３】従来例のタイマをコンピュータシステムに採
用例を示す図
用例を示す図
【図１４】従来例のタイマの進みの補正のタイムチャー
ト
ト
【図１５】従来例のタイマの遅れの補正のタイムチャー
ト
ト
１ 水晶発振器
２ タイマ
３ 時刻源
４ 比較手段、比較回路
５ 誤差分割手段、誤差分割回路
５１ ２進数除算回路
６ 補正手段、補正回路
６１ 補正カウンタ
６２ 毎秒補正バッファ
６３ 端数誤差補正バッファ
６４ 秒パルスカウンタ
６５ 誤差加算回路
フロントページの続き
(72)発明者 海津 哲哉
神奈川県川崎市中原区上小田中1015番地
富士通株式会社内
(72)発明者 片桐 裕司
神奈川県横浜市港北区新横浜２丁目４番
19号 株式会社 富士通プログラム技研
内
(72)発明者 石山 智弘
神奈川県横浜市港北区新横浜２丁目４番
19号 株式会社 富士通プログラム技研
内
(56)参考文献 特開 平５−134059（ＪＰ，Ａ)
特開 昭56−680（ＪＰ，Ａ)
特開 昭58−50031（ＪＰ，Ａ)
特開 昭56−103392（ＪＰ，Ａ)
特開 昭58−19587（ＪＰ，Ａ)
実開 平３−119217（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 1/14
G04G 5/00
Claims (2)
- 【請求項１】 一定周波数のクロックパルスを基に時刻
データを生成するタイマの精度を、外部の基準時刻を参
照することにより補完するコンピュータシステムのタイ
マ補正装置において、一定のサイクル毎に前記タイマの
時刻と前記基準時刻とを比較して時刻の誤差を算出する
比較手段と、前記比較手段が算出した誤差を、前記サイ
クルで分割した分割周期あたりの誤差を算出する誤差分
割手段と、前記比較手段が算出したサイクル誤差を前記
サイクルにつき１回補正し、かつ、前記誤差分割手段が
算出した前記分割周期あたりの誤差を前記サイクルの期
間中前記分割周期毎に補正する補正手段と、を有するこ
とを特徴とするコンピュータシステムのタイマ補正装置
であって、 前記誤差分割手段は２進数除算回路であり、前記分割周
期あたりの誤差算出の際に前記２進数除算回路により切
り捨てられる小数以下成分である端数誤差を保持するた
めの端数誤差補正バッファを有し、ｎが１以上の自然数
であるとき、前記端数誤差の最上位桁から最下位桁へ向
かってｎ番目の桁の成分を、前記分割周期の２n倍を周
期として累算して、前記分割周期あたりの誤差に加算す
る誤差加算手段を有する、ことを特徴とするコンピュー
タシステムのタイマ補正装置 。 - 【請求項２】 前記タイマは、自身が前記基準時刻より
進んでいるときには進んでいる時刻分カウントを停止
し、自身が前記基準時刻より遅れているときには遅れて
いる時刻分倍速でカウントする論理回路を備えることを
特徴とする請求項１記載のタイマ補正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08100195A JP3457416B2 (ja) | 1995-04-06 | 1995-04-06 | コンピュータシステムのタイマ補正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08100195A JP3457416B2 (ja) | 1995-04-06 | 1995-04-06 | コンピュータシステムのタイマ補正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08278828A JPH08278828A (ja) | 1996-10-22 |
| JP3457416B2 true JP3457416B2 (ja) | 2003-10-20 |
Family
ID=13734281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08100195A Expired - Fee Related JP3457416B2 (ja) | 1995-04-06 | 1995-04-06 | コンピュータシステムのタイマ補正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3457416B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4051840B2 (ja) * | 1999-05-28 | 2008-02-27 | 富士電機システムズ株式会社 | 分散されているシステム機器の同期装置 |
| GB2400962B (en) * | 2001-05-02 | 2004-12-29 | Virtual Access Ltd | Secure payment method and system |
| JP5965223B2 (ja) * | 2012-06-29 | 2016-08-03 | ルネサスエレクトロニクス株式会社 | クロック補正回路及びクロック補正方法 |
| JP7328064B2 (ja) * | 2019-08-07 | 2023-08-16 | ファナック株式会社 | 同期方法、及び制御装置 |
-
1995
- 1995-04-06 JP JP08100195A patent/JP3457416B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08278828A (ja) | 1996-10-22 |
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