JP7328064B2

JP7328064B2 - 同期方法、及び制御装置

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Publication number: JP7328064B2
Application number: JP2019145463A
Authority: JP
Inventors: 朝将名嘉眞
Original assignee: Fanuc Corp
Current assignee: Fanuc Corp
Priority date: 2019-08-07
Filing date: 2019-08-07
Publication date: 2023-08-16
Anticipated expiration: 2039-08-07
Also published as: CN112346412A; US10886926B1; JP2021027512A; DE102020209689A1

Description

本発明は、同期方法、及び制御装置に関する。

数値制御装置は、リアルタイム通信で工作機械やロボット等に含まれるサーボモータ等の複数のモータの各々の位置や速度等を制御することにより、複雑な形状の加工等を行っている。このため、数値制御装置に含まれる通信制御回路が通信周期毎に発生する通信周期タイミング信号と、各モータのアンプが発生する通信周期タイミング信号とは高精度な同期が必要である。また、通信制御回路の通信周期タイミング信号は、数値制御装置に含まれる基本タイミング信号生成回路が生成する数値制御装置の動作の基本単位時間を示す基本タイミング信号と同期させる必要がある。
また、マスタユニットの数値制御装置とスレーブユニットの数値制御装置とが接続される場合にも、マスタユニットの基本タイミング信号と、スレーブユニットの基本タイミング信号とを同期させる必要がある。
この点、マスタユニットの数値制御装置とスレーブユニットの数値制御装置との間の通信異常等により、マスタユニットとスレーブユニットとの基本タイミング信号にズレが生じた場合でも、前記ズレを修正し同期させる技術が知られている。例えば、特許文献１参照。

特開２００６－２４４２６４号公報

ところで、数値制御装置には、基本タイミング信号生成回路が生成する基本タイミング信号と通信制御回路が生成する通信周期タイミング信号との元となるクロックが異なるものがある。この場合、通信制御回路は、リアルタイム通信を行うにあたり、基本タイミング信号に通信制御回路の通信周期タイミング信号を追従させる必要がある。しかしながら、例えば、４ｍｓ間隔の基本タイミング信号の間に、通信制御回路が２５６回の通信を行う場合、通信周期タイミング信号の間隔（１通信周期）は１５．６２５ｕｓとなるが、元となるクロックが異なることから、前記クロックの精度誤差により基本タイミング信号と通信周期タイミング信号との間にはずれが生じる可能性がある。

図９は、制御装置１の一例を示す図である。
図９に示すように、制御装置１は、基本タイミング信号生成回路２、及び通信制御回路３を有する。また、制御装置１の通信制御回路３は、ｎ個のアンプ１０（１）－１０（ｎ）と接続される（ｎは、１以上の整数である）。
なお、制御装置１は、当業者にとって公知の数値制御装置であり、図示しない工作機械の動作を制御する。また、図示しない工作機械がロボットの場合、制御装置１は、ロボット制御装置等を含んでもよい。
また、アンプ１０（１）－１０（ｎ）は、制御装置１の制御対象の図示しない工作機械やロボット等に含まれてもよい。以下、アンプ１０（１）－１０（ｎ）のそれぞれを個々に区別する必要がない場合、これらをまとめて「アンプ１０」ともいう。

基本タイミング信号生成回路２は、制御装置１の動作の基本単位時間を示す基本タイミング信号を生成する。
通信制御回路３は、図１０Ａに示すように、通信周期（１５．６２５ｕｓ）毎に通信周期タイミング信号（以下、「タイミング信号ＥＸＳＹＮ」ともいう）を生成する。また、通信制御回路３は、１通信周期毎に発生するタイミング信号ＥＸＳＹＮにより、各アンプ１０に対するモータの制御データとともに、ヘッダ部分に格納されたタイミング補正データを含むパケットＰＫを１通信周期毎に送信する。

例えば、アンプ１０（１）は、図１０Ｂに示すように、１通信周期毎に発生するアンプ１０（１）の通信周期タイミング信号（以下、「タイミング信号ＥＸＳＹＮ１」ともいう）からパケットＰＫのタイミング補正データを受信するまでの時間Ｔを予め測定する。アンプ１０（１）は、アンプ１０（１）に含まれるクロック（図示しない）のクロック信号に基づいて、タイミング補正データを受信するまでの予め測定された時間Ｔのタイミングと、実際にパケットＰＫのタイミング補正データを受信したタイミングとを比較する。アンプ１０（１）は、比較結果に基づいて、次のタイミング信号ＥＸＳＹＮ１をずらすか否かを決定し、制御装置１とアンプ１０（１）とのずれを補正することができる。
なお、アンプ１０（２）－１０（ｎ）の同期処理についても、アンプ１０（１）の同期処理と同様である。

制御装置１の通信制御回路３と各アンプ１０では高精度な同期が必要である。一方、通信制御回路３は、基本タイミング信号生成回路２で生成される基本タイミング信号とタイミング信号ＥＸＳＹＮを同期する必要がある。しかしながら、基本タイミング信号生成回路２と通信制御回路３とが異なるクロックで動作する場合、基本タイミング信号生成回路２と通信制御回路３との間で同期させる同期回路が必要となる。

しかし、基本タイミング信号生成回路２と通信制御回路３との間で同期させるための補正中には、実質的に制御装置１とアンプ１０（１）とのずれを補正することができず、同期精度が低下するという問題があった。

（１）本開示の同期方法の一態様は、互いに異なるクロックで動作する基本タイミング信号生成回路と通信制御回路とを含む制御装置と、少なくとも１つの外部機器との間におけるリアルタイム通信の同期方法であって、前記基本タイミング信号生成回路が前記制御装置の動作の基本単位時間を示す基本タイミング信号を生成する基本タイミング信号生成ステップと、前記通信制御回路が前記外部機器との通信周期を示す第１の通信周期タイミング信号を生成する第１の通信周期タイミング信号生成ステップと、前記通信制御回路が前記基本タイミング信号に対する所定の前記第１の通信周期タイミング信号の入力差を測定する入力差ステップと、前記通信制御回路が前記入力差ステップで測定された前記入力差に応じた補正量を前記基本タイミング信号の間隔において生成される前記第１の通信周期タイミング信号の数で除算し、除算された値を前記通信周期毎に加算することにより、加算した値が所定値以上となるタイミングで前記第１の通信周期タイミング信号の生成のタイミングを補正する補正タイミング平均化ステップと、前記通信制御回路が前記第１の通信周期タイミング信号の生成に対するタイミングの補正を示すタイミング補正データを含むパケットを、前記通信周期毎に前記外部機器に送信する送信ステップと、前記外部機器が前記制御装置との通信周期を示す第２の通信周期タイミング信号を生成する第２の通信周期タイミング信号生成ステップと、前記外部機器が前記パケットの前記タイミング補正データを受信したタイミングに基づいて前記第２の通信周期タイミング信号を生成するタイミングを補正し、前記第１の通信周期タイミング信号と同期させる同期ステップと、を備える。

（２）本開示の制御装置の一態様は、互いに異なるクロックで動作する基本タイミング信号生成回路と通信制御回路とを含み、少なくとも１つの外部機器とリアルタイム通信を行う制御装置であって、前記基本タイミング信号生成回路は、前記制御装置の動作の基本単位時間を示す基本タイミング信号を生成し、前記通信制御回路は、前記外部機器との通信周期を示す通信周期タイミング信号を生成する通信周期タイミング信号生成回路と、前記基本タイミング信号に対する所定の前記通信周期タイミング信号の入力差を測定する入力差カウンタと、前記入力差カウンタにより測定された前記入力差に応じた補正量を前記基本タイミング信号の間隔において生成される前記通信周期タイミング信号の数で除算し、除算された値を前記通信周期毎に加算することにより、加算した値が所定値以上となるタイミングで前記通信周期タイミング信号生成回路が前記通信周期タイミング信号を生成するタイミングを補正する補正タイミング平均化回路と、を備え、前記通信制御回路は、前記通信周期タイミング信号の生成に対するタイミングの補正を示すタイミング補正データを含むパケットを、前記通信周期毎に前記外部機器に送信する。

一態様によれば、基本タイミング信号生成回路と通信制御回路とが異なるクロックで動作する場合でも、通信制御回路と外部機器との間の同期精度を保つことができる。

基本タイミング信号生成回路と通信制御回路との間を同期させる同期回路の概略を例示する図である。基本タイミング信号と通信周期タイミング信号との関係の一例を示す図である。図１の同期回路の詳細な回路図を例示する図である。通信制御回路とアンプとの間の周波数偏差について説明する一例の図である。第１実施形態に係る制御装置の通信制御回路に含まれる同期回路の一例を示す図である。基本タイミング信号、通信制御回路の通信周期タイミング信号、及びアンプの通信周期タイミング信号の関係の一例を示す図である。第２実施形態に係る制御装置が他の制御装置との間で基本タイミング信号のイーサネット同期を行っている場合の一例を示す図である。第２実施形態に係る制御装置の通信制御回路に含まれる同期回路の一例を示す図である。制御装置の一例を示す図である。通信制御回路により生成される通信周期タイミング信号及びパケットの一例を示す図である。アンプにおける同期処理の一例を説明する図である。

第１実施形態を説明する前に、基本タイミング信号生成回路２と通信制御回路３とのクロックが異なる場合において基本タイミング信号生成回路２と通信制御回路３との間を同期させる同期回路の基本的な構成について説明する。
以下、特に断らない限り、図９に示した要素と同様の機能を有する要素については同じ符号を付し、詳細な説明は省略する。

図１は、基本タイミング信号生成回路２と通信制御回路３との間を同期させる同期回路５０の概略を例示する図である。なお、同期回路５０は、通信制御回路３に含まれるものとする。
以下の説明では、基本タイミング信号２は、例えば、４ｍｓ毎に生成されるものとする。また、通信制御回路３のタイミング信号ＥＸＳＹＮは、基本タイミング信号間の４ｍｓの間に２５６回の通信を行うように、１５．６２５ｕｓ毎に生成される。なお、基本タイミング信号は、例えば、４ｍｓ以外の時間間隔で生成されてもよく、タイミング信号ＥＸＳＹＮは、１５．６２５ｕｓ以外の時間間隔で生成されてもよい。

図１に示す同期回路５０は、入力差カウンタ３０、加算器３１、ＬＰＦ（Ｌｏｗ－ＰａｓｓＦｉｌｔｅｒ）３２、及び補正カウンタ３３を含む。
入力差カウンタ３０は、図示しないクロックからのクロック信号に基づいて、図２に示すように、基本タイミング信号と２５６番目のタイミング信号ＥＸＳＹＮとの入力差を測定し、クロック数としてカウントする。
加算器３１は、入力差カウンタ３０からのクロック数ΔｔとＬＰＦ３２からのフィードバック値とを加算した値を補正カウンタ３３に出力する。
補正カウンタ３３は、加算器３１から受け取った値が示す数のタイミング信号ＥＸＳＹＮを、１クロック前又は１クロック後ろにずらし、基本タイミング信号に追従させる。

ここで、加算器３１が入力差カウンタ３０からのクロック数ΔｔにＬＰＦ３２からのフィードバック値を加算する理由は次の通りである。前述したように、通信制御回路３は、カウントしたクロック数と同じ数のタイミング信号ＥＸＳＹＮの各々を１クロックずつ前、又は１クロックずつ後ろにずらすことで基本タイミング信号に追従させている。しかしながら、入力差カウンタ３０からのクロック数Δｔのみの場合、基本タイミング信号と２５６個目のタイミング信号ＥＸＳＹＮとのずれは永遠に出続けることになる。このため、加算器３１は、入力差カウンタ３０からのクロック数ΔｔにＬＰＦ３２からのフィードバック値を加算することで、基本タイミング信号と２５６個目のタイミング信号ＥＸＳＹＮとが同時になるようにしている。

図２は、図１の同期処理による基本タイミング信号とタイミング信号ＥＸＳＹＮとを同期させる処理について説明する一例を示す図である。
図１に示すように、入力差カウンタ３０は、通信制御回路３に含まれるクロック（図示しない）からのクロック信号に基づいて、基本タイミング信号生成回路２からの基本タイミング信号と２５６個目のタイミング信号ＥＸＳＹＮとの入力差をクロック数Δｔとしてカウントする。補正カウンタ３３は、加算器３１からの加算した値が－３クロックの場合、図２に示す２５６個目のタイミング信号ＥＸＳＹＮの後の１個目、２個目、及び３個目の連続する３つのタイミング信号ＥＸＳＹＮを１クロック前にずらすことで、基本タイミング信号に追従させる。これにより、通信制御回路３は、基本タイミング信号生成回路２と同期させることができる。

図３は、図１の同期回路５０の詳細な回路図を例示する図である。
図３に示す同期回路５０は、例えば、入力差カウンタ３０、加算器３１、ＬＰＦ３２、補正カウンタ３３とともに、通信周期タイミング信号生成回路１１０、２５６カウンタ１２０、動作タイミング回路１３０、及び補正方向決定回路１４０を有する。
なお、Ｌａｔｃｈ、絶対値、及び符号の各要素については公知のものを用いることができ、詳細な説明は省略する。

通信周期タイミング信号生成回路１１０は、通信制御回路３に含まれるクロック（図示しない）からのクロック信号に基づいて、例えば、「＋」及び「－」の端子に後述する補正方向決定回路１４０から「１」の信号の入力がない場合、１通信周期（例えば１２９６クロック）毎にタイミング信号ＥＸＳＹＮを生成する。一方、通信周期タイミング信号生成回路１１０は、後述する補正方向決定回路１４０から「＋」の端子に「１」の信号の入力があった場合、１２９７クロックで１通信周期とするタイミング信号ＥＸＳＹＮを生成する。すなわち、通信周期タイミング信号生成回路１１０は、１クロック後ろにずらしたタイミングでタイミング信号ＥＸＳＹＮを生成する。また、通信周期タイミング信号生成回路１１０は、後述する補正方向決定回路１４０から「－」の端子に「１」の信号の入力があった場合、１２９５クロックで１通信周期とするタイミング信号ＥＸＳＹＮを生成する。すなわち、通信周期タイミング信号生成回路１１０は、１クロック前にずらしたタイミングでタイミング信号ＥＸＳＹＮを生成する。
なお、１通信周期は、１２９６クロックとしたが、他のクロック数に設定されてもよい。

２５６カウンタ１２０は、通信周期タイミング信号生成回路１１０により生成されたタイミング信号ＥＸＳＹＮの数をカウントし、２５６個毎（すなわち４ｍｓ毎）に１つの信号を後述する入力差カウンタ３０及び動作タイミング回路１３０に出力する。

入力差カウンタ３０は、前述したように、基本タイミング信号と所定のタイミング信号ＥＸＳＹＮとしての２５６番目のタイミング信号ＥＸＳＹＮとの入力差を測定する。
より具体的には、入力差カウンタ３０は、通信制御回路３の図示しないクロックからのクロック信号に基づいて、基本タイミング信号と２５６個目のタイミング信号ＥＸＳＹＮとの入力差をクロック数としてカウントする。入力差カウンタ３０は、端子Ａの入力（２５６個目のタイミング信号ＥＸＳＹＮ）より端子Ｂの入力（基本タイミング信号）が早い場合、マイナスのクロック数のカウント値を加算器３１に出力する。一方、入力差カウンタ３０は、端子Ａの入力（２５６個目のタイミング信号ＥＸＳＹＮ）より端子Ｂの入力（基本タイミング信号）が遅い場合、プラスのクロック数のカウント値を加算器３１に出力する。

補正カウンタ３３は、後述する動作タイミング回路１３０からの信号が「Ｌｏａｄ」の端子に入力されるタイミングで、入力差カウンタ３０のクロック数ΔｔとＬＰＦ３２のフィードバック値とを加算器３１により加算された値の絶対値がセットされる。補正カウンタ３３は、通信周期タイミング信号生成回路１１０からのタイミング信号ＥＸＳＹＮが「－１」の端子に入力される度に、セットされた値を１ずつ減算する。補正カウンタ３３は、セットされた値が１以上の場合、セットされた値が１つ減るタイミングで、後述する補正方向決定回路１４０に「１」の信号を出力する。

動作タイミング回路１３０は、２５６個目のタイミング信号ＥＸＳＹＮと基本タイミング信号とのうち、遅い方の信号が入力したタイミングで信号を、ＬＰＦ３２、Ｌａｔｃｈ、及び補正カウンタ３３の各要素に出力する。これにより、ＬＰＦ３２、Ｌａｔｃｈ、及び補正カウンタ３３の各要素は、動作タイミング回路１３０からの信号を受信したタイミングで動作する。

補正方向決定回路１４０は、補正カウンタ３３から「１」の信号が端子Ａに入力され、かつ端子Ｓｉｇｎに「０」の信号（すなわち加算器３１のカウント値がプラス）が入力された場合、端子「＋」から「１」の信号を出力する。この場合、通信周期タイミング信号生成回路１１０は、１２９７クロックで１通信周期とする１クロック後ろにずらしたタイミング信号ＥＸＳＹＮを生成する。一方、補正方向決定回路１４０は、補正カウンタ３３から「１」の信号が端子Ａに入力され、かつ端子「Ｓｉｇｎ」に「１」の信号（すなわち加算器３１のカウント値がマイナス）が入力された場合、端子「－」から「１」の信号を出力する。これにより、通信周期タイミング信号生成回路１１０は、１２９５クロックで１通信周期とする１クロック前にずらしたタイミング信号ＥＸＳＹＮを生成する。

ところで、例えば、図３の加算器３１が入力差カウンタ３０のクロック数ΔｔとＬＰＦ３２のフィードバック値とを加算した値が「－３２」クロックの場合、図４に示すように、通信制御回路３は、基本タイミング信号に追いつくために、１クロック前にずらした（－１クロック補正した）タイミング信号ＥＸＳＹＮを１個目から連続して３２個生成する。この場合、図４に示すように、アンプ１０も、通信制御回路３のタイミング信号ＥＸＳＹＮと同期させるために、－１クロック補正したタイミング信号ＥＸＳＹＮ１を２個目から連続して３２個生成する。

通信制御回路３のタイミング信号ＥＸＳＹＮは、基本タイミング信号の方向に向かって補正されるので、アンプ１０のタイミング信号ＥＸＳＹＮ１も追っていくことになる。しかしながら、図４に示すように、例えば、通信制御回路３のタイミング信号ＥＸＳＹＮがマイナス方向に補正される場合で、アンプ１０のタイミング信号ＥＸＳＹＮ１を生成するクロック周波数が精度誤差によりタイミング信号ＥＸＳＹＮを生成するクロック周波数より低い場合、１クロック前にずらした３２個のタイミング信号ＥＸＳＹＮが生成される間では、タイミング信号ＥＸＳＹＮ、及びアンプ１０のタイミング信号ＥＸＳＹＮ１は常に補正される。これにより、制御装置１とアンプ１０との間では補正ができなくなり、周波数偏差による同期誤差がたまることがある。

同様に、通信制御回路３のタイミング信号ＥＸＳＹＮがプラス方向に補正される場合で、アンプ１０のタイミング信号ＥＸＳＹＮ１を生成するクロック周波数が精度誤差により通信制御回路３のタイミング信号ＥＸＳＹＮを生成するクロック周波数より高い場合、通信制御回路３がタイミング信号ＥＸＳＹＮをプラス方向に補正している間は、周波数偏差による同期誤差がたまる可能性がある。
このように上述した基本タイミング信号生成回路２と通信制御回路３との間を同期させる同期回路においては、周波数偏差による同期誤差がたまるというリスクを含む。

＜第１実施形態＞
そこで、第１実施形態では、通信制御回路３の同期回路１００は、例えば、基本タイミング信号と２５６番目のタイミング信号ＥＸＳＹＮとのずれが２５６クロックより小さい場合、前記ずれを解消するのに補正タイミング平均化回路を有する。これにより、基本タイミング信号の間隔（４ｍｓ）で平均的にタイミング信号ＥＸＳＹＮの補正を行うことができる。

まず、本実施形態の概略を説明する。本実施形態では、通信制御回路３の同期回路１００は、入力差カウンタにより測定された入力差に応じた補正量を基本タイミング信号の間隔において生成されるタイミング信号ＥＸＳＹＮの数で除算し、除算された値を通信周期毎に加算し、加算した値が所定値以上となるタイミングで通信周期タイミング信号生成回路１１０がタイミング信号ＥＸＳＹＮを生成するタイミングを補正する補正タイミング平均化回路を有する。同期回路１００は、補正タイミング平均化回路により、タイミング信号ＥＸＳＹＮのうち、所定値以上となるタイミング、すなわち間引いた間隔で生成されるタイミング信号ＥＸＳＹＮを１クロックずつ前、又は１クロックずつ後ろにずらして生成する。そして、アンプ１０は、通信制御回路３がタイミング信号ＥＸＳＹＮを補正しないタイミングで、通信制御回路３のタイミング信号ＥＸＳＹＮとアンプ１０のタイミング信号ＥＸＳＹＮ１との間の周波数偏差による同期誤差を補正することができる。

これにより、本実施形態によれば、基本タイミング信号生成回路２と通信制御回路３とが異なるクロックで動作する場合でも、通信制御回路３とアンプ１０との間の同期精度を保つことができる。

次に、第１実施形態の構成について図面を用いて詳細に説明する。
＜同期回路１００＞
図５は、本実施形態に係る制御装置１の通信制御回路３に含まれる同期回路１００の一例を示す図である。なお、図３の同期回路５０の要素と同様の機能を有する要素については、同じ符号を付し、詳細な説明は省略する。

図５に示す同期回路１００は、例えば、通信周期タイミング信号生成回路１１０、２５６カウンタ１２０、入力差カウンタ３０、加算器３１、ＬＰＦ３２、除算回路２００、加算回路２１０、動作タイミング回路１３０、及び補正方向決定回路１４０を有する。ずなわち、同期回路１００は、図３の補正カウンタ３３に換えて、除算回路２００及び加算回路２１０を有する。そして、除算回路２００と加算回路２１０とは、協働により補正タイミング平均化回路として機能する。

除算回路２００は、入力差カウンタ３０により測定された入力差に応じた補正量を基本タイミング信号の間隔において生成されるタイミング信号ＥＸＳＹＮの数で除算する。
一例として、除算回路２００は、例えば、入力差カウンタ３０のクロック数ΔｔとＬＰＦ３２のフィードバック値とを加算器３１により加算された値が補正量として「－６４」クロックの場合、「６４」の値を「２５６」の値で除算する。除算回路２００は、除算された値「０．２５」を加算回路２１０に出力する。
なお、基本タイミング信号の間隔において生成されるタイミング信号ＥＸＳＹＮの数が「２５６」等の２のべき乗の場合、除算回路２００はシフト回路でもよい。

加算回路２１０は、除算された値を通信周期毎に加算することにより、加算した値が所定値となるタイミングで通信周期タイミング信号生成回路１１０がタイミング信号ＥＸＳＹＮを生成するタイミングを補正する。
より具体的には、加算回路２１０は、通信周期タイミング信号生成回路１１０からタイミング信号ＥＸＳＹＮを受信する毎に、除算された値「０．２５」を加算し、「０．２５」、「０．５」、「０．７５」、「１．０」の値を得る。加算回路２１０は、例えば、所定値が「１」に予め設定され、加算した値が「１．０」以上になったタイミングで、「一の位」の端子から「１」の信号を補正方向決定回路１４０に出力し、加算した値の一の位を「０」にする。その後、加算回路２１０は、通信周期タイミング信号生成回路１１０からタイミング信号ＥＸＳＹＮを受信する毎に、除算された値「０．２５」を加算する。

図６は、基本タイミング信号、通信制御回路３のタイミング信号ＥＸＳＹＮ、及びアンプ１０（１）のタイミング信号ＥＸＳＹＮ１の関係の一例を示す図である。
前述したように、加算回路２１０は、４つのタイミング信号ＥＸＳＹＮを受信することで、「一の位」の端子から「１」の信号を補正方向決定回路１４０に出力する。このため、図６に示すように、通信周期タイミング信号生成回路１１０は、２５６個のタイミング信号ＥＸＳＹＮのうち、４回中１回の４個目や８個目等の間引きした６４個のタイミング信号ＥＸＳＹＮを生成するタイミングを補正することで、基本タイミング信号と同期させることができる。

また、アンプ１０（１）は、通信制御回路３から１通信周期毎に受信するパケットＰＫに基づいて、４回中１回の５個目や９個目等の間引きした６４個のタイミング信号ＥＸＳＹＮ１を生成するタイミングを補正することで、通信制御回路３のタイミング信号ＥＸＳＹＮと同期させることができる。
一方、通信制御回路３は、４回中３回タイミング信号ＥＸＳＹＮを補正しない。そこで、アンプ１０（１）は、通信制御回路３がタイミング信号ＥＸＳＹＮを補正しない期間に、通信制御回路３から１通信周期毎に受信するパケットＰＫに基づいて、タイミング信号ＥＸＳＹＮ１を生成するタイミングを補正することができる。これにより、アンプ１０（１）は、周波数偏差による同期誤差がたまることを抑制することができ、制御装置１との同期精度を保つことができる。

以上により、第１実施形態の通信制御回路３の同期回路１００は、入力差カウンタ３０により測定された入力差に応じた補正量を基本タイミング信号の間隔において生成されるタイミング信号ＥＸＳＹＮの数で除算し、除算された値を通信周期毎に加算する。同期回路１００は、加算した値が所定値以上となるタイミングで通信周期タイミング信号生成回路１１０がタイミング信号ＥＸＳＹＮを生成するタイミングを補正する。これにより、同期回路１００は、基本タイミング信号生成回路２と通信制御回路３とが異なるクロックで動作する場合でも、基本タイミング信号生成回路２と通信制御回路３とを同期させることができる。
また、アンプ１０は、通信制御回路３がタイミング信号ＥＸＳＹＮを補正しないタイミングで、通信制御回路３のタイミング信号ＥＸＳＹＮとアンプ１０のタイミング信号ＥＸＳＹＮ１との間の周波数偏差による同期誤差を補正する。これにより、通信制御回路３のタイミング信号ＥＸＳＹＮとアンプ１０のタイミング信号ＥＸＳＹＮ１との間で周波数偏差による同期誤差がたまることを抑制することができる。
すなわち、同期回路１００は、例えば、基本タイミング信号と２５６番目のタイミング信号ＥＸＳＹＮとのずれが２５６クロックより小さい場合、前記ずれを解消するのに補正タイミング平均化回路を有する。これにより、基本タイミング信号の間隔（４ｍｓ）で平均的にタイミング信号ＥＸＳＹＮの補正を行うことができる。
以上、第１実施形態について説明した。

＜第２実施形態＞
これに対して、例えば、制御装置１Ａが他の制御装置１Ｂとの間で基本タイミング信号のイーサネット（登録商標）同期を行っている場合、基本タイミング信号を他の制御装置１Ｂの基本タイミング信号と合わせようとした結果、通信制御回路３に入力される基本タイミング信号が、２５６番目のタイミング信号ＥＸＳＹＮに対して大幅なずれで入力されることがある。この場合、通信制御回路３の同期回路１００は、前記ずれを解消するのに基本タイミング信号の間隔（４ｍｓ）以上の時間が必要になることがある。そこで、同期回路１００は、第１実施形態の補正タイミング平均化回路（除算回路２００及び加算回路２１０）を備えたとしても、常に基本タイミング信号に追従するため、通信制御回路３とアンプ１０とのクロックの精度誤差による同期誤差がたまってしまう。

そこで、第２実施形態では、通信制御回路３の同期回路１００Ａは、第１実施形態の機能に加えて、補正量に対する上限値を設定する上限値設定レジスタ３００と、補正量と上限値とを比較し、補正量が上限値以下の場合に補正量を補正タイミング平均化回路に出力し、補正量が上限値より大きい場合に上限値を補正量として補正タイミング平均化回路に出力する比較回路３１０とをさらに備える。
これにより、同期回路１００Ａは、２５６番目のタイミング信号ＥＸＳＹＮに対して基本タイミング信号が大幅なずれで通信制御回路３に入力される場合で、基本タイミング信号生成回路２と通信制御回路３とが異なるクロックで動作する場合でも、通信制御回路３とアンプ１０との間の同期精度を保つことができる。
以下に、第２実施形態について説明する。

図７は、第２実施形態に係る制御装置１Ａが他の制御装置１Ｂとの間で基本タイミング信号のイーサネット同期を行っている場合の一例を示す図である。なお、図９の制御装置１の要素と同様の機能を有する要素については、同じ符号を付し、詳細な説明は省略する。
図７に示すように、制御装置１Ａの基本タイミング信号生成回路２と、制御装置１Ｂの基本タイミング信号生成回路２とは、互いに接続され基本タイミング信号のイーサネット同期を行っている。この場合、制御装置１Ａは、基本タイミング信号を制御装置１Ｂの基本タイミング信号と合わせようとした結果、通信制御回路３に入力される基本タイミング信号が２５６番目のタイミング信号ＥＸＳＹＮに対して大幅なずれで入力されることがある。前記ずれを解消するのに、制御装置１Ａの通信制御回路３は、基本タイミング信号の間隔（例えば４ｍｓ）以上の時間が必要となることがある。
この場合、制御装置１Ａの通信制御回路３は、図５の補正タイミング平均化回路を有したとしても、常に基本タイミング信号に追従することになる。また、通信制御回路３とアンプ１０とのクロック（図示しない）の精度誤差による同期誤差がたまってしまう。

＜同期回路１００Ａ＞
図８は、第２実施形態に係る制御装置１Ａの通信制御回路３に含まれる同期回路１００Ａの一例を示す図である。なお、図５の同期回路１００の要素と同様の機能を有する要素については、同じ符号を付し、詳細な説明は省略する。

図８に示すように、同期回路１００Ａは、通信周期タイミング信号生成回路１１０、２５６カウンタ１２０、入力差カウンタ３０、加算器３１、ＬＰＦ３２、除算回路２００、加算回路２１０、動作タイミング回路１３０、補正方向決定回路１４０、上限値設定レジスタ３００、及び比較回路３１０を有する。そして、上限値設定レジスタ３００と比較回路３１０とは、協働により上限値設定回路として機能する。

上限値設定レジスタ３００は、加算器３１が入力差カウンタ３０のクロック数ΔｔとＬＰＦ３２のフィードバック値とを加算した値である補正量に対する上限値を設定する。
例えば、上限値設定レジスタ３００は、「１２８」を上限値として設定してもよい。
なお、上限値は、基本タイミング信号の間隔に生成されるタイミング信号ＥＸＳＹＮの数より小さい値であれば「１２８」以外の値でもよい。

比較回路３１０は、補正量と上限値とを比較し、補正量が上限値以下の場合に補正量を補正タイミング平均化回路に出力し、補正量が上限値より大きい場合に上限値を補正量として補正タイミング平均化回路に出力する。
例えば、比較回路３１０は、端子Ａに入力される加算器３１が入力差カウンタ３０のクロック数ΔｔとＬＰＦ３２のフィードバック値とを加算した値の補正量と、端子Ｂに入力される上限値設定レジスタ３００の上限値「１２８」とを比較する。比較回路３１０は、加算器３１が入力差カウンタ３０のクロック数ΔｔとＬＰＦ３２のフィードバック値とを加算した値の補正量が「－６４」クロックの場合、「６４」の値を除算回路２００に出力する。

一方、比較回路３１０は、加算器３１が入力差カウンタ３０のクロック数ΔｔとＬＰＦ３２のフィードバック値とを加算した値の補正量が「－３００」クロックの場合、上限値「１２８」の値を除算回路２００に出力する。この場合、加算回路２１０は、除算回路２００により除算された値が「０．５」（＝１２８／２５６）のため、通信周期タイミング信号生成回路１１０は、２回に１回タイミング信号ＥＸＳＹＮを生成するタイミングを補正することができる。

この場合、通信制御回路３は２回中１回タイミング信号ＥＸＳＹＮを補正しない。そこで、アンプ１０（１）は、通信制御回路３がタイミング信号ＥＸＳＹＮを補正しない期間に、通信制御回路３から１通信周期毎に受信するパケットＰＫに基づいて、タイミング信号ＥＸＳＹＮ１を生成するタイミングを補正することができる。これにより、アンプ１０（１）は、周波数偏差による同期誤差がたまることを抑制することができ、制御装置１Ａとの同期精度を保つことができる。

以上により、第２実施形態の通信制御回路３の同期回路１００Ａは、例えば、他の制御装置１Ｂとの間で基本タイミング信号のイーサネット同期を行っている場合、入力差カウンタ３０により測定された入力差に応じた補正量と、上限値設定レジスタ３００に設定された上限値とを比較する。同期回路１００Ａは、補正量が上限値以下の場合に補正量を除算回路２００に出力し、補正量が上限値より大きい場合に上限値を補正量として除算回路２００に出力する。
これにより、同期回路１００Ａは、２５６番目のタイミング信号ＥＸＳＹＮに対して基本タイミング信号が大幅なずれで通信制御回路３に入力される場合で、基本タイミング信号生成回路２と通信制御回路３とが異なるクロックで動作する場合でも、基本タイミング信号生成回路２と通信制御回路３とを同期させることができる。
また、アンプ１０は、通信制御回路３がタイミング信号ＥＸＳＹＮを補正しないタイミングで、通信制御回路３のタイミング信号ＥＸＳＹＮとアンプ１０のタイミング信号ＥＸＳＹＮ１との間の周波数偏差による同期誤差を補正する。これにより、通信制御回路３のタイミング信号ＥＸＳＹＮとアンプ１０のタイミング信号ＥＸＳＹＮ１との間で周波数偏差による同期誤差がたまることを抑制することができる。
以上、第２実施形態について説明した。

以上、第１実施形態及び第２実施形態について説明したが、制御装置１、１Ａは、上述の実施形態に限定されるものではなく、目的を達成できる範囲での変形、改良等を含む。

＜変形例１＞
上述の第１実施形態及び第２実施形態では、基本タイミング信号は４ｍｓ毎に生成され、タイミング信号ＥＸＳＹＮは基本タイミング信号の間隔４ｍｓに２５６個生成されるように１５．６２５ｕｓ毎に生成されるとしたが、これに限定されない。例えば、基本タイミング信号は４ｍｓ以外の時間間隔で生成され、タイミング信号ＥＸＳＹＮは基本タイミング信号の間隔に２５６個以外の数が生成されるように生成されてもよい。
また、基本タイミング信号の間隔に生成されるタイミング信号ＥＸＳＹＮの数が「１２８」や「５１２」等の２のべき乗の場合、除算回路２００はシフト回路でもよい。

＜変形例２＞
また例えば、上述の第２実施形態では、制御装置１Ａは、他の制御装置１Ｂとの間で基本タイミング信号のイーサネット同期を行っているとしたが、他の制御装置１Ｂとの間でイーサネット同期以外の基本タイミング信号の同期を行ってもよい。
また、制御装置１Ａは、複数の他の制御装置１Ｂとの間で基本タイミング信号のイーサネット同期等を行ってもよい。

なお、第１実施形態及び第２実施形態に係る制御装置１、１Ａに含まれる各機能は、ハードウェア、ソフトウェア又はこれらの組み合わせによりそれぞれ実現することができる。ここで、ソフトウェアによって実現されるとは、コンピュータがプログラムを読み込んで実行することにより実現されることを意味する。

制御装置１、１Ａに含まれる各構成部は、電子回路等を含むハードウェア、ソフトウェア又はこれらの組み合わせにより実現することができる。ソフトウェアによって実現される場合には、このソフトウェアを構成するプログラムが、コンピュータにインストールされる。また、これらのプログラムは、リムーバブルメディアに記録されてユーザに配布されてもよいし、ネットワークを介してユーザのコンピュータにダウンロードされることにより配布されてもよい。また、ハードウェアで構成する場合、上記の装置に含まれる各構成部の機能の一部又は全部を、例えば、ＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）、ゲートアレイ、ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）、ＣＰＬＤ（ＣｏｍｐｌｅｘＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃＤｅｖｉｃｅ）等の集積回路（ＩＣ）で構成することができる。

プログラムは、様々なタイプの非一時的なコンピュータ可読媒体（Ｎｏｎ－ｔｒａｎｓｉｔｏｒｙｃｏｍｐｕｔｅｒｒｅａｄａｂｌｅｍｅｄｉｕｍ）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（Ｔａｎｇｉｂｌｅｓｔｏｒａｇｅｍｅｄｉｕｍ）を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えば、フレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば、光磁気ディスク）、ＣＤ－ＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）、ＣＤ－Ｒ、ＣＤ－Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（ＰｒｏｇｒａｍｍａｂｌｅＲＯＭ）、ＥＰＲＯＭ（ＥｒａｓａｂｌｅＰＲＯＭ）、フラッシュＲＯＭ、ＲＡＭを含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（Ｔｒａｎｓｉｔｏｒｙｃｏｍｐｕｔｅｒｒｅａｄａｂｌｅｍｅｄｉｕｍ）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は、無線通信路を介して、プログラムをコンピュータに供給できる。

なお、記録媒体に記録されるプログラムを記述するステップは、その順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。

以上を換言すると、本開示の同期方法、及び制御装置は、次のような構成を有する各種各様の実施形態を取ることができる。
（１）本開示の同期方法は、互いに異なるクロックで動作する基本タイミング信号生成回路２と通信制御回路３とを含む制御装置１と、少なくとも１つの外部機器（アンプ１０）との間におけるリアルタイム通信の同期方法であって、基本タイミング信号生成回路２が制御装置の動作の基本単位時間を示す基本タイミング信号を生成する基本タイミング信号生成ステップと、通信制御回路３が外部機器との通信周期を示す第１の通信周期タイミング信号を生成する第１の通信周期タイミング信号生成ステップと、通信制御回路３が基本タイミング信号に対する所定の第１の通信周期タイミング信号の入力差を測定する入力差ステップと、通信制御回路３が入力差ステップで測定された入力差に応じた補正量を基本タイミング信号の間隔において生成される第１の通信周期タイミング信号の数で除算し、除算された値を通信周期毎に加算することにより、加算した値が所定値以上となるタイミングで第１の通信周期タイミング信号の生成のタイミングを補正する補正タイミング平均化ステップと、通信制御回路３が第１の通信周期タイミング信号の生成に対するタイミングの補正を示すタイミング補正データを含むパケットＰＫを、通信周期毎に外部機器に送信する送信ステップと、外部機器が制御装置との通信周期を示す第２の通信周期タイミング信号を生成する第２の通信周期タイミング信号生成ステップと、外部機器がパケットＰＫのタイミング補正データを受信したタイミングに基づいて第２の通信周期タイミング信号を生成するタイミングを補正し、第１の通信周期タイミング信号と同期させる同期ステップと、を備える。
この同期方法によれば、基本タイミング信号生成回路２と通信制御回路３とが異なるクロックで動作する場合でも、通信制御回路３とアンプ１０（１）との間の同期精度を保つことができる。

（２）補正量に対する上限値を設定する上限値設定ステップと、補正量と上限値とを比較し、補正量が上限値以下の場合に補正量を出力し、補正量が上限値より大きい場合に上限値を補正量として出力する比較ステップと、を備えてもよい。
そうすることで、制御装置が他の制御装置との間でイーサネット同期を行っている場合でも、通信制御回路３とアンプ１０（１）との間の同期精度を保つことができる。

（３）基本タイミング信号の間隔において生成される第１の通信周期タイミング信号の数が２のべき乗であってもよい。
そうすることで、除算に必要となる演算量を削減することができる。

（４）本開示の制御装置１は、互いに異なるクロックで動作する基本タイミング信号生成回路２と通信制御回路３とを含み、少なくとも１つの外部機器（アンプ１０）とリアルタイム通信を行う制御装置であって、基本タイミング信号生成回路２は、制御装置の動作の基本単位時間を示す基本タイミング信号を生成し、通信制御回路３は、外部機器との通信周期を示す通信周期タイミング信号を生成する通信周期タイミング信号生成回路１１０と、基本タイミング信号に対する所定の通信周期タイミング信号の入力差を測定する入力差カウンタ３０と、入力差カウンタ３０により測定された入力差に応じた補正量を基本タイミング信号の間隔において生成される通信周期タイミング信号の数で除算し、除算された値を通信周期毎に加算することにより、加算した値が所定値以上となるタイミングで通信周期タイミング信号生成回路１１０が通信周期タイミング信号を生成するタイミングを補正する補正タイミング平均化回路と、を備え、通信制御回路３は、通信周期タイミング信号の生成に対するタイミングの補正を示すタイミング補正データを含むパケットＰＫを、通信周期毎に外部機器に送信する。
この制御装置によれば、（１）と同様の効果を奏することができる。

（５）補正量に対する上限値を設定する上限値設定レジスタ３００と、補正量と上限値とを比較し、補正量が上限値以下の場合に補正量を補正タイミング平均化回路に出力し、補正量が上限値より大きい場合に上限値を補正量として補正タイミング平均化回路に出力する比較回路３１０と、を備えてもよい。
そうすることで、（２）と同様の効果を奏することができる。

（６）基本タイミング信号の間隔において生成される通信周期タイミング信号の数が２のべき乗であってもよい。
そうすることで、（３）と同様の効果を奏することができる。

１、１Ａ制御装置
２基本タイミング信号生成回路
３通信制御回路
１０（１）－１０（ｎ）アンプ
３０入力差カウンタ
１００、１００Ａ同期回路
１１０通信周期タイミング信号生成回路
２００除算回路
２１０加算回路
３００上限値設定レジスタ
３１０比較回路

Claims

互いに異なるクロックで動作する基本タイミング信号生成回路と通信制御回路とを含む制御装置と、少なくとも１つの外部機器との間におけるリアルタイム通信の同期方法であって、
前記基本タイミング信号生成回路が前記制御装置の動作の基本単位時間を示す基本タイミング信号を生成する基本タイミング信号生成ステップと、
前記通信制御回路が前記外部機器との通信周期を示す第１の通信周期タイミング信号を生成する第１の通信周期タイミング信号生成ステップと、
前記通信制御回路が前記基本タイミング信号に対する所定の前記第１の通信周期タイミング信号の入力差を測定する入力差ステップと、
前記通信制御回路が前記入力差ステップで測定された前記入力差に応じた補正量を前記基本タイミング信号の間隔において生成される前記第１の通信周期タイミング信号の数で除算し、除算された値を前記通信周期毎に加算することにより、加算した値が所定値以上となるタイミングで前記第１の通信周期タイミング信号の生成のタイミングを補正する補正タイミング平均化ステップと、
前記通信制御回路が前記第１の通信周期タイミング信号の生成に対するタイミングの補正を示すタイミング補正データを含むパケットを、前記通信周期毎に前記外部機器に送信する送信ステップと、
前記外部機器が前記制御装置との通信周期を示す第２の通信周期タイミング信号を生成する第２の通信周期タイミング信号生成ステップと、
生成された前記第２の通信周期タイミング信号から前記パケットの前記タイミング補正データを受信するまでの予め測定された時間と前記外部機器が前記パケットの前記タイミング補正データを受信したタイミングとの比較に基づいて前記第２の通信周期タイミング信号を生成するタイミングを補正し、前記第１の通信周期タイミング信号と同期させる同期ステップと、
を備える、同期方法。
前記補正量に対する上限値を設定する上限値設定ステップと、
前記補正量と前記上限値とを比較し、前記補正量が前記上限値以下の場合に前記補正量を出力し、前記補正量が前記上限値より大きい場合に前記上限値を前記補正量として出力する比較ステップと、を備える、請求項１に記載の同期方法。
前記基本タイミング信号の間隔において生成される前記第１の通信周期タイミング信号の数が２のべき乗である、請求項１又は請求項２に記載の同期方法。
互いに異なるクロックで動作する基本タイミング信号生成回路と通信制御回路とを含み、少なくとも１つの外部機器とリアルタイム通信を行う制御装置であって、
前記基本タイミング信号生成回路は、前記制御装置の動作の基本単位時間を示す基本タイミング信号を生成し、
前記通信制御回路は、
前記外部機器との通信周期を示す通信周期タイミング信号を生成する通信周期タイミング信号生成回路と、
前記基本タイミング信号に対する所定の前記通信周期タイミング信号の入力差を測定する入力差カウンタと、
前記入力差カウンタにより測定された前記入力差に応じた補正量を前記基本タイミング信号の間隔において生成される前記通信周期タイミング信号の数で除算し、除算された値を前記通信周期毎に加算することにより、加算した値が所定値以上となるタイミングで前記通信周期タイミング信号生成回路が前記通信周期タイミング信号を生成するタイミングを補正する補正タイミング平均化回路と、
を備え、
前記通信制御回路は、前記通信周期タイミング信号の生成に対するタイミングの補正を
示すタイミング補正データを含むパケットを、前記通信周期毎に前記外部機器に送信する、制御装置。
前記補正量に対する上限値を設定する上限値設定レジスタと、
前記補正量と前記上限値とを比較し、前記補正量が前記上限値以下の場合に前記補正量を前記補正タイミング平均化回路に出力し、前記補正量が前記上限値より大きい場合に前記上限値を前記補正量として前記補正タイミング平均化回路に出力する比較回路と、を備える、請求項４に記載の制御装置。
前記基本タイミング信号の間隔において生成される前記通信周期タイミング信号の数が２のべき乗である、請求項４又は請求項５に記載の制御装置。