JP7384820B2 - 半導体装置 - Google Patents

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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13023—Disposition the whole bump connector protruding from the surface
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13113—Bismuth [Bi] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13118—Zinc [Zn] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/1312—Antimony [Sb] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
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Description

本発明は、再配線を有する半導体装置に関する。
特許文献１は、ＷＬ－ＣＳＰ（ウェハーレベル・チップサイズパッケージ）型の半導体装置を開示している。この半導体装置は、シリコン基板と、シリコン基板の上に形成された端子パッド（電極）と、端子パッドに接続された再配線と、再配線に接続された銅ポストと、シリコン基板の上で再配線および銅ポスト（ポスト電極）を封止するモールド樹脂（樹脂）と、を含む。
特開２００７－１３４５５２号公報
本発明の一実施形態は、樹脂の剥離を抑制できる半導体装置を提供する。
本発明の一実施形態は、主面を有する半導体層と、前記主面の上に形成された電極パッドと、前記電極パッドに接続された第１配線面、および、前記第１配線面の反対側に位置し、粗面化された第２配線面を有し、前記電極パッド外の領域に引き出されるように前記主面の上に形成された再配線と、前記主面の上において前記第２配線面を被覆し、前記再配線を封止する樹脂と、を含む、半導体装置を提供する。
この半導体装置によれば、粗面化された第２配線面によって再配線に対する樹脂の密着力を高めることができる。よって、樹脂の剥離を抑制できる半導体装置を提供できる。
本発明の一実施形態は、主面を有する半導体層と、前記主面の上に形成された電極パッドと、前記電極パッドに接続され、前記電極パッド外の領域に引き出されるように前記主面の上に形成された再配線と、前記再配線に接続された第１電極面、前記第１電極面の反対側に位置する第２電極面、ならびに、前記第１電極面および前記第２電極面を接続し、粗面化された電極側面を有するポスト電極と、前記主面の上において前記第２電極面を露出させ、前記電極側面を被覆するように、前記再配線および前記ポスト電極を封止する樹脂と、を含む、半導体装置を提供する。
この半導体装置によれば、粗面化された電極側面によってポスト電極に対する樹脂の密着力を高めることができる。よって、樹脂の剥離を抑制できる半導体装置を提供できる。
本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
図１は、本発明の第１実施形態に係る半導体装置の模式的な斜視図である。 図２は、図１に示す半導体層の第１主面の上の構造を、封止樹脂層を透過して示す平面図である。 図３は、図２に示す領域IIIの拡大図である。 図４は、図２に示す領域IVの拡大図である。 図５は、図１に示す半導体装置の模式的な断面図である。 図６は、図５の領域VIの拡大図である。 図７は、図６の領域VIIの拡大図である。 図８は、図７の領域VIIIの拡大図である。 図９は、図７の領域IXの拡大図である。 図１０Ａは、図１に示す半導体装置の製造方法の一例を説明するための断面図である。 図１０Ｂは、図１０Ａの後の工程を示す断面図である。 図１０Ｃは、図１０Ｂの後の工程を示す断面図である。 図１０Ｄは、図１０Ｃの後の工程を示す断面図である。 図１０Ｅは、図１０Ｄの後の工程を示す断面図である。 図１０Ｆは、図１０Ｅの後の工程を示す断面図である。 図１０Ｇは、図１０Ｆの後の工程を示す断面図である。 図１０Ｈは、図１０Ｇの後の工程を示す断面図である。 図１０Ｉは、図１０Ｈの後の工程を示す断面図である。 図１０Ｊは、図１０Ｉの後の工程を示す断面図である。 図１０Ｋは、図１０Ｊの後の工程を示す断面図である。 図１０Ｌは、図１０Ｋの後の工程を示す断面図である。 図１０Ｍは、図１０Ｌの後の工程を示す断面図である。 図１０Ｎは、図１０Ｍの後の工程を示す断面図である。 図１０Ｏは、図１０Ｎの後の工程を示す断面図である。 図１０Ｐは、図１０Ｏの後の工程を示す断面図である。 図１０Ｑは、図１０Ｐの後の工程を示す断面図である。 図１０Ｒは、図１０Ｑの後の工程を示す断面図である。 図１１は、図５に対応する断面図であって、本発明の第２実施形態に係る半導体装置の模式的な断面図である。 図１２は、図５に対応する断面図であって、本発明の第３実施形態に係る半導体装置の模式的な断面図である。 図１３は、図１２の領域XIIIの拡大図である。 図１４は、図１３の領域XIVの拡大図である。
図１は、本発明の第１実施形態に係る半導体装置１の模式的な斜視図である。図２は、図１に示す半導体層１２の第１主面１３の上の構造を、封止樹脂層９３を透過して示す平面図である。図３は、図２に示す領域IIIの拡大図である。図４は、図２に示す領域IVの拡大図である。図５は、図１に示す半導体装置１の模式的な断面図である。図６は、図５の領域VIの拡大図である。図７は、図６の領域VIIの拡大図である。図８は、図７の領域VIIIの拡大図である。図９は、図７の領域IXの拡大図である。図５は、説明に必要な構成を模式的に示したものであり、半導体装置１の特定箇所の断面を示すものではない。
図１～図５を参照して、半導体装置１は、ＷＬ－ＣＳＰ（Wafer Level - Chip Size Package）がパッケージタイプとして適用された電子部品である。半導体装置１は、直方体形状に形成されたデバイス本体２を含む。デバイス本体２は、一方側の第１デバイス主面３、他方側の第２デバイス主面４、ならびに、第１デバイス主面３および第２デバイス主面４を接続するデバイス側面５Ａ，５Ｂ，５Ｃ，５Ｄを有している。
第１デバイス主面３および第２デバイス主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状（この形態では正方形状）に形成されている。第１デバイス主面３は、この形態では、実装基板等の接続対象に実装される際に当該実装基板に対向する実装面として形成されている。
デバイス側面５Ａ～５Ｄは、法線方向Ｚに沿って平面的に延びている。デバイス側面５Ａおよびデバイス側面５Ｃは、第１方向Ｘに沿って延び、第１方向Ｘに交差する第２方向Ｙに互いに対向している。デバイス側面５Ｂおよびデバイス側面５Ｄは、第２方向Ｙに沿って延び、第１方向Ｘに互いに対向している。第２方向Ｙは、より具体的には、第１方向Ｘに直交している。
デバイス側面５Ａおよびデバイス側面５Ｃの長さＬ１は、０．１ｍｍ以上１０ｍｍ以下であってもよい。長さＬ１は、０．１ｍｍ以上２ｍｍ以下、２ｍｍ以上４ｍｍ以下、４ｍｍ以上６ｍｍ以下、６ｍｍ以上８ｍｍ以下、または、８ｍｍ以上１０ｍｍ以下であってもよい。
デバイス側面５Ｂおよびデバイス側面５Ｄの長さＬ２は、０．１ｍｍ以上１０ｍｍ以下であってもよい。長さＬ１は、０．１ｍｍ以上２ｍｍ以下、２ｍｍ以上４ｍｍ以下、４ｍｍ以上６ｍｍ以下、６ｍｍ以上８ｍｍ以下、または、８ｍｍ以上１０ｍｍ以下であってもよい。
デバイス本体２の厚さＴは、１００μｍ以上１５００μｍ以下であってもよい。厚さＴは、１００μｍ以上２５０μｍ以下、２５０μｍ以上５００μｍ以下、５００μｍ以上７５０μｍ以下、７５０μｍ以上１０００μｍ以下、１０００μｍ以上１２５０μｍ以下、または、１２５０μｍ以上１５００μｍ以下であってもよい。
デバイス本体２は、半導体層１２を含む。半導体層１２は、直方体形状に形成されている。半導体層１２は、Ｓｉ（シリコン）を含むＳｉ半導体層であってもよい。Ｓｉ半導体層は、Ｓｉ半導体基板およびＳｉエピタキシャル層を含む積層構造を有していてもよい。Ｓｉ半導体層は、Ｓｉ半導体基板からなる単層構造を有していてもよい。
半導体層１２は、２．０ｅＶ以上のバンドギャップを有するワイドバンドギャップ半導体材料を含むワイドバンドギャップ半導体層であってもよい。半導体層１２は、ワイドバンドギャップ半導体材料の一例としてのＳｉＣ（炭化シリコン）を含むＳｉＣ半導体層であってもよい。ＳｉＣ半導体層は、ＳｉＣ半導体基板およびＳｉＣエピタキシャル層を含む積層構造を有していてもよい。ＳｉＣ半導体層は、ＳｉＣ半導体基板からなる単層構造を有していてもよい。
半導体層１２は、化合物半導体材料を含む化合物半導体層であってもよい。化合物半導体層は、化合物半導体基板および化合物半導体エピタキシャル層を含む積層構造を有していてもよい。化合物半導体層は、化合物半導体基板からなる単層構造を有していてもよい。化合物半導体材料は、III-V族化合物半導体材料であってもよい。III-V族化合物半導体材料は、ＡｌＮ(窒化アルミニウム)、ＩｎＮ(窒化インジウム)、ＧａＮ（窒化ガリウム）、および、ＧａＡｓ（ヒ化ガリウム）のうちの少なくとも１つを含んでいてもよい。
半導体層１２は、一方側の第１主面１３、他方側の第２主面１４、ならびに、第１主面１３および第２主面１４を接続する側面１５Ａ，１５Ｂ，１５Ｃ，１５Ｄを含む。側面１５Ａ～１５Ｄは、デバイス側面５Ａ～５Ｄの一部をそれぞれ形成している。側面１５Ａ～１５Ｄは、この形態では、研削面からなる。
半導体層１２の厚さは、５０μｍ以上１０００μｍ以下であってもよい。半導体層１２の厚さは、５０μｍ以上２００μｍ以下、２００μｍ以上４００μｍ以下、４００μｍ以上６００μｍ以下、６００μｍ以上８００μｍ以下、または、８００μｍ以上１０００μｍ以下であってもよい。
第１主面１３は、機能デバイス１６の主たる構造が形成されるデバイス形成面として形成されている。機能デバイス１６は、半導体層１２の第１主面１３の表層部、および／または、半導体層１２の第１主面１３の上の領域を利用して形成される。図５では、半導体層１２の第１主面１３の表層部に示された破線によって、機能デバイス１６を簡略化して示している。
機能デバイス１６は、受動デバイス、半導体整流デバイス、および、半導体スイッチングデバイスのうちの少なくとも１つを含んでいてもよい。受動デバイスは、半導体受動デバイスを含んでいてもよい。受動デバイス（半導体受動デバイス）は、抵抗、コンデンサ、および、コイルのうちの少なくとも１つを含んでいてもよい。半導体整流デバイスは、ｐｎ接合ダイオード、ツェナーダイオード、ショットキーバリアダイオード、および、ファーストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。
半導体スイッチングデバイスは、ＢＪＴ（Bipolar Junction Transistor）、ＭＩＳＦＥＴ（Metal Insulator Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Junction Transistor）、および、ＪＦＥＴ（Junction Field Effect Transistor）のうちの少なくとも１つを含んでいてもよい。
機能デバイス１６は、受動デバイス（半導体受動デバイス）、半導体整流デバイスおよび半導体スイッチングデバイスのうちの任意の２種以上のデバイスが選択的に組み合わされた回路網を含んでいてもよい。回路網は、集積回路の一部または全部を形成していてもよい。集積回路は、ＳＳＩ（Small Scale Integration），ＬＳＩ（Large Scale Integration），ＭＳＩ（Medium Scale Integration），ＶＬＳＩ（Very Large Scale Integration）またはＵＬＳＩ（Ultra-Very Large Scale Integration）を含んでいてもよい。
デバイス本体２は、主面絶縁層２１を含む。主面絶縁層２１は、半導体層１２の第１主面１３を被覆している。主面絶縁層２１は、単一の絶縁層からなる単層構造を有していてもよい。主面絶縁層２１は、複数の絶縁層が積層された積層構造を有していてもよい。主面絶縁層２１として適用される単一のまたは複数の絶縁層は、酸化シリコン層および／または窒化シリコン層を含んでいてもよい。
主面絶縁層２１は、多層配線構造を有していてもよい。多層配線構造は、複数の絶縁層、および、複数の絶縁層の間の領域に選択的に介在された１つまたは複数の配線層を含んでいてもよい。複数の配線層は、機能デバイス１６に電気的に接続される。
デバイス本体２は、主面絶縁層２１の上に形成された複数の配線電極２２を含む。複数の配線電極２２は、それぞれ、主面絶縁層２１の上に選択的に引き回されている。複数の配線電極２２は、機能デバイス１６に電気的に接続されている。複数の配線電極２２は、電気的に開放された１つまたは複数の配線電極２２を含んでいてもよい。複数の配線電極２２の平面形状は、任意であり、特定の形状に限定されない。
配線電極２２は、アルミニウム、銅、アルミニウム合金、および、銅合金のうちの少なくとも１種をそれぞれ含んでいてもよい。配線電極２２は、Ａｌ－Ｓｉ－Ｃｕ（アルミニウム－シリコン－銅）合金、Ａｌ－Ｓｉ（アルミニウム－シリコン）合金、および、Ａｌ－Ｃｕ（アルミニウム－銅）合金のうちの少なくとも一種を含んでいてもよい。配線電極２２は、アルミニウムを含む好ましい。
図５を参照して、デバイス本体２は、保護絶縁層２３を含む。保護絶縁層２３は、主面絶縁層２１の上において複数の配線電極２２を一括して被覆している。保護絶縁層２３は、複数の配線電極２２をはじめとする下層の構造を保護する。保護絶縁層２３は、パッシベーション層とも称される。
保護絶縁層２３は、単一の絶縁層からなる単層構造を有していてもよい。保護絶縁層２３は、複数の絶縁層が積層された積層構造を有していてもよい。保護絶縁層２３として適用される単一のまたは複数の絶縁層は、酸化シリコン層および／または窒化シリコン層を含んでいてもよい。保護絶縁層２３は、この形態では、窒化シリコン層からなる単層構造を有している。
保護絶縁層２３は、複数の第１パッド開口２５を有している。複数の第１パッド開口２５は、複数の配線電極２２の一部の領域を電極パッド２４としてそれぞれ露出させている。各第１パッド開口２５の平面形状は任意であり、特定の形状に限定されない。各第１パッド開口２５は、平面視において三角形状、四角形状、六角形状等の多角形状に形成されていてもよいし、円形状または楕円形状に形成されていてもよい。
複数の電極パッド２４は、規則的に配列されていてもよいし、不規則的に配列されていてもよい。複数の電極パッド２４は、その配列に応じて、複数の群を形成していてもよい。図２では、複数の電極パッド２４が、第１電極パッド群２６、第２電極パッド群２７および第３電極パッド群２８を含む形態が示されている。
第１電極パッド群２６は、第１方向Ｘまたは第２方向Ｙに沿って等しい間隔を空けて一列に配列された複数の電極パッド２４を含む。第２電極パッド群２７は、第１方向Ｘに沿って等しい間隔を空けて一列に配列された複数の電極パッド２４、および、第２方向Ｙに沿って等しい間隔を空けて一列に配列された複数の電極パッド２４を含む。第３電極パッド群２８は、互いに異なる間隔を空けて不規則に配列された複数の電極パッド２４を含む。
デバイス本体２は、再配線構造３１を含む。再配線構造３１は、主面絶縁層２１の上において複数の配線電極２２を被覆している。再配線構造３１は、この形態では、下地層３２および複数の再配線層３３（再配線）を含む。
下地層３２は、保護絶縁層２３の上において複数の配線電極２２を被覆している。下地層３２は、複数の第２パッド開口３５を有している。複数の第２パッド開口３５は、対応する電極パッド２４をそれぞれ露出させている。複数の第２パッド開口３５は、より具体的には、対応する電極パッド２４を１対１対応の関係でそれぞれ露出させている。
各第２パッド開口３５の平面形状は任意であり、特定の形状に限定されない。各第２パッド開口３５は、平面視において三角形状、四角形状、六角形状等の多角形状に形成されていてもよいし、円形状または楕円形状に形成されていてもよい。
各第２パッド開口３５は、この形態では、各第１パッド開口２５の内壁に取り囲まれた領域に位置する内壁を含む。つまり、下地層３２は、この形態では、保護絶縁層２３の上から各第１パッド開口２５に入り込み、各電極パッド２４を露出させている。下地層３２は、各第１パッド開口２５内において、各第１パッド開口２５の内壁および各電極パッド２４の一部を被覆している。
各第２パッド開口３５の内壁は、各第１パッド開口２５の内壁に連通していてもよい。この場合、各第２パッド開口３５の内壁は、各第１パッド開口２５の内壁に面一に形成されていてもよいし、各第１パッド開口２５の内壁の外側に形成されていてもよい。
下地層３２は、有機系の絶縁材料を含む。下地層３２は、この形態では、有機系の絶縁材料の一例としての感光性樹脂を含む。下地層３２は、ネガティブタイプの感光性樹脂の一例としてのポリイミド樹脂を含んでいてもよい。下地層３２は、ポジティブタイプの感光性樹脂の一例としてのポリベンゾオキサゾールを含んでいてもよい。
下地層３２の厚さは、１μｍ以上２０μｍであってもよい。下地層３２の厚さは、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、または、１５μｍ以上２０μｍ以下であってもよい。
各再配線層３３は、対応する電極パッド２４に接続されている。各再配線層３３は、対応する電極パッド２４から下地層３２の上に引き出されている。各再配線層３３の大部分は、対応する電極パッド２４外の領域に位置している。
各再配線層３３は、より具体的には、パッド接続部３６、電極接続部３７および配線部３８を有している。パッド接続部３６は、電極パッド２４を被覆し、第２パッド開口３５内において電極パッド２４に電気的に接続されている。パッド接続部３６の平面形状は任意であり、特定の形状に限定されない。
電極接続部３７は、パッド接続部３６から間隔を空けて下地層３２の上に形成されている。電極接続部３７は、電極パッド２４の平面面積を超える平面面積を有している。電極接続部３７の平面形状は任意であり、特定の形状に限定されない。
配線部３８は、パッド接続部３６および電極接続部３７を接続している。配線部３８は、パッド接続部３６および電極接続部３７の間の領域を延びている。配線部３８の平面形状は任意であり、特定の形状に限定されない。
複数の再配線層３３は、電極パッド２４との接続態様に応じて、複数種の称呼を有していてもよい。図２～図４を参照して、複数の再配線層３３は、第１再配線層３３Ａおよび第２再配線層３３Ｂを含んでいてもよい。第１再配線層３３Ａは、１つの電極パッド２４だけに接続されている。第２再配線層３３Ｂは、複数の電極パッド２４に接続されている。
図３を参照して、第１再配線層３３Ａは、第１パッド接続部３６Ａ、第１電極接続部３７Ａおよび第１配線部３８Ａを含む。第１パッド接続部３６Ａは、対応する１つの電極パッド２４を被覆し、第２パッド開口３５内において当該電極パッド２４に電気的に接続されている。第１パッド接続部３６Ａの平面形状は任意であり、特定の形状に限定されない。第１パッド接続部３６Ａは、平面視において三角形状、四角形状、六角形状等の多角形状に形成されていてもよいし、円形状または楕円形状に形成されていてもよい。
第１電極接続部３７Ａは、第１パッド接続部３６Ａから間隔を空けて下地層３２の上に形成されている。第１電極接続部３７Ａは、対応する１つの電極パッド２４の平面面積を超える平面面積を有している。第１電極接続部３７Ａの平面形状は任意であり、特定の形状に限定されない。第１電極接続部３７Ａは、平面視において三角形状、四角形状、六角形状等の多角形状に形成されていてもよいし、円形状または楕円形状に形成されていてもよい。
第１配線部３８Ａは、第１パッド接続部３６Ａおよび第１電極接続部３７Ａを接続している。第１配線部３８Ａは、第１パッド接続部３６Ａおよび第１電極接続部３７Ａの間の領域を延びている。第１配線部３８Ａの平面形状は任意であり、特定の形状に限定されない。第１配線部３８Ａは、第１パッド接続部３６Ａおよび第１電極接続部３７Ａの間の領域を帯状、直線状、Ｌ字状または葛折り状に延びていてもよい。
第１配線部３８Ａは、他の再配線層３３を第１方向Ｘおよび／または第２方向Ｙに沿って横切っていてもよい。第１配線部３８Ａは、他の再配線層３３を第１方向Ｘおよび／または第２方向Ｙに沿って横切らないように延びていてもよい。第１パッド接続部３６Ａ、第１電極接続部３７Ａおよび第１配線部３８Ａは、個々の平面形状が区別されず、全体として多角形状に形成されていてもよい。
図４を参照して、第２再配線層３３Ｂは、第２パッド接続部３６Ｂ、第２電極接続部３７Ｂおよび第２配線部３８Ｂを有している。第２再配線層３３Ｂは、この形態では、複数（この形態では２つ）の第２電極接続部３７Ｂ、および、複数（この形態では２つ）の第２配線部３８Ｂを含む。
第２パッド接続部３６Ｂは、対応する複数の電極パッド２４を一括して被覆している。第２パッド接続部３６Ｂは、対応する複数の第２パッド開口３５内において対応する電極パッド２４に電気的に接続されている。第２パッド接続部３６Ｂの平面形状は任意であり、特定の形状に限定されない。
複数の第２電極接続部３７Ｂは、第２パッド接続部３６Ｂから間隔を空けて下地層３２の上にそれぞれ形成されている。各第２電極接続部３７Ｂは、電極パッド２４の平面面積を超える平面面積を有している。各第２電極接続部３７Ｂの平面形状は任意であり、特定の形状に限定されない。
複数の第２配線部３８Ｂは、第２パッド接続部３６Ｂおよび対応する第２電極接続部３７Ｂをそれぞれ接続している。各第２配線部３８Ｂは、第２パッド接続部３６Ｂおよび対応する第２電極接続部３７Ｂの間の領域を延びている。各第２配線部３８Ｂの平面形状は任意であり、特定の形状に限定されない。各第２配線部３８Ｂは、第２パッド接続部３６Ｂおよび対応する第２電極接続部３７Ｂの間の領域を帯状、直線状、Ｌ字状または葛折り状に延びていてもよい。
各第２配線部３８Ｂは、他の再配線層３３を第１方向Ｘおよび／または第２方向Ｙに沿って横切っていてもよい。各第２配線部３８Ｂは、他の再配線層３３を第１方向Ｘおよび／または第２方向Ｙに沿って横切らないように延びていてもよい。第２パッド接続部３６Ｂ、第２電極接続部３７Ｂおよび第２配線部３８Ｂは、個々の平面形状が区別されず、全体として多角形状に形成されていてもよい。
図５～図８を参照して、各再配線層３３は、半導体層１２側の第１配線面４１、および、第１配線面４１の反対側に位置する第２配線面４２を含む。第１配線面４１は、対応する１つのまたは複数の電極パッド２４に接続された１つのまたは複数のコンタクト部４３を有している。
第２配線面４２は、粗面化されている。第２配線面４２は、第１算術平均粗さＲａ１を有している。第１算術平均粗さＲａ１は、下記式（１）によって定義される。
Figure 0007384820000001
上記式（１）において「Ｌ１」は、第２配線面４２に形成された粗さ曲線から当該粗さ曲線の平均線に沿う方向に沿って抜き取られる任意の長さである。「ｆ（ａ）」は、平均線に沿う方向にａ軸を設定し、法線方向Ｚにｚ軸を設定したとき、ａ軸およびｚ軸によって表される粗さ曲線の関数（ｚ＝ｆ（ａ））である。第１算術平均粗さＲａ１の単位は、「μｍ」である。
第１算術平均粗さＲａ１は、０．５μｍ以上２μｍ以下であってもよい。第１算術平均粗さＲａ１は、０．５μｍ以上０．７５μｍ以下、０．７５μｍ以上１μｍ以下、１μｍ以上１．２５μｍ以下、１．２５μｍ以上１．５μｍ以下、１．５μｍ以上１．７５μｍ以下、または、１．７５μｍ以上２μｍ以下であってもよい。第１算術平均粗さＲａ１は、０．６５μｍ以上１．３μｍ以下であることが好ましい。
第２配線面４２は、より具体的には、複数の配線リセス４４を含み、複数の配線リセス４４によって粗面化されている。複数の配線リセス４４は、第２配線面４２から第１配線面４１に向かって不規則な形状でそれぞれ窪んでいる。これにより、第２配線面４２には、不規則な凹凸構造が形成されている。
図７および図８を参照して、複数の配線リセス４４は、１つまたは複数の先太りリセス４５を含んでいてもよい。先太りリセス４５は、開口縁４６、および、開口縁４６から第１配線面４１に向けて開口幅が拡がる内部空間４７を有している。複数の配線リセス４４は、１つまたは複数の先細りリセス４８を含んでいてもよい。先細りリセス４８は、開口縁４９、および、開口縁４９から第１配線面４１に向けて開口幅が狭まる内部空間５０を有している。
図７を参照して、第２配線面４２は、粗面化された粗面領域５１（第１領域）および粗面領域５１に対して面粗さの小さい非粗面領域５２（第２領域）を含む。粗面領域５１は、複数の配線リセス４４を含み、第１算術平均粗さＲａ１を有している。非粗面領域５２は、配線リセス４４を含まない領域である。非粗面領域５２は、第１算術平均粗さＲａ１未満（０．５μｍ未満）の算術平均粗さを有している。
粗面領域５１は、パッド接続部３６、電極接続部３７および配線部３８の第２配線面４２に形成されている。非粗面領域５２は、電極接続部３７の第２配線面４２において後述するポスト電極７０が接続される領域に形成されている。粗面領域５１は、この形態では、非粗面領域５２以外の領域の全域に形成されている。
図５および図６を参照して、各再配線層３３は、この形態では、複数の配線層が積層された積層構造を有している。各再配線層３３は、配線電極２２側からこの順に積層された下地配線層５５およびボディ配線層５６を含む。下地配線層５５は、ＵＢＭ（Under Bump Metal）と称されてもよい。
下地配線層５５は、再配線層３３の第１配線面４１を形成している。下地配線層５５は、下地層３２および第２パッド開口３５の内面に沿う膜状に形成されている。下地配線層５５は、第２パッド開口３５内において凹状の空間を区画している。
下地配線層５５は、この形態では、配線電極２２側からこの順に積層された第１配線層５７および第２配線層５８を含む積層構造を有している。第２配線層５８は、第１配線層５７とは異なる導電材料を含む。第１配線層５７は、Ｔｉ（チタン）を主成分に含むＴｉ層を含む。Ｔｉ層は、Ｔｉバリア層であってもよい。第２配線層５８は、Ｃｕ（銅）を主成分に含むＣｕ層を含む。Ｃｕ層は、Ｃｕシード層であってもよい。
ボディ配線層５６は、再配線層３３の第２配線面４２を形成している。ボディ配線層５６は、下地配線層５５の上において下地配線層５５に倣って膜状に形成されている。ボディ配線層５６は、第２パッド開口３５内において下地配線層５５によって区画された凹状の空間に入り込んでいる。
ボディ配線層５６は、Ｃｕ（銅）を主成分に含むＣｕ層を含む。ボディ配線層５６は、Ｃｕ層を含む単層構造を有している。ボディ配線層５６のＣｕ層は、Ｃｕめっき層であってもよい。ボディ配線層５６は、第２配線層５８と一体を成していてもよい。ボディ配線層５６は、第２配線層５８との界面が消失する態様で形成されていてもよい。ボディ配線層５６は、第２配線層５８との界面が残存する態様で形成されていてもよい。
図６を参照して、第１配線層５７は、第１周縁５７Ａを有している。第２配線層５８は、第１周縁５７Ａに対して外側に突出した第２周縁５８Ａを有している。ボディ配線層５６は、第１周縁５７Ａに対して外側に突出した第３周縁５６Ａを有している。
ボディ配線層５６の第３周縁５６Ａは、第２配線層５８の第２周縁５８Ａに連なっている。ボディ配線層５６の第３周縁５６Ａは、より具体的には、第２配線層５８の第２周縁５８Ａに面一に形成されている。第１周縁５７Ａ、第２周縁５８Ａおよび第３周縁５６Ａによって、再配線層３３の周縁が形成されている。
再配線層３３の総厚さは、５μｍ以上１５μｍ以下であってもよい。再配線層３３の総厚さは、５μｍ以上７．５μｍ以下、７．５μｍ以上１０μｍ以下、１０μｍ以上１２．５μｍ以下、または、１２．５μｍ以上１５μｍ以下であってもよい。
図３～図６を参照して、下地層３２には、半導体層１２に向かって窪んだアンカーリセス６１が形成されている。アンカーリセス６１は、下地層３２において再配線層３３から露出する部分に形成されている。アンカーリセス６１は、底壁および側壁を含む。アンカーリセス６１の底壁は、再配線層３３の第１配線面４１に対して半導体層１２の第１主面１３側に位置している。アンカーリセス６１の底壁は、隆起および／または沈下することによって凹凸状に形成されていてもよい。
アンカーリセス６１の側壁は、この形態では、再配線層３３の周縁に対して再配線層３３の内方側に位置している。これにより、アンカーリセス６１の底壁は、平面視において再配線層３３から露出する露出部６２、および、平面視において再配線層３３に重なる隠蔽部６３を含む。隠蔽部６３は、各再配線層３３の周縁全周に亘って形成されている。隠蔽部６３は、各再配線層３３に独立して形成され、平面視において再配線層３３と同じ輪郭を有している。各隠蔽部６３は、半導体層１２の第１主面１３に向かう湾曲面を有している。
図５を参照して、アンカーリセス６１は、下地層３２において再配線層３３から露出する部分の全域に形成され、互いに隣り合う再配線層３３の間に跨っている。したがって、一方側の再配線層３３（たとえば、図５の紙面左側の再配線層３３）の隠蔽部６３および他方側の再配線層３３（たとえば、図５の紙面右側の再配線層３３）の隠蔽部６３は、共通の露出部６２を介して連続している。
アンカーリセス６１の深さは、０μｍを超えて１０μｍ以下であってもよい。アンカーリセス６１の深さは、０μｍを超えて２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。アンカーリセス６１の深さは、１μｍ以上５μｍ以下であることが好ましい。
図２、図５および図７を参照して、デバイス本体２は、複数のポスト電極７０を含む。複数のポスト電極７０は、この形態では、平面視において第１方向Ｘおよび第２方向Ｙに沿って間隔を空けて形成されている。複数のポスト電極７０は、平面視において行列状に配列されている。
複数のポスト電極７０は、対応する再配線層３３の電極接続部３７にそれぞれ接続されている。複数のポスト電極７０は、より具体的には、対応する再配線層３３の電極接続部３７において非粗面領域５２に接続されている。第１再配線層３３Ａの１つの電極接続部３７には、１つのポスト電極７０が接続されている。第２再配線層３３Ｂの２つの電極接続部３７には、ポスト電極７０が１つずつ接続されている。
複数のポスト電極７０は、再配線層３３の第２配線面４２の法線方向（法線方向Ｚ）に沿って延びる柱状にそれぞれ形成されている。ポスト電極７０は、ピラー電極とも称される。複数のポスト電極７０は、四角柱状、六角柱状等の多角柱状、または、円柱状または楕円柱状それぞれ形成されていてもよい。複数のポスト電極７０は、この形態では、円柱状に形成されている。
複数のポスト電極７０は、対応する再配線層３３において第２配線面４２に接続された第１電極面７１、第１電極面７１の反対側に位置する第２電極面７２、ならびに、第１電極面７１および第２電極面７２を接続する電極側面７３をそれぞれ有している。
第２電極面７２は、平坦面を有している。第２電極面７２は、半導体層１２の第１主面１３に平行に形成されている。第２電極面７２は、より具体的には、研削面である。第２電極面７２は、実装端子として機能する。つまり、半導体装置１は、実装基板等の接続対象に第２電極面７２が接合されることによって、当該接続対象に実装される。
電極側面７３は、法線方向Ｚに沿って平面的に延びている。複数のポスト電極７０は、第２電極面７２から第１電極面７１に向けて先細り形状に形成された１つまたは複数の先細りのポスト電極７０を含んでいてもよい。この場合、先細りのポスト電極７０は、第１平面面積を有する第１電極面７１、第１平面面積を超える第２平面面積を有する第２電極面７２、および、第１電極面７１から第２電極面７２に向けて下り傾斜した電極側面７３を有している。
図５を参照して、先細りのポスト電極７０は、断面視において第１電極面７１の法線に対して非対象（より具体的には非線対称形状）に形成されていてもよい。つまり、先細りのポスト電極７０は、断面視において一方側の電極側面７３の傾斜角が他方側の電極側面７３の傾斜角と異なるように形成されていてもよい。むろん、全てのポスト電極７０が、先細りに形成されていてもよい。
ポスト電極７０は、再配線層３３の厚さを超える厚さを有している。再配線層３３の厚さに対するポスト電極７０の厚さの比は、１を超えて３０以下であってもよい。再配線層３３の厚さに対するポスト電極７０の厚さの比は、１を超えて５以下、５以上１０以下、１０以上１５以下、１５以上２０以下、２０以上２５以下、または、２５以上３０以下であってもよい。
ポスト電極７０の厚さは、５０μｍ以上１５０μｍ以下であってもよい。ポスト電極７０の厚さは、５０μｍ以上７５μｍ以下、７５μｍ以上１００μｍ以下、１００μｍ以上１２５μｍ以下、または、１２５μｍ以上１５０μｍ以下であってもよい。ポスト電極７０の厚さは、９０μｍ以上１１０μｍ以下であることが好ましい。
図７および図９を参照して、電極側面７３は、粗面化されている。電極側面７３は、第２算術平均粗さＲａ２を有している。第２算術平均粗さＲａ２は、下記式（２）によって定義される。
Figure 0007384820000002
上記式（２）において「Ｌ２」は、電極側面７３に形成された粗さ曲線から当該粗さ曲線の平均線に沿う方向に沿って抜き取られる任意の長さである。「ｆ（ｂ）」は、平均線に沿う方向にｂ軸を設定し、電極側面７３の法線方向Ｚｅにｚｅ軸を設定したとき、ｂ軸およびｚｅ軸によって表される粗さ曲線の関数（ｚｅ＝ｆ（ｂ））である。第２算術平均粗さＲａ２の単位は、「μｍ」である。
電極側面７３の第２算術平均粗さＲａ２は、第２配線面４２の第１算術平均粗さＲａ１未満（Ｒａ１＞Ｒａ２）である。第２算術平均粗さＲａ２は、０μｍを超えて０．５μｍ未満であってもよい。第２算術平均粗さＲａ２は、０μｍを超えて０．１μｍ以下、０．１μｍ以上０．２μｍ以下、０．２μｍ以上０．３μｍ以下、０．３μｍ以上０．４μｍ以下、または、０．４μｍ以上０．５μｍ以下であってもよい。第２算術平均粗さＲａ２は、０．１μｍ以上０．３μｍ以下であることが好ましい。
図７および図９を参照して、電極側面７３は、より具体的には、複数の電極リセス７４を含み、複数の電極リセス７４によって粗面化されている。複数の電極リセス７４は、電極側面７３から内方に向かって不規則な形状でそれぞれ窪んでいる。これにより、電極側面７３には、不規則な凹凸構造が形成されている。
複数の電極リセス７４は、１つまたは複数の先太りリセス７５を含んでいてもよい。先太りリセス７５は、開口縁７６、および、開口縁７６から内方に向けて開口幅が拡がる内部空間７７を有している。複数の電極リセス７４は、１つまたは複数の先細りリセス７８を含んでいてもよい。先細りリセス７８は、開口縁７９、および、開口縁７９から内方に向けて開口幅が狭まる内部空間８０を有している。
電極側面７３は、第２配線面４２との接続部において配線リセス４４と一体を成す配線／電極リセス８１を含んでいてもよい。配線／電極リセス８１からは、再配線層３３およびポスト電極７０が露出している。
配線／電極リセス８１は、開口縁８２および内部空間８３を含む。配線／電極リセス８１は、開口縁８２から第２配線面４２に平行な横方向に沿って延びる内部空間８３を有していてもよい。配線／電極リセス８１は、開口縁８２から内方に向けて開口幅が拡がる内部空間８３を有する先太りリセスであってもよい。配線／電極リセス８１は、開口縁８２から内方に向けて開口幅が狭まる内部空間８３を有する先細りリセスであってもよい。
デバイス本体２は、封止樹脂層９３（樹脂）を含む。封止樹脂層９３は、第１デバイス主面３を形成している。封止樹脂層９３は、半導体層１２の第１主面１３の上において、複数のポスト電極７０の第２電極面７２を露出させるように、複数の再配線層３３および複数のポスト電極７０を一括して被覆している。
封止樹脂層９３は、樹脂主面９４および樹脂側面９５Ａ，９５Ｂ，９５Ｃ，９５Ｄを含む。樹脂主面９４は、複数のポスト電極７０の第２電極面７２に連なっている。樹脂主面９４は、複数のポスト電極７０の第２電極面７２に面一に形成されている。樹脂主面９４は、より具体的には、複数のポスト電極７０の第２電極面７２との間で１つの研削面を形成している。
樹脂側面９５Ａ～９５Ｄは、樹脂主面９４の周縁から半導体層１２に向けて延び、側面１５Ａ～１５Ｄに接続されている。樹脂側面９５Ａ～９５Ｄは、側面１５Ａ～１５Ｄに連なっている。樹脂側面９５Ａ～９５Ｄは、より具体的には、側面１５Ａ～１５Ｄに対して面一に形成されている。樹脂側面９５Ａ～９５Ｄは、側面１５Ａ～１５Ｄとの間で１つの研削面を形成している。
封止樹脂層９３の厚さは、５０μｍ以上２００μｍ以下であってもよい。封止樹脂層９３の厚さは、５０μｍ以上７５μｍ以下、７５μｍ以上１００μｍ以下、１００μｍ以上１２５μｍ以下、１２５μｍ以上１５０μｍ以下、１５０μｍ以上１７５μｍ以下、または、１７５μｍ以上２００μｍ以下であってもよい。封止樹脂層９３の厚さは、１００μｍ以上１２０μｍ以下であることが好ましい。
図７～図９を参照して、封止樹脂層９３において再配線層３３の第２配線面４２を被覆する部分は、複数の配線リセス４４に入り込んでいる。これにより、複数の再配線層３３に対する封止樹脂層９３の密着力が高められている。また、封止樹脂層９３においてポスト電極７０の電極側面７３を被覆する部分は、複数の電極リセス７４（配線／電極リセス８１）に入り込んでいる。これにより、複数のポスト電極７０に対する封止樹脂層９３の密着力が高められている。
さらに、封止樹脂層９３において下地層３２を被覆する部分は、アンカーリセス６１に入り込んでいる。これにより、下地層３２に対する封止樹脂層９３の密着力が高められている。封止樹脂層９３においてアンカーリセス６１内に位置する部分は、アンカーリセス６１の露出部６２および隠蔽部６３を埋めている。これにより、下地層３２に対する封止樹脂層９３の密着力が高められている。
封止樹脂層９３においてアンカーリセス６１内に位置する部分は、アンカーリセス６１および再配線層３３によって区画された部分に噛み合っている。また、封止樹脂層９３は、再配線層３３の第１配線面４１および第２配線面４２を、アンカーリセス６１の内側および外側から挟み込んでいる。これにより、下地層３２に対する封止樹脂層９３の密着力が適切に高められている。
図７～図９を参照して、封止樹脂層９３は、モールド樹脂の一例としての熱硬化性樹脂を含む。熱硬化性樹脂は、エポキシ樹脂を含んでいてもよい。封止樹脂層９３は、マトリックス樹脂９６、および、マトリックス樹脂９６に添加（充填）された複数のフィラー９７を含む。マトリックス樹脂９６は、この形態では、エポキシ樹脂を含む。複数のフィラー９７は、この形態では、酸化シリコンを含み、不均一な径（サイズ）をそれぞれ有する粒子状または球体状に形成されている。
複数のフィラー９７は、より具体的には、複数の大径フィラー９８および複数の小径フィラー９９を含む。複数の大径フィラー９８は、配線リセス４４の開口幅および電極リセス７４の開口幅を超える径を有する複数のフィラー９７を含む。複数の小径フィラー９９は、配線リセス４４の開口幅および電極リセス７４の開口幅未満の径を有する複数のフィラー９７を含む。
複数の大径フィラー９８の径は、５μｍを超えて１５μｍ以下であってもよい。複数の大径フィラー９８の径は、５μｍを超えて７．５μｍ以下、７．５μｍ以上１０μｍ以下、１０μｍ以上１２．５μｍ以下、または、１２．５μｍ以上１５μｍ以下であってもよい。
複数の小径フィラー９９の径は、０μｍを超えて５μｍ以下であってもよい。複数の小径フィラー９９の径は、０μｍを超えて０．１μｍ以下、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、４μｍ以上４．５μｍ以下、または、４．５μｍ以上５μｍ以下であってもよい。
複数の大径フィラー９８は、複数の配線リセス４４外の領域および複数の電極リセス７４外の領域においてマトリックス樹脂９６と共に再配線層３３およびポスト電極７０をそれぞれ封止している。
一方、複数の小径フィラー９９は、複数の配線リセス４４および複数の電極リセス７４に入り込んでいる。とりわけ、複数の小径フィラー９９のうちの１μｍ以下の径を有する複数の小径フィラー９９は、複数の配線リセス４４および複数の電極リセス７４に入り込みやすい。
複数の小径フィラー９９は、マトリックス樹脂９６と共に複数の配線リセス４４および複数の電極リセス７４をそれぞれ埋めている。複数の小径フィラー９９は、マトリックス樹脂９６を複数の配線リセス４４内および複数の電極リセス７４内に導く。このようにして、複数の再配線層３３および複数のポスト電極７０に対する封止樹脂層９３の密着力が高められている。
また、複数の小径フィラー９９は、配線リセス４４の先太りリセス４５および電極リセス７４の先太りリセス７５にも入り込んでいる。複数の小径フィラー９９は、マトリックス樹脂９６と共に先太りリセス４５および先太りリセス７５を埋めている。このような構造によれば、複数の再配線層３３および複数のポスト電極７０に対する封止樹脂層９３のアンカー効果を高めることができる。
図示は省略されるが、複数の小径フィラー９９は、アンカーリセス６１に入り込んでいる。複数の小径フィラー９９は、マトリックス樹脂９６と共にアンカーリセス６１を埋めている。また、複数の大径フィラー９８は、アンカーリセス６１に入り込んでいてもよい。複数の大径フィラー９８は、マトリックス樹脂９６と共にアンカーリセス６１を埋めていてもよい。
封止樹脂層９３は、０μｍを超えて２μｍ以下の径を有する気泡（図示略）を含んでいてもよい。このような気泡を有する封止樹脂層９３は、コンプレッションモールド法によって形成される。
気泡の径は、０μｍを超えて０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、０．７５μｍ以上１μｍ以下、１．２５μｍ以上１．５μｍ以下、１．５μｍ以上１．７５μｍ以下、または、１．７５μｍ以上２μｍ以下であってもよい。気泡の径は、１μｍ以下であることが好ましい。
気泡は、封止樹脂層９３の剥離起点になる可能性がある。したがって、気泡の径を２μｍ以下（好ましくは１μｍ以下）に制限することにより、気泡を起点とする封止樹脂層９３の剥離を抑制できる。
さらに、配線リセス４４を形成したうえで、気泡の径を２μｍ以下（好ましくは１μｍ以下）に制限することにより、再配線層３３に対する封止樹脂層９３の接触面積を増加させることができるから、再配線層３３からの封止樹脂層９３の剥離を適切に抑制できる。
また、電極リセス７４を形成したうえで、気泡の径を２μｍ以下（好ましくは１μｍ以下）に制限することにより、ポスト電極７０に対する封止樹脂層９３の接触面積を増加させることができるから、ポスト電極７０からの封止樹脂層９３の剥離を適切に抑制できる。
また、アンカーリセス６１を形成したうえで、気泡の径を２μｍ以下（好ましくは１μｍ以下）に制限することにより、下地層３２に対する封止樹脂層９３の接触面積を増加させることができるから、下地層３２からの封止樹脂層９３の剥離を適切に抑制できる。
また、これらの構造において大径フィラー９８および小径フィラー９９を含む封止樹脂層９３を適用することにより、アンカーリセス６１、再配線層３３およびポスト電極７０からの封止樹脂層９３の剥離を適切に抑制できる。
図１および図５を参照して、デバイス本体２は、主面保護層１００を含む。主面保護層１００は、半導体層１２の第２主面１４の上に形成されている。主面保護層１００は、半導体層１２の第２主面１４の全面を覆っていてもよいし、第２主面１４の一部（たとえば第２主面１４の周縁部）を露出させていてもよい。主面保護層１００は、第２デバイス主面４、および、デバイス側面５Ａ～５Ｄの一部を形成している。
主面保護層１００は、有機系の絶縁材料層からなる単層構造を有していてもよい。主面保護層１００は、有機系の絶縁材料層の一例としての熱硬化性樹脂を含んでいてもよい。主面保護層１００は、エポキシ樹脂を含んでいてもよい。
主面保護層１００の厚さは、５μｍ以上１００μｍ以下であってもよい。主面保護層１００の厚さは、５μｍ以上２５μｍ以下、２５μｍ以上５０μｍ以下、５０μｍ以上７５μｍ以下、または、７５μｍ以上１００μｍ以下であってもよい。
デバイス本体２は、複数の導電接合材１０１を含む。複数の導電接合材１０１は、樹脂主面９４から露出するポスト電極７０の第２電極面７２の上にそれぞれ形成されている。複数の導電接合材１０１は、対応する第２電極面７２に対して１対１対応の関係で形成されている。したがって、複数の導電接合材１０１は、第１方向Ｘおよび第２方向Ｙに沿って間隔を空けて形成されている。複数の導電接合材１０１は、平面視において行列状に配列されている。
複数の導電接合材１０１は、第２電極面７２から突出した半球状にそれぞれ形成されている。複数の導電接合材１０１は、半田または金属ペーストをそれぞれ含む。半田は、鉛フリーであることが好ましい。
半田は、Ｓｎ（錫）を含んでいてもよい。半田は、ＳｎＡｇ合金、ＳｎＳｂ合金、ＳｎＡｇＣｕ合金、ＳｎＺｎＢｉ合金、ＳｎＣｕ合金、ＳｎＣｕＮｉ合金、および、ＳｎＳｂＮｉ合金のうちの少なくとも１種を含んでいてもよい。金属ペーストは、アルミニウム、銅、銀、および、金のうちの少なくとも１種を含んでいてもよい。
半導体層１２は、この形態では、第１主面１３の周縁に形成された周縁リセス１０２を含む。周縁リセス１０２は、第１主面１３から第２主面１４に向けて窪んでいる。周縁リセス１０２は、より具体的には、下地層３２、保護絶縁層２３および主面絶縁層２１を貫通し、第１主面１３に形成されている。
周縁リセス１０２は、平面視において第１主面１３の周縁に沿って帯状に延びている。周縁リセス１０２は、より具体的には、平面視において第１主面１３の周縁に沿って延びる環状（この形態では四角環状）に形成されている。
周縁リセス１０２は、第１主面１３側に位置する第１壁面１０３および第２主面１４側に位置する第２壁面１０４を有している。第１壁面１０３は、第１主面１３に対して傾斜している。第２壁面１０４は、第１壁面１０３に対して傾斜している。第２壁面１０４は、第１壁面１０３とは異なる角度で傾斜している。
第２壁面１０４が周縁リセス１０２内において第１壁面１０３との間で成すリセス角度は、９０°を超えて１５０°以下であってもよい。リセス角度は、９０°を超えて１００°以下、１００°以上１１０°以下、１１０°以上１２０°以下、１２０°以上１３０°以下、１３０°以上１４０°以下、または、１４０°以上１５０°以下であってもよい。
封止樹脂層９３は、周縁リセス１０２に入り込んでいる。封止樹脂層９３において周縁リセス１０２に入り込んだ部分によって、樹脂側面９５Ａ～９５Ｄが形成されている。図示は省略されるが、複数の小径フィラー９９は、周縁リセス１０２に入り込んでいてもよい。複数の小径フィラー９９は、マトリックス樹脂９６と共にアンカーリセス６１を埋めていてもよい。また、複数の大径フィラー９８は、アンカーリセス６１に入り込んでいてもよい。複数の大径フィラー９８は、マトリックス樹脂９６と共にアンカーリセス６１を埋めていてもよい。
図１０Ａ～図１０Ｒは、図１に示す半導体装置１の製造方法の一例を説明するための断面図である。図１０Ａ～図１０Ｒの製造方法では、複数の半導体装置１が同時に製造されるが、便宜的に、２つの半導体装置１が製造される領域を示している。
まず、図１０Ａを参照して、ウエハ状の半導体層１２が用意される。半導体層１２は、２００μｍ以上１０００μｍ以下の厚さを有していてもよい。次に、機能デバイス１６が、半導体層１２に形成される。次に、主面絶縁層２１が、第１主面１３の上に形成される。次に、配線電極２２が、主面絶縁層２１の上に形成される。
次に、保護絶縁層２３が、主面絶縁層２１の上に形成される。保護絶縁層２３は、主面絶縁層２１の上において配線電極２２を被覆する。次に、配線電極２２の一部の領域を電極パッド２４として露出させる第１パッド開口２５が、保護絶縁層２３に形成される。第１パッド開口２５は、保護絶縁層２３の不要な部分を除去することによって形成される。保護絶縁層２３の不要な部分は、マスク（図示せず）を介するエッチング法によって除去されてもよい。
次に、下地層３２が、保護絶縁層２３の上に形成される。下地層３２は、この形態では、感光性樹脂からなる。下地層３２は、スピンコート法やスプレーコート法等によって形成されてもよい。次に、電極パッド２４を露出させる第２パッド開口３５が、下地層３２に形成される。第２パッド開口３５は、下地層３２を予め定められたパターンで露光した後、現像することによって形成される。
次に、図１０Ｂを参照して、下地配線層５５が、下地層３２の上に形成される。下地配線層５５の形成工程は、Ｔｉ（チタン）を主成分に含む第１配線層５７、および、Ｃｕ（銅）を主成分に含む第２配線層５８を下地層３２の上からこの順に形成する工程を含む。第１配線層５７および第２配線層５８は、スパッタ法によってそれぞれ形成されてもよい。
次に、図１０Ｃを参照して、所定パターンを有するマスク１１１が、下地配線層５５の上に形成される。下地配線層５５は、ボディ配線層５６を形成すべき領域を露出させる複数の開口１１２を有している。
次に、図１０Ｄを参照して、Ｃｕ（銅）を主成分に含むボディ配線層５６が、下地配線層５５の上に形成される。ボディ配線層５６は、下地配線層５５において複数の開口１１２から露出する部分の上に形成される。ボディ配線層５６は、銅めっき法によって形成されてもよい。
次に、図１０Ｅを参照して、マスク１１１が除去される。
次に、図１０Ｆを参照して、マスク１１３が、ボディ配線層５６を被覆するよう下地配線層５５の上に形成される。マスク１１３は、感光性樹脂を塗布することによって形成されてもよい。マスク１１３は、感光性樹脂製のドライフィルム等のマスク材料が貼着されることによって形成されてもよい。
次に、図１０Ｇを参照して、ポスト電極７０を形成すべき領域をそれぞれ露出させる複数の開口１１４が、マスク１１３に形成される。複数の開口１１４は、マスク１１３を予め定められたパターンで露光した後、現像することによって形成される。
次に、図１０Ｈを参照して、Ｃｕ（銅）を主成分に含むポスト電極７０が、ボディ配線層５６の上に形成される。ポスト電極７０は、ボディ配線層５６において複数の開口１１４から露出する部分の上に形成される。ポスト電極７０は、銅めっき法によって形成されてもよい。
次に、図１０Ｉを参照して、マスク１１３が除去される。
次に、図１０Ｊを参照して、下地配線層５５の不要な部分が、除去される。下地配線層５５の不要な部分は、マスク（図示せず）を介するエッチング法によって除去されてもよい。エッチング法は、ウエットエッチング法であってもよい。
この工程では、まず、ボディ配線層５６から露出する第２配線層５８が、除去される。次に、第２配線層５８から露出する第１配線層５７が、除去される。これにより、下地配線層５５およびボディ配線層５６を含む再配線層３３が、形成される。
次に、図１０Ｋを参照して、溝１１５が、第１主面１３に形成される。溝１１５は、下地層３２、保護絶縁層２３および主面絶縁層２１を貫通して、第１主面１３に形成される。溝１１５は、周縁リセス１０２のベースとなる。溝１１５は、ダイシングブレード等による研削部材を用いた研削法によって形成されてもよい。溝１１５の内壁は、研削部材の刃先の形状に応じた形状に形成される。
この工程では、第１主面１３側に位置する第１壁面１０３および第２主面１４側に位置する第２壁面１０４を有する溝１１５が形成される。第１壁面１０３は、第１主面１３に対して傾斜している。第２壁面１０４は、第１壁面１０３とは異なる角度で傾斜している。第２壁面１０４が溝１１５内において第１壁面１０３との間で成す角度（リセス角度）は、９０°を超えて１５０°以下であってもよい。
次に、図１０Ｌを参照して、アンカーリセス６１が、下地層３２において再配線から露出する部分に形成される。アンカーリセス６１は、下地層３２に対するアッシング処理法によって形成されてもよい。アッシング処理法では、下地層３２の不要な部分が等方的に除去される。これにより、露出部６２および隠蔽部６３を有するアンカーリセス６１が形成される。
次に、図１０Ｍを参照して、再配線層３３の外面が粗面化され、ポスト電極７０の外面が粗面化される。再配線層３３の粗面化工程およびポスト電極７０の粗面化工程は同時に実施される。この工程では、銅に反応する粗化エッチング液を利用したウエットエッチング法によって、再配線層３３の外面およびポスト電極７０の外面がそれぞれ粗面化される。粗化エッチング液は、硫酸および過酸化水素を含む水溶液であってもよい。
粗化エッチング液は、半導体層１２を法線方向Ｚに沿う回転軸回りに回転させた状態で、半導体層１２の第１主面１３の上に供給されてもよい。この場合、粗化エッチング液は、半導体層１２の回転に起因する遠心力を受けて、半導体層１２外に排出される。これにより、再配線層３３の外面に複数の配線リセス４４が形成され、ポスト電極７０の外面に複数の電極リセス７４が形成される。
粗化エッチング液は、半導体層１２が回転された状態において、半導体層１２の中央部から周縁部に向かう排出流路（図１０Ｍの矢印参照）を形成する。ポスト電極７０の電極側面７３において排出流路の上流側に位置する領域は、粗化エッチング液を部分的に堰き止める。
これにより、ポスト電極７０の電極側面７３において排出流路の上流側に位置する領域がオーバエッチングされてもよい。この場合、断面視において先細り形状のポスト電極７０が形成されてもよい。ポスト電極７０は、より具体的には、断面視において第１電極面７１の法線に対して非対象（より具体的には非線対称形状）に形成されていてもよい。
粗面化工程の後、リンス工程が実施されてもよい。リンス液は、半導体層１２を法線方向Ｚに沿う回転軸回りに回転させた状態で、半導体層１２の第１主面１３の上に供給されてもよい。第１主面１３の上に残存した粗化エッチング液は、リンス液によって洗い流される。リンス液は、純水（脱イオン水：Deionized Water）、炭酸水、電解イオン水、水素水、オゾン水、および、希釈濃度の塩酸水のうちの少なくとも１つを含んでいてもよい。
次に、図１０Ｎを参照して、封止樹脂層９３が、半導体層１２の第１主面１３の上に形成される。封止樹脂層９３は、再配線層３３およびポスト電極７０を一括して被覆する。封止樹脂層９３は、この形態では、マトリックス樹脂９６（エポキシ樹脂）、および、マトリックス樹脂９６に添加（充填）された不均一な径をそれぞれ有する複数のフィラー９７を含む。複数のフィラー９７は、複数の大径フィラー９８および複数の小径フィラー９９を含む。
封止樹脂層９３は、減圧雰囲気の下で、コンプレッションモールド法によって押し固められることにより形成される。封止樹脂層９３の形成時の気圧は、封止樹脂層９３内の気泡の径が２μｍ以下（好ましくは１μｍ以下）となる程度に設定される。これにより、配線リセス４４、電極リセス７４、アンカーリセス６１および溝１１５を埋めて、再配線層３３およびポスト電極７０を一括して被覆する封止樹脂層９３が形成される。
封止樹脂層９３の形成工程に先立って、再配線層３３およびポスト電極７０を一括して被覆する酸化抑制膜を形成する工程が実施されてもよい。酸化抑制膜は、再配線層３３およびポスト電極７０を酸化から保護する。酸化抑制膜は、有機系の絶縁材料を含む有機薄膜であってもよい。有機薄膜は、０．１ｎｍ以上１０ｎｍ以下の厚さを有していてもよい。有機薄膜は、エポキシ樹脂を含んでいてもよい。
この場合、封止樹脂層９３は、封止樹脂層９３の形成工程において、酸化抑制膜と一体的に形成される。つまり、酸化抑制膜は、封止樹脂層９３の一部として組み込まれる。むろん、封止樹脂層９３は、酸化抑制膜との界面が残存する態様で形成されていてもよい。
次に、図１０Ｏを参照して、封止樹脂層９３の樹脂主面９４が、ポスト電極７０が露出するまで研削される。封止樹脂層９３は、ＣＭＰ（Chemical Mechanical Polishing）法によって研削されてもよい。この工程において、ポスト電極７０の第２電極面７２は、封止樹脂層９３の樹脂主面９４と共に研削される。これにより、封止樹脂層９３の樹脂主面９４は、ポスト電極７０の第２電極面７２との間で一つの研削面を形成する。
次に、図１０Ｐを参照して、半導体層１２が、第２主面１４側から研削されることにより、所望の厚さになるまで薄化される。半導体層１２は、ＣＭＰ法によって研削されてもよい。次に、半導体層１２の第２主面１４の上に、主面保護層１００が形成される。主面保護層１００は、エポキシ樹脂を含む。主面保護層１００は、スピンコート法やスプレーコート法等によって形成されてもよい。
次に、図１０Ｑを参照して、導電接合材１０１が、ポスト電極７０の第２電極面７２の上に形成される。導電接合材１０１は、半田を含んでいてもよい。導電接合材１０１が半田を含む場合、半田が溶融する温度でリフロー処理が施されてもよい。
次に、図１０Ｒを参照して、ウエハ状の半導体層１２が、溝１１５に沿って切断される。これにより、１枚のウエハ状の半導体層１２から複数の半導体装置１が切り出される。半導体層１２は、ダイシングブレード等による研削部材によって切断される。この工程において、溝１１５の幅未満の刃先を有するダイシングブレードが用いられてもよい。封止樹脂層９３のうち、溝１１５を被覆する部分は、デバイス本体２のデバイス側面５Ａ～５Ｄの一部となる。以上を含む工程を経て、半導体装置１が製造される。
図１０Ａ～図１０Ｒの工程順は一例であり、前記工程順に限定されるものではない。たとえば、粗面化工程（図１０Ｍ参照）は、溝形成工程（図１０Ｋ参照）に先立って実施されてもよい。また、再配線層３３に対する粗面化工程およびポスト電極７０に対する粗面化工程（図１０Ｍ参照）は、異なるタイミングで実施されてもよい。
たとえば、再配線層３３に対する粗面化工程（図１０Ｍ参照）は、ボディ配線層５６の形成工程（図１０Ｅ参照）の後、ポスト電極７０の形成工程（図１０Ｉ参照）に先立って実施されてもよい。この場合、再配線層３３の第２配線面４２の全域が粗面化される。
そして、ポスト電極７０に対する粗面化工程（図１０Ｍ参照）は、ポスト電極７０の形成工程（図１０Ｉ参照）後の任意のタイミングで実施されてもよい。この場合、ポスト電極７０は、再配線層３３において粗面化された第２配線面４２の上に形成される。
成膜性を鑑みると、ポスト電極７０は、第２配線面４２において粗面化されていない領域（非粗面領域５２）に形成されることが好ましい。したがって、再配線層３３に対する粗面化工程およびポスト電極７０に対する粗面化工程は、同時に実施されることが好ましい。
以上、半導体装置１によれば、粗面化された第２配線面４２によって再配線層３３に対する封止樹脂層９３の密着力を高めることができる。また、半導体装置１によれば、粗面化された電極側面７３によってポスト電極７０に対する封止樹脂層９３の密着力を高めることができる。よって、封止樹脂層９３の剥離を抑制できる。
また、半導体装置１によれば、ポスト電極７０は、再配線層３３の第２配線面４２において非粗面領域５２の上に形成されている。これにより、再配線層３３に対するポスト電極７０の成膜性を高めながら、封止樹脂層９３の密着力を高めることができる。
また、半導体装置１によれば、封止樹脂層９３が、マトリックス樹脂９６および不均一な径をそれぞれ有する複数のフィラー９７を含む。複数のフィラー９７のうちの複数の大径フィラー９８は、複数の配線リセス４４外の領域および複数の電極リセス７４外の領域においてマトリックス樹脂９６と共に再配線層３３およびポスト電極７０を封止する。
また、複数のフィラー９７のうちの複数の小径フィラー９９は、マトリックス樹脂９６と共に複数の配線リセス４４および複数の電極リセス７４を埋める。これにより、再配線層３３およびポスト電極７０に対する封止樹脂層９３の密着力を適切に高めることができるから、封止樹脂層９３の剥離を適切に抑制できる。
とりわけ、複数の配線リセス４４が先太りリセス４５を含み、複数の電極リセス７４が先太りリセス７５を含む場合には、複数の配線リセス４４および複数の電極リセス７４に対する封止樹脂層９３のアンカー効果を高めることができる。
複数のフィラー９７が小径フィラー９９を含む場合には、小径フィラー９９によってマトリックス樹脂９６を先太りリセス４５および先太りリセス７５内に適切に導くことができる。これにより、複数の配線リセス４４および複数の電極リセス７４に対する封止樹脂層９３のアンカー効果を適切に高めることができる。
また、半導体装置１によれば、封止樹脂層９３が下地層３２に形成されたアンカーリセス６１に入り込んでいる。これにより、下地層３２に対する封止樹脂層９３の密着力を高めることができるから、封止樹脂層９３の剥離を抑制できる。
この場合、アンカーリセス６１の底壁は、隆起および／または沈下することによって凹凸状に形成されていることが好ましい。これにより、アンカーリセス６１の底壁に対する封止樹脂層９３の接触面積を増加させることができるから、下地層３２に対する封止樹脂層９３の密着力を適切に高めることができる。
また、半導体装置１によれば、アンカーリセス６１の底壁が、平面視において再配線層３３から露出する露出部６２、および、平面視において再配線層３３に重なる隠蔽部６３を含む。封止樹脂層９３は、再配線層３３の上からアンカーリセス６１に入り込み、再配線層３３の第１配線面４１および第２配線面４２を挟み込んでいる。これにより、アンカーリセス６１に対する封止樹脂層９３のアンカー効果を高めることができる。よって、封止樹脂層９３の剥離を適切に抑制できる。
また、半導体装置１によれば、封止樹脂層９３は、０μｍを超えて２μｍ以下の径を有する気泡（図示略）を含む。封止樹脂層９３内の気泡は、封止樹脂層９３の剥離起点になる可能性がある。したがって、気泡の径を２μｍ以下（好ましくは１μｍ以下）に制限することにより、下地層３２、再配線層３３およびポスト電極７０に対する封止樹脂層９３の接触面積を適切に増加させることができる。これにより、気泡を起点とする下地層３２、再配線層３３およびポスト電極７０からの封止樹脂層９３の剥離を適切に抑制できる。
図１１は、図５に対応する断面図であって、本発明の第２実施形態に係る半導体装置１２１の模式的な断面図である。図１１は、説明に必要な構成を模式的に示したものであり、半導体装置１２１の特定箇所の断面を示すものではない。以下では、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
半導体装置１は、ポスト電極７０を有している。これに対して、半導体装置１２１では、導電接合材１０１が、ポスト電極７０を介さずに再配線層３３に電気的に接続されている。以下、半導体装置１２１の構造について具体的に説明する。
図１１を参照して、封止樹脂層９３は、この形態では、複数の開口１２２を有している。複数の開口１２２は、対応する再配線層３３の電極接続部３７をそれぞれ露出させている。再配線層３３の第２配線面４２の全域は、この形態では、複数の配線リセス４４によって粗面化されている。したがって、電極接続部３７において開口１２２から露出する部分は、粗面領域５１からなる。むろん、電極接続部３７において開口１２２から露出する部分は、非粗面領域５２であってもよい。
デバイス本体２は、この形態では、複数の下地電極層１２３を含む。下地電極層１２３は、ＵＢＭ層とも称される。各下地電極層１２３は、対応する開口１２２内に形成されている。各下地電極層１２３は、対応する開口１２２内において再配線層３３に電気的に接続されている。各下地電極層１２３は、対応する開口１２２の内壁に沿って膜状に延び、樹脂主面９４の上に引き出されている。各下地電極層１２３は、対応する開口１２２内において凹状の空間を区画している。
各下地電極層１２３は、この形態では、複数の電極層が積層された積層構造を有している。複数の電極層は、この形態では、再配線層３３側からこの順に積層された第１電極層１２４および第２電極層１２５を含む。第１電極層１２４は、Ｔｉ（チタン）を主成分に含むＴｉ層を含んでいてもよい。第２電極層１２５は、Ｃｕ（銅）を主成分に含むＣｕ層を含んでいてもよい。
複数の導電接合材１０１は、１対１対応の関係で複数の下地電極層１２３にそれぞれ接続されている。複数の導電接合材１０１は、この形態では、実装基板等の接続対象に接続される外部端子としてそれぞれ機能する。各導電接合材１０１は、埋設部１２６および突出部１２７を含む。各導電接合材１０１の埋設部１２６は、対応する開口１２２内において下地電極層１２３によって区画された凹状の空間に位置している。各導電接合材１０１の突出部１２７は、樹脂主面９４の上において下地電極層１２３を被覆し、半球状に突出している。
以上、半導体装置１２１によれば、ポスト電極７０に係る効果を得ることはできないが、それ以外については、半導体装置１に対して述べた効果と同様の効果を奏することができる。
図１２は、図５に対応する断面図であって、本発明の第３実施形態に係る半導体装置１３１の模式的な断面図である。図１３は、図１２の領域XIIIの拡大図である。図１４は、図１３の領域XIVの拡大図である。半導体装置１３１において半導体装置１に対して述べた構造に対応した構造については同一の参照符号を付して説明を省略する。
図１２を参照して、半導体装置１３１は、半導体装置１と同様に、ＷＬ－ＣＳＰ（Wafer Level - Chip Size Package）がパッケージタイプとして適用された電子部品である。半導体装置１３１は、半導体装置１とは異なり、再配線層３３を有していない。半導体装置１３１は、再配線層３３に代えて、複数のＵＢＭ（Under Bump (Barrier) Metal）電極１３２を含む。複数のＵＢＭ電極１３２は、対応する電極パッド２４にそれぞれ接続されている。
各ＵＢＭ電極１３２は、具体的には、対応する第２パッド開口３５内において対応する電極パッド２４に接続されている。各ＵＢＭ電極１３２は、電極パッド２４および第２パッド開口３５の壁面に沿って膜状に形成され、電極パッド２４の上から下地層３２の上に引き出されている。
これにより、各ＵＢＭ電極１３２は、半導体層１２の第１主面１３に対向し、第２パッド開口３５に倣って半導体層１２側に窪んだ電極面１３３、および、下地層３２の上に位置する電極側面１３４を有している。電極側面１３４は、下地層３２に対してほぼ垂直に延びている。電極面１３３は、必ずしも半導体層１２側に窪んでいる必要はない。電極面１３３は、第１主面１３に対して平行に延びる平坦面を有していてもよい。各ＵＢＭ電極１３２の平面形状は任意であり、特定の形状に限定されない。
各ＵＢＭ電極１３２は、複数の電極層が積層された積層構造を有している。各ＵＢＭ電極１３２は、この形態では、配線電極２２側からこの順に積層された下地電極層１３５およびボディ電極層１３６を含む。下地電極層１３５は、Ｔｉ（チタン）を主成分に含むＴｉ層を含む。Ｔｉ層は、Ｔｉバリア層であってもよい。ボディ電極層１３６は、Ｃｕ（銅）を主成分に含むＣｕ層からなる。ボディ電極層１３６は、下地電極層１３５よりも外側に突出し、下地層３２との間で空間を区画していてもよい。
下地電極層１３５は、スパッタ法によって形成されてもよい。ボディ電極層１３６は、スパッタ法および／または銅めっき法によって形成されてもよい。各ＵＢＭ電極１３２は、下地電極層１３５を有さず、ボディ電極層１３６からなる単層構造を有していてもよい。
図１４を参照して、各ＵＢＭ電極１３２の電極側面１３４は、第１実施形態に係る電極側面７３と同様、複数の電極リセス７４を含み、複数の電極リセス７４によって粗面化されている。複数の電極リセス７４は、具体的には、電極側面１３４においてボディ電極層１３６に形成されている。複数の電極リセス７４は、下地電極層１３５から露出するボディ電極層１３６の下面に形成されていてもよい。各ＵＢＭ電極１３２の電極側面１３４は、第１実施形態に係る電極側面７３と同様、第２算術平均粗さＲａ２を有している。
複数の電極リセス７４は、複数のＵＢＭ電極１３２の電極側面１３４に対して粗面化工程を実施することによって形成されている。この工程では、銅に反応する粗化エッチング液を利用したウエットエッチング法によって、複数のＵＢＭ電極１３２の電極側面１３４が粗面化されている。粗化エッチング液は、硫酸および過酸化水素を含む水溶液であってもよい。
複数の電極リセス７４は、電極側面１３４からＵＢＭ電極１３２の内方に向かって不規則な形状でそれぞれ窪んでいる。これにより、電極側面１３４には、不規則な凹凸構造が形成されている。複数の電極リセス７４は、第１実施形態に係る電極リセス７４と同様に、１つまたは複数の先太りリセス７５を含んでいてもよい。また、複数の電極リセス７４は、第１実施形態に係る電極リセス７４と同様に、１つまたは複数の先細りリセス７８を含んでいてもよい。
前述の封止樹脂層９３は、この形態では、半導体層１２の第１主面１３の上において、下地層３２および複数のＵＢＭ電極１３２の電極側面１３４を被覆し、複数のＵＢＭ電極１３２の電極面１３３を露出させている。封止樹脂層９３は、複数のＵＢＭ電極１３２の電極側面１３４の全域を被覆していることが好ましい。
封止樹脂層９３の樹脂主面９４は、ＵＢＭ電極１３２の電極面１３３に対して面一に形成されていてもよい。封止樹脂層９３の樹脂主面９４は、ＵＢＭ電極１３２の電極面１３３に対して半導体層１２とは反対側に向けて突出していてもよい。むろん、封止樹脂層９３の樹脂主面９４は、ＵＢＭ電極１３２の電極面１３３に対して半導体層１２側に位置していてもよい。つまり、封止樹脂層９３は、複数のＵＢＭ電極１３２の電極側面１３４の一部を露出させていてもよい。
図１４を参照して、封止樹脂層９３は、マトリックス樹脂９６、および、マトリックス樹脂９６に添加（充填）された複数のフィラー９７を含む。複数のフィラー９７のうちの複数の大径フィラー９８は、複数の電極リセス７４外の領域においてマトリックス樹脂９６と共に複数のＵＢＭ電極１３２の電極側面１３４および下地層３２をそれぞれ封止している。複数の大径フィラー９８は、マトリックス樹脂９６と共に、ボディ電極層１３６および下地層３２の間に区画された空間を埋めていてもよい。
一方、複数のフィラー９７のうちの複数の小径フィラー９９（図１４では図示せず）は、複数の電極リセス７４に入り込んでいる。とりわけ、複数の小径フィラー９９のうちの１μｍ以下の径を有する複数の小径フィラー９９は、複数の電極リセス７４に入り込みやすい。複数の小径フィラー９９は、マトリックス樹脂９６と共に複数の電極リセス７４をそれぞれ埋めている。複数の小径フィラー９９は、マトリックス樹脂９６を複数の電極リセス７４内に導く。このようにして、複数のＵＢＭ電極１３２に対する封止樹脂層９３の密着力が高められている。複数の小径フィラー９９は、マトリックス樹脂９６と共に、ボディ電極層１３６および下地層３２の間に区画された空間を埋めていてもよい。
前述の複数の導電接合材１０１は、対応するＵＢＭ電極１３２の電極面１３３の上に１対１対応の関係でそれぞれ形成されている。複数の導電接合材１０１は、対応するＵＢＭ電極１３２を介して対応する電極パッド２４に接続されている。複数の導電接合材１０１は、封止樹脂層９３の樹脂主面９４から突出した半球状にそれぞれ形成されている。
以上、半導体装置１３１によれば、粗面化されたＵＢＭ電極１３２の電極側面１３４によってＵＢＭ電極１３２に対する封止樹脂層９３の密着力を高めることができる。
この形態では、複数のＵＢＭ電極１３２の電極側面１３４が粗面化されている例について説明した。しかし、複数のＵＢＭ電極１３２の電極面１３３も、電極側面１３４と同様に、複数の電極リセス７４を含み、複数の電極リセス７４によって粗面化されていてもよい。この場合、複数のＵＢＭ電極１３２の電極面１３３および電極側面１３４を同時に粗面化すればよい。複数のＵＢＭ電極１３２の電極面１３３は、第１実施形態に係る第２配線面４２と同様に、第１算術平均粗さＲａ１を有していてもよい。
本発明の実施形態は、他の形態で実施できる。
前述の第１実施形態では、複数の導電接合材１０１が、ポスト電極７０の第２電極面７２の上にそれぞれ形成された例を説明した。しかし、複数の導電接合材１０１は、取り除かれてもよい。
前述の第２実施形態では、下地電極層１２３が形成された例について説明した。しかし、下地電極層１２３は、取り除かれてもよい。この場合、複数の導電接合材１０１は、対応する開口１２２内において、再配線層３３に直接接続されてもよい。
前述の各実施形態では、半導体層１２の第１主面１３に周縁リセス１０２が形成された例を説明した。しかし、周縁リセス１０２は、取り除かれてもよい。この場合、デバイス側面５Ａ～５Ｄは、半導体層１２および封止樹脂層９３に加えて、主面絶縁層２１、保護絶縁層２３および下地層３２によって形成されてもよい。このような形態は、個片化工程（図１０Ｒ参照）において、溝１１５の幅を超える刃先を有する研削部材によって半導体層１２を切断することによって形成される。
前述の各実施形態では、粗面化された電極が樹脂によって被覆された例について説明した。粗面化された電極が樹脂によって被覆された形態は、半導体パッケージにも適用できる。半導体パッケージとして、ＴＯＰ（Transistor Outline Package）、ＳＯＰ（Small Outline Package）、ＱＦＮ（Quad For Non Lead Package）、ＤＦＰ（Dual Flat Package）、ＤＩＰ（Dual Inline Package）、ＱＦＰ（Quad Flat Package）、ＳＩＰ（Single Inline Package）、もしくは、ＳＯＪ（Small Outline J-leaded Package）、または、これらに類する種々のパッケージが適用されてもよい。
半導体パッケージは、リードフレーム、半導体チップ、接合材、導線およびモールド樹脂を含む。リードフレームは、パッケージの種類に応じて種々の形態に成形され、電気的に分離された複数の部分を含む。リードフレームの外面の一部または全域は、複数のリセスを含み、当該複数のリセスによって粗面化されている。
半導体チップは、リードフレームの任意の部分の上に配置されている。接合材は、金属接合材または絶縁接合材からなる。接合材は、リードフレームおよび半導体チップの間に介在し、半導体チップをリードフレームに接合している。導線は、たとえばボンディングワイヤからなり、半導体チップの任意の領域およびリードフレームの任意の部分に接続されている。
モールド樹脂は、半導体パッケージのパッケージ本体を形成する。モールド樹脂は、リードフレーム、半導体チップ、導線および接合材を封止し、リードフレームの任意の複数の部分を外部端子として露出させている。モールド樹脂は、リードフレームの外面に形成された複数のリセスを埋めている。
モールド樹脂は、具体的には、マトリックス樹脂、および、マトリックス樹脂に添加（充填）された複数のフィラーを含む。マトリックス樹脂は、エポキシ樹脂を含む。複数のフィラーは、絶縁体（たとえば酸化シリコン）を含み、不均一な径（サイズ）をそれぞれ有する粒子状または球体状に形成されている。複数のフィラーのうちの複数の大径フィラーは、複数のリセス外の領域においてマトリックス樹脂と共にリードフレーム、半導体チップ、導線および接合材をそれぞれ封止している。
一方、複数のフィラーのうちの複数の小径フィラーは、マトリックス樹脂と共にリードフレームの複数のリセスをそれぞれ埋めている。複数の小径フィラーは、マトリックス樹脂をリードフレームの複数のリセス内に導く。とりわけ、複数の小径フィラーのうちの１μｍ以下の径を有する複数の小径フィラーは、リードフレームの複数のリセスに入り込みやすい。このようにして、モールド樹脂がリードフレームの複数のリセスに噛み合い、リードフレームに対するモールド樹脂の密着力が高められている。
半導体パッケージの製造工程では、まず、リードフレームを用意する工程が実施される。次に、接合材を介して半導体チップをリードフレームの任意の部分の上に接合する工程が実施される。次に、半導体チップの任意の領域およびリードフレームの任意の部分に導線を接続する工程が実施される。次に、リードフレームの任意の複数の部分を外部端子として露出させるように、リードフレーム、半導体チップ、導線および接合材をモールド樹脂によって封止する工程が実施される。この工程の後、パッケージの種類に応じて、リードフレーム、半導体チップ、導線、接合材およびモールド樹脂を含む封止構造を切断し、半導体パッケージを切り出す工程が実施されてもよい。
リードフレームの粗面化工程は、モールド樹脂による封止工程の前に、任意のタイミングで実施できる。リードフレームの粗面化工程は、半導体チップをリードフレームに接合する工程の前に実施されてもよい。この場合、リードフレームの外面の一部が粗面化されてもよいし、リードフレームの外面の全域が粗面化されてもよい。リードフレームに対する粗化エッチング液は、リードフレームの材質に応じて選択される。モールド樹脂は、リードフレームの外面に形成された複数のリセスを埋めて、リードフレーム、半導体チップ、導線および接合材を封止する。これにより、リードフレームに対するモールド樹脂の密着力が高められる。
以下、この明細書および図面（特に図１２～図１４）から抽出される特徴の例を示す。以下の［Ａ１］～［Ａ９］は、ＵＢＭ（Under Bump (Barrier) Metal）電極に対する樹脂の密着力を高めることができる半導体装置を提供することを目的としている。
［Ａ１］主面を有する半導体層と、前記主面の上に形成された電極パッドと、前記主面を被覆し、前記電極パッドを露出させるパッド開口を有する下地層と、前記パッド開口内において前記電極パッドに接続され、前記下地層の上に引き出されたＵＢＭ電極であって、前記主面に対向する電極面、および、前記下地層の上に位置し、粗面化された電極側面を有するＵＢＭ電極と、前記下地層および前記ＵＢＭ電極の前記電極側面を被覆し、前記ＵＢＭ電極の前記電極面を露出させる樹脂と、を含む、半導体装置。
この半導体装置によれば、ＵＢＭ電極の粗面化された電極側面によってＵＢＭ電極に対する樹脂の密着力を高めることができる。
［Ａ２］前記電極面の上に形成された導電接合材をさらに含む、Ａ１に記載の半導体装置。
［Ａ３］前記ＵＢＭ電極は、銅を含む、Ａ１またはＡ２に記載の半導体装置。
［Ａ４］前記樹脂は、マトリックス樹脂、および、前記マトリックス樹脂に添加され、不均一な径をそれぞれ有する複数のフィラーを含む、Ａ１～Ａ３のいずれか一つに記載の半導体装置。
［Ａ５］前記ＵＢＭ電極の前記電極側面は、複数のリセスによって粗面化されており、前記樹脂は、複数の前記リセス外の領域において前記マトリックス樹脂と共に前記下地層および前記電極側面を被覆する複数の大径フィラー、ならびに、前記マトリックス樹脂と共に複数の前記リセスを埋める複数の小径フィラーを含む、Ａ４に記載の半導体装置。
［Ａ６］前記マトリックス樹脂は、エポキシ樹脂からなる、Ａ４またはＡ５に記載の半導体装置。
［Ａ７］前記ＵＢＭ電極は、前記電極パッドおよび前記パッド開口の内壁に沿って膜状に形成されている、Ａ１～Ａ６のいずれか一つに記載の半導体装置。
［Ａ８］前記下地層は、感光性樹脂からなる、Ａ１～Ａ７のいずれか一つに記載の半導体装置。
［Ａ９］チップサイズパッケージからなる、Ａ１～Ａ８のいずれか一つに記載の半導体装置。
この出願は、２０１８年１１月１５日に日本国特許庁に提出された特願２０１８－２１４８６７号に対応しており、この出願の全開示はここに引用により組み込まれる。本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
１ 半導体装置
１２ 半導体層
１３ 第１主面
２３ 保護絶縁層
２４ 電極パッド
３３ 再配線層
４１ 第１配線面
４２ 第２配線面
４４ 配線リセス
５１ 非粗面領域
５２ 粗面領域
７０ ポスト電極
７１ 第１電極面
７２ 第２電極面
７３ 電極側面
７４ 電極リセス
９３ 封止樹脂層
９４ 樹脂主面
９６ マトリックス樹脂
９７ フィラー
９８ 大径フィラー
９９ 小径フィラー
１００ 導電接合材
１２１ 半導体装置

Claims (22)

  1. 主面を有する半導体層と、
    前記主面の上に形成された電極パッドと、
    前記主面の上に形成され、前記電極パッドを露出させる開口を有し、前記電極パッドを被覆する下地層と、
    前記開口内において前記電極パッドに接続された第１配線面、および、前記第１配線面の反対側に位置し、粗面化された第２配線面を有し、前記開口から前記電極パッド外の領域に引き出されるように前記下地層の上に形成された再配線と、
    前記下地層のうち前記再配線から露出した露出部に形成されたリセスと、
    前記主面の上で前記第２配線面を被覆し、前記再配線を封止する樹脂と、を含み、
    前記再配線の前記第１配線面は、厚さ方向に前記リセスに間隔を空けて対向する部分を有している、半導体装置。
  2. 前記第２配線面に接続されたポスト電極をさらに含み、
    前記樹脂は、前記ポスト電極の一部を露出させるように、前記再配線および前記ポスト電極を封止している、請求項１に記載の半導体装置。
  3. 前記第２配線面は、粗面化された第１領域および前記第１領域に対して面粗さの小さい第２領域を含み、
    前記ポスト電極は、前記第２領域に接続されている、請求項２に記載の半導体装置。
  4. 前記ポスト電極は、前記第２配線面に接続された第１電極面、前記第１電極面の反対側に位置する第２電極面、ならびに、前記第１電極面および前記第２電極面を接続し、粗面化された電極側面を有しており、
    前記樹脂は、前記第２電極面を露出させ、前記電極側面を被覆するように前記ポスト電極を封止している、請求項２または３に記載の半導体装置。
  5. 前記第２配線面は、第１算術平均粗さを有しており、
    前記電極側面は、前記第１算術平均粗さ未満の第２算術平均粗さを有している、請求項４に記載の半導体装置。
  6. 前記第１算術平均粗さは、０．５μｍ以上２．０μｍ以下である、請求項５に記載の半導体装置。
  7. 前記第２算術平均粗さは、０μｍを超えて０．５μｍ未満である、請求項５または６に記載の半導体装置。
  8. 前記ポスト電極は、前記再配線の厚さを超える厚さを有している、請求項２～７のいずれか一項に記載の半導体装置。
  9. 前記ポスト電極は、前記第２配線面の法線方向に沿って延びる柱状に形成されている、請求項２～８のいずれか一項に記載の半導体装置。
  10. 前記ポスト電極は、前記再配線から前記半導体層とは反対方向に向けて先細り形状に形成されている、請求項２～９のいずれか一項に記載の半導体装置。
  11. 前記ポスト電極は、銅を含む、請求項２～１０のいずれか一項に記載の半導体装置。
  12. 前記ポスト電極に接続された導電接合材をさらに含む、請求項２～１１のいずれか一項に記載の半導体装置。
  13. 前記樹脂は、マトリックス樹脂、および、前記マトリックス樹脂に添加され、不均一な径をそれぞれ有する複数のフィラーを含む、請求項１～１２のいずれか一項に記載の半導体装置。
  14. 前記再配線の前記第２配線面は、複数の配線リセスによって粗面化されており、
    前記樹脂は、複数の前記配線リセス内に位置された複数の小径フィラーを含む、請求項１～１３のいずれか一項に記載の半導体装置。
  15. 前記再配線は、銅を含む、請求項１～１４のいずれか一項に記載の半導体装置。
  16. 前記再配線の前記第１配線面は、厚さ方向に前記リセスに間隔を空けて対向する周縁部を有している、請求項１～１５のいずれか一項に記載の半導体装置。
  17. 主面を有する半導体層と、
    前記主面の上に形成された電極パッドと、
    前記主面の上に形成され、前記電極パッドを露出させる開口を有し、前記電極パッドを被覆する下地層と、
    前記開口内において前記電極パッドに接続された第１配線面、および、前記第１配線面の反対側に位置する第２配線面を有し、前記開口から前記電極パッド外の領域に引き出されるように前記下地層の上に形成された再配線と、
    前記下地層のうち前記再配線から露出した露出部に形成されたリセスと、
    前記再配線の前記第２配線面に接続された第１電極面、前記第１電極面の反対側に位置する第２電極面、ならびに、前記第１電極面および前記第２電極面を接続し、粗面化された電極側面を有するポスト電極と、
    前記ポスト電極の前記第２電極面を露出させ、前記ポスト電極の前記電極側面を被覆するように、前記主面の上で前記再配線および前記ポスト電極を封止する樹脂と、を含み、
    前記再配線の前記第１配線面は、厚さ方向に前記リセスに間隔を空けて対向する部分を有している、半導体装置。
  18. 前記樹脂は、前記ポスト電極の前記第２電極面に連なる樹脂主面を有している、請求項１７に記載の半導体装置。
  19. 前記樹脂は、マトリックス樹脂、および、前記マトリックス樹脂に添加され、不均一な径をそれぞれ有する複数のフィラーを含む、請求項１７または１８に記載の半導体装置。
  20. 前記ポスト電極の前記電極側面は、複数の電極リセスによって粗面化されており、
    前記樹脂は、複数の前記電極リセス内に位置された複数の小径フィラーを含む、請求項１７～１９のいずれか一項に記載の半導体装置。
  21. 主面を有する半導体層と、
    前記主面の上に形成された電極パッドと、
    前記電極パッドに接続された第１配線面、および、前記第１配線面の反対側に位置し、
    複数の配線リセスによって粗面化された第２配線面を有し、前記電極パッド外の領域に引き出されるように前記主面の上に形成された再配線と、
    前記再配線を封止するように前記主面の上において前記第２配線面を被覆し、マトリックス樹脂、および、前記マトリックス樹脂に添加され、不均一な径をそれぞれ有する複数
    のフィラーを含む樹脂と、を含み、
    前記樹脂は、複数の前記配線リセス外の領域において前記マトリックス樹脂と共に前記再配線を封止する複数の大径フィラー、および、前記マトリックス樹脂と共に複数の前記配線リセスを埋める複数の小径フィラーを含む、半導体装置。
  22. 主面を有する半導体層と、
    前記主面の上に形成された電極パッドと、
    前記電極パッドに接続され、前記電極パッド外の領域に引き出されるように前記主面の上に形成された再配線と、
    前記再配線に接続された第１電極面、前記第１電極面の反対側に位置する第２電極面、ならびに、前記第１電極面および前記第２電極面を接続し、複数の電極リセスによって粗面化された電極側面を有するポスト電極と、
    前記主面の上において前記第２電極面を露出させ、前記電極側面を被覆するように前記再配線および前記ポスト電極を封止し、マトリックス樹脂、および、前記マトリックス樹脂に添加され、不均一な径をそれぞれ有する複数のフィラーを含む樹脂と、を含み、
    前記樹脂は、複数の前記電極リセス外の領域において前記マトリックス樹脂と共に前記再配線および前記ポスト電極を封止する複数の大径フィラー、および、前記マトリックス樹脂と共に複数の前記電極リセスを埋める複数の小径フィラーを含む、半導体装置。
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