JP7293120B2 - 表示パネル、表示装置及び検出方法 - Google Patents
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Description
本願は２０１８年４月２６日に提出された中国特許出願第２０１８１０３８５９９９．４号の優先権を主張し、ここで、上記中国特許出願に開示されている内容の全体を本願の一部として援用する。
本開示の実施例は表示パネル、表示装置及び検出方法に関する。
有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＯＬＥＤ）表示製品では、薄膜パッケージプロセス（ＴＦＥ）が広く使用されており、該パッケージプロセスに発生する可能性がある典型的なパッケージ不良はパッケージ漏れであり、それにより、有機発光材料が外部の水蒸気と接触し、有機発光材料の故障をもたらす。パッケージ漏れの根本的な原因は膜層にクラックが出現するため、パッケージ薄膜の割れをもたらすことである。
電気的検出段階では、わずかな膜層クラックが発生するが、パッケージ薄膜に明らかなクラックが生じない場合、表示パネルが点灯するときに表示不良が発生しない。しかし、長期間の使用又は高温信頼性試験の後、わずかな膜層クラックが成長して、劣化する可能性があり、それにより、有機発光材料の故障、さらに表示パネルの廃棄のリスクがある可能性があり、従って、電気的検出段階では、さらなる材料の浪費を回避するために、膜層クラックがある製品をタイムリに選び出す必要がある。
本開示の少なくとも１つの実施例は、表示領域及び前記表示領域を取り囲む周辺領域を備える表示パネルを提供し、前記表示領域にはアレイ状に配置された画素ユニットが設置され、前記画素ユニットは画素駆動回路を備え、前記周辺領域には、少なくとも１つの画素ユニットの画素駆動回路のリセット信号端子に接続されるクラック検出線が設置される。
たとえば、本開示の一実施例に係る表示パネルにおいて、前記画素駆動回路は、前記リセット信号端子を有するリセット回路と、前記リセット回路に接続される発光回路とを備え、前記リセット回路は、前記クラック検出線からクラック検出信号を受信して前記発光回路を発光させることができるように配置される。
たとえば、本開示の一実施例に係る表示パネルにおいて、前記画素駆動回路は、前記発光回路を駆動して発光させるための駆動電流を制御するように配置される駆動回路を更に備える。
たとえば、本開示の一実施例に係る表示パネルにおいて、前記クラック検出線が前記表示領域を取り囲んで設置される。
たとえば、本開示の一実施例に係る表示パネルにおいて、前記クラック検出線は蛇行配線部分を備える。
たとえば、本開示の一実施例に係る表示パネルにおいて、前記周辺領域の異なる領域には、異なる画素ユニットの画素駆動回路のリセット信号端子にそれぞれに接続される複数本の前記クラック検出線が設置される。
たとえば、本開示の一実施例に係る表示パネルにおいて、少なくとも１行の画素ユニットの画素駆動回路のリセット信号端子はいずれも、前記クラック検出線に接続される第１のリセット信号線に接続される。
たとえば、本開示の一実施例に係る表示パネルにおいて、前記クラック検出線は、前記表示領域を離れる第１の部分と前記表示領域に近い第２の部分とを備え、前記第１の部分と前記第２の部分が互いに平行し、前記第１のリセット信号線が前記クラック検出線の第２の部分に接続される。
たとえば、本開示の一実施例に係る表示パネルにおいて、前記表示領域では、前記クラック検出線に電気的に接続される前記少なくとも１行の画素ユニット以外に、各行の画素ユニットに対応して第２のリセット信号線が設置され、且つ前記第２のリセット信号線が本行の画素ユニットの画素駆動回路のリセット信号端子に接続される。
たとえば、本開示の一実施例に係る表示パネルにおいて、前記クラック検出線は前記周辺領域のボンディング領域側に設置されたクラック検出端子を備え、前記クラック検出端子はクラック検出信号を受信するように配置され、前記第１のリセット信号線は前記第２のリセット信号線よりも前記クラック検出端子に近い。
たとえば、本開示の一実施例に係る表示パネルは、前記第２のリセット信号線に接続されるリセット共通線を更に備える。
たとえば、本開示の一実施例に係る表示パネルにおいて、前記リセット共通線が前記クラック検出端子に接続される。
たとえば、本開示の一実施例に係る表示パネルにおいて、前記クラック検出線が前記画素駆動回路の駆動トランジスタのゲート金属層又はソース／ドレイン金属層に設置される。
本開示の少なくとも１つの実施例は、本開示の実施例に係る表示パネルを備える表示装置を更に提供する。
本開示の少なくとも１つの実施例は、本開示の実施例に係る表示パネル用の検出方法を更に提供し、前記クラック検出線を介して、前記少なくとも１つの画素ユニットの画素駆動回路のリセット信号端子にクラック検出信号を提供するステップと、前記表示パネルに表示過程で暗線が存在するか否かを観察するステップとを含む。
たとえば、本開示の一実施例に係る検出方法は、前記表示パネルが第１のリセット信号線を備える場合に、前記第１のリセット信号線に接続されない画素ユニットのリセット信号端子に前記クラック検出信号を提供するステップを更に含む。
たとえば、本開示の一実施例に係る検出方法は、前記画素駆動回路が前記リセット信号端子を有するリセット回路と、前記リセット回路に接続される発光回路とを備える場合に、リセット制御信号を提供して前記リセット回路をオンにし、前記リセット回路を介して前記発光回路に前記クラック検出信号を提供するステップを更に含む。
本開示の実施例の技術案をより明瞭に説明するために、以下では実施例の図面を簡単に説明し、明らかに、以下に記述される図面は本開示のいくつかの実施例のみに関するものであり、本開示を限定するものではない。
本開示の実施例の技術案をより明瞭に説明するために、以下では実施例の図面を簡単に説明し、明らかに、以下に記述される図面は本開示のいくつかの実施例のみに関するものであり、本開示を限定するものではない。
本開示の実施例の目的、技術案及び利点をより明瞭にするために、以下では本開示の実施例の図面を参照しながら、本開示の実施例の技術案を明瞭で、完全に説明する。勿論、説明される実施例は本開示の一部の実施例であり、全ての実施例ではない。説明される本開示の実施例に基づき、当業者が創造的な労働を必要とせずに得る全ての他の実施例は、いずれも本開示の保護範囲に属する。
さらに定義しない限り、本開示で使用されている技術用語又は科学用語は当業者が理解できる通常の意味を有する。本開示で使用されている「第１」、「第２」及び類似する用語は、順序、数量又は重要性を示すものではなく、単に異なる構成要素を区別するためのものである。同様に、「１つ」、「一」又は「該」等の類似する用語は、数量を限定するものではなく、少なくとも１つが存在することを意味する。「備える」又は「含む」等の類似する用語は、「備える」又は「含む」の前に記載される要素又は部材が、「備える」又は「含む」の後に挙げられる要素又は部材及びそれらと同等のものをカバーし、他の要素又は部材を排除しないことを意味する。「接続」又は「連結」等の類似する用語は、物理的又は機械的接続に限定されず、直接的又は間接的接続にかかわらず、電気的接続も含む。「上」、「下」、「左」、「右」等は、単に相対的な位置関係を示すために用いられ、説明される対象の絶対位置が変化すると、該相対的な位置関係も対応して変化する可能性がある。
図１に示すように、表示パネル１０において、表示領域１００及び表示領域１００を取り囲む周辺領域２００を備え、表示領域１００にはアレイ状に配置された画素ユニット１１０が設置され、周辺領域は、各種のリードの敷設、駆動チップのボンディング、及び表示パネルの密封の実現等に用いられる。画素ユニット１１０は画素駆動回路を備え、たとえば、図２に示される７Ｔ１Ｃ（すなわち７つのトランジスタＴ１～Ｔ７及び１つの蓄積コンデンサＣ１）の画素駆動回路のような各種の適切なタイプを使用することができる。
図１に示される表示パネル１０において、周辺領域２００には、表示パネル１０の一部のデータ線ＤＬに接続されるクラック検出線３００が設置される（図１では、２本のデータ線ＤＬがクラック検出線３００に接続されることのみが例示的に示される）。図２に示される画素駆動回路を例とし、表示駆動を行うときに、たとえば、データ書き込み段階では、データ書き込みトランジスタＴ２及びスイッチングトランジスタＴ３は、走査信号端子ＧＡＴＥが受信した走査信号に基づいてオンになり、データ信号Ｖｄａｔａはデータ線を介してデータ信号端子ＤＡＴＡから入力され、次にデータ書き込みトランジスタＴ２、第２のノードＮ２、駆動トランジスタＴ１、第３のノードＮ３及びスイッチングトランジスタＴ３を経て第１のノードＮ１に書き込まれて、蓄積コンデンサＣ１に蓄積され、且つこの段階では、発光制御トランジスタＴ５及びＴ６は、発光制御端子ＥＭ１及びＥＭ２が受信した発光制御信号に基づいてオフ状態にあり、それにより、発光素子Ｄ１の発光を回避する。発光段階では、発光制御トランジスタＴ５及びＴ６はオンになり、第１の電圧端子ＶＤＤから提供された第１の電圧Ｖｄｄが駆動トランジスタＴ１のソースに印加され、且つ駆動トランジスタＴ１はデータ信号Ｖｄａｔａに基づいて発光素子Ｄ１を駆動して対応する階調で表示させる。具体的には、第１の電圧端子ＶＤＤから第２の電圧端子ＶＳＳへ、且つ駆動トランジスタＴ１及び発光素子Ｄ１に流れる駆動電流はＩ＝Ｋ＊（Ｖｄａｔａ－Ｖｄｄ）２であり、ここでＫは定数値であり、これから分かるように、第１の電圧Ｖｄｄが変化しない場合に、駆動電流Ｉの大きさ（すなわち発光素子Ｄ１の輝度）がデータ信号Ｖｄａｔａに直接関連する。また、リセットトランジスタＴ５及びＴ７は、リセット端子ＲＳＴ１及びＲＳＴ２が受信したリセット制御信号に基づいて、リセット信号端子ＶＩＮＴから第１のノードＮ１及び第４のノードＮ４にリセット電圧をそれぞれ印加し、それにより画素駆動回路を初期化することができる。
図１に示すように、クラック検出を行うときに、クラック検出信号（たとえばデータ信号Ｖｄａｔａ）はクラック検出線３００の一端から入力され、クラック検出線３００を介して伝送されて該クラック検出線３００に接続されるデータ線ＤＬに到着し、それにより該データ線ＤＬに接続される画素ユニット１１０を駆動して発光させる。同時に、クラック検出線３００に接続されないデータ線ＤＬ（図示せず）も該クラック検出信号と同じデータ信号を受信し、それにより該データ線ＤＬに接続される画素ユニット１１０を駆動して発光させる。周辺領域２００に膜層クラックが発生し且つクラック検出線３００にクラックが発生すると、クラック検出線３００の抵抗が大きくなり、それによりクラック検出線３００に接続されるデータ線ＤＬ上のデータ信号Ｖｄａｔａの書き込みが不十分になり、たとえば、信号の書き込みがなく又はデータ信号の電圧振幅値が低下するため、クラック検出線３００に接続される２列の画素ユニット１１０は発光するときに他の列の画素ユニットに比べて、複数本の輝線又は暗線が発生し、それによりクラック検出を実現することができる。
しかしながら、表示製品が続々と更新されることに伴って、その解像度がますます高くなり、狭額縁に対する要求もますます高くなる。狭額縁の表示製品では、データ線ＤＬは片側スイッチしか使用できず、電気的検出段階ではクラック検出線をオフにすることができない。電気的検出のときに、表示パネルの全ての画素ユニットを点灯して検出する必要があり、クラック検出線自体に電圧降下（ＩＲ Ｄｒｏｐ）があるため、クラック検出線に接続される画素ユニットは低階調点灯のときにクラック検出輝線（又は暗線）（ＰＣＤ－Ｘ－Ｌｉｎｅ）が発生しやすい。図３に示すように、該クラック検出輝線（又は暗線）は表示不良と見なされ、それにより誤検出が発生する。また、複数の表示パネルに対してクラック検出試験を行い、結果が表１に示され、クラック評価を行うときに、パッケージ漏れのリスクが存在している表示パネルのクラック検出線の抵抗変化量Ｒｓは１０ＫΩレベルであるが、１０ＫΩレベルの抵抗変化量による電流差異が人間の目で識別可能な輝度の差異に達することができず、たとえば、表１における番号３、４、５の表示パネルに示すように、クラックが存在するが検出されず、検出の漏れをもたらし、後続のプロセス段階に影響を及ぼす。たとえば、表１における番号６、７の表示パネルに示すように、クラック検出線の抵抗変化量Ｒｓが１ＭΩレベルに達するときに、クラックを正常に検出できる。
本開示の少なくとも１つの実施例は、表示領域及び表示領域を取り囲む周辺領域を備える表示パネルを提供し、表示領域にはアレイ状に配置された画素ユニットが設置され、画素ユニットは画素駆動回路を備え、周辺領域には、少なくとも１つの画素ユニットの画素駆動回路のリセット信号端子に接続されるクラック検出線が設置される。
本開示の少なくとも１つの実施例は、上記表示パネルに対応する表示装置及び検出方法を更に提供する。
本開示の少なくとも１つの実施例に係る表示パネル、表示装置及び検出方法は、電気的検出段階ではクラック検出線上の電圧降下による輝度への影響を低減させることができるとともに、周辺領域のクラックの検出率を向上させることができる。
以下、図面を参照しながら本開示の実施例及びその例を詳細に説明する。
本開示の少なくとも１つの実施例は表示パネル１０を提供し、図４に示すように、該表示パネル１０は、表示領域１００及び表示領域１００を取り囲む周辺領域２００を備え、表示領域１００にはアレイ状に配置された画素ユニット１１０が設置され、周辺領域は各種のリードの敷設、駆動チップのボンディング、及び表示パネルの密封の実現等に用いられる。なお、図４では、一部の画素ユニット１１０のみが例示的に示され、図面における画素ユニットは、水平方向に行に配置され、垂直方向に列に配置される。たとえば、表示パネル１０側に位置する周辺領域２００は、ボンディング領域２１０を更に備え、該ボンディング領域２１０は、たとえば、フレキシブル回路基板のパッドのボンディングに用いることができ、以下の各実施例はいずれもこれと同じであり、繰り返し説明しない。
たとえば、図５に示すように、該表示パネル１０において、画素ユニット１１０は画素駆動回路（図示せず）を備え、たとえば、画素駆動回路は図１１又は図１２に示される画素駆動回路を使用することができ、本開示の実施例はそれを含むが、それに限定されず、発光素子Ｄ１に駆動電流を提供できる限り、画素駆動回路は他の形態の回路構造を使用してもよい。たとえば、周辺領域２００には、少なくとも１つの画素ユニット１１０の画素駆動回路のリセット信号端子ＶＩＮＴに接続されるクラック検出線３００が設置される。
たとえば、一例では、クラック検出線３００は第１のリセット信号線４００を介して画素ユニット１１０に接続される。本開示のいくつかの実施例に係る表示パネル１０において、たとえば、各行の画素ユニット１１０に対応していずれも１本のリセット信号線が設置されてもよく、該リセット信号線が該行の画素ユニット１１０の画素駆動回路のリセット信号端子ＶＩＮＴに接続される。下記説明において、クラック検出線３００に接続されるリセット信号線を第１のリセット信号線４００と呼び、第１のリセット信号線４００以外の他のリセット信号線を第２のリセット信号線５００と呼び、以下の各実施例はこれと同じであり、繰り返し説明しない。
たとえば、図５に示される表示パネル１０において、クラック検出線３００のボンディング領域２１０に近い側にクラック検出端子ＰＣＤが設置され、クラック検出端子ＰＣＤによりクラック検出線３００にクラック検出信号が印加される。たとえば、第１のリセット信号線４００が表示パネル１０のクラック検出端子ＰＣＤを離れる側に設置されてもよく、クラック検出信号がクラック検出線３００を介して画素ユニット１１０に到着する前に、より多くの周辺領域２００を通過することができ、それによりクラック検出線３００はより多くの周辺領域２００に存在するクラックを検出することができる。
本開示のいくつかの実施例に係る表示パネル１０において、表示パネル１０の周辺領域２００には、画素ユニット１１０の画素駆動回路のリセット信号端子ＶＩＮＴに接続されるクラック検出線３００を設置することにより、画素駆動回路のリセット信号端子ＶＩＮＴを介して発光素子Ｄ１（図１１の矢印付きの破線で示される）の一端にクラック検出信号を印加することができ、それにより発光素子Ｄ１を駆動することができる。
上記方式によって、たとえば、電気的検出段階では、リセット信号端子ＶＩＮＴに印加されるクラック検出信号はリセット信号Ｖｉｎｔであってもよく、該リセット信号Ｖｉｎｔはリセット段階のみで画素駆動回路を初期化し、上記から明らかなように、発光素子Ｄ１の最終駆動電流Ｉの大きさがデータ信号Ｖｄａｔａに関連し、従って、電気的検出段階では、クラック検出線３００上の電圧降下による発光素子Ｄ１の輝度への影響を回避することができ、それによりクラック検出線３００による誤検出率を低減させることができる。また、上記方式によって、たとえば、クラック検出を行うときに、リセット信号端子ＶＩＮＴに印加されるクラック検出信号は発光素子Ｄ１を直接点灯することができ（たとえば、この時に駆動トランジスタＴ１をオフに保持させる）、クラック評価を行うときに、パッケージ漏れのリスクが存在している表示パネルのクラック検出線の抵抗変化量Ｒｓが１０ＫΩレベルであり、１０ＫΩレベルの抵抗変化量Ｒｓが発光素子Ｄ１に流れる駆動電流Ｉを正常な状況に対して著しく変化させることができ、それにより、クラック検出線３００にクラックが存在するか否かを検出することができ、すなわち、周辺領域のクラックの検出率を向上させることができる。
なお、本開示のいくつかの実施例では、電気的検出段階でクラック検出を行うことができ、たとえば、他のタイプの検出がすべて完了した後にクラック検出を行ってもよく、または他のタイプの検出に割り込んで行ってもよく、本開示の実施例はこれを限定しない。
たとえば、本開示のいくつかの実施例に係る表示パネル１０において、画素駆動回路は図１１又は図１２に示される画素駆動回路を使用することができ、たとえば、該画素駆動回路は、リセット信号端子ＶＩＮＴを有するリセット回路１２０とリセット回路１２０に接続された発光回路１３０とを備え、リセット回路１２０はクラック検出線３００からクラック検出信号を受信して発光回路１３０を発光させることができるように配置される。たとえば、クラック検出を行うときに、駆動回路１４０をオフに制御し且つリセット回路１２０をオンに制御し、それによりリセット信号端子ＶＩＮＴに印加されたクラック検出信号は発光回路１３０を直接駆動して発光させることができ、このため、発光回路１３０の輝度に基づいてクラック検出線３００にクラック等の不良が存在するか否か、すなわち、表示パネル１０の周辺領域２００にクラック等の不良が存在するか否かを判断することができる。
たとえば、図１１及び図１２に示すように、リセット回路１２０は第７のトランジスタＴ７及び第７のトランジスタＴ７の一極に接続されるリセット信号端子ＶＩＮＴとして実装することができ、発光回路１３０は発光素子Ｄ１として実装することができる。なお、発光素子Ｄ１は有機発光ダイオード（ＯＬＥＤ）又は量子ドット発光ダイオード（ＰＬＥＤ）を使用することができ、且つ該ＯＬＥＤは様々なタイプ（ボトムエミッション型、トップエミッション型等）であってもよく、需要に応じて赤光、緑光、青光等を発光することができ、本開示の実施例はそれを含むが、それに限定されない。
たとえば、図１１及び図１２に示すように、画素駆動回路は、発光回路１３０を駆動して発光させるための駆動電流Ｉを制御するように配置される駆動回路１４０を更に備える。たとえば、電気的検出を行うときに、駆動回路１４０をオンに制御し、駆動回路１４０はデータ信号Ｖｄａｔａの大きさに基づいて発光回路１３０を駆動して発光させることができ、たとえば、それぞれ低階調と高階調の点灯テストを行う。クラック検出を行うときに、駆動回路１４０をオフに制御し、それにより、駆動回路１４０からの駆動電流がなくなり、対応してクラック検出信号が直接的にリセット回路１２０を介して発光回路１３０を駆動して発光させることができる。たとえば、図１１及び図１２に示すように、駆動回路１４０は第１のトランジスタＴ１として実装することができる。
たとえば、図１１及び図１２に示される画素駆動回路では、第２のトランジスタＴ２、第３のトランジスタＴ３、第４のトランジスタＴ４、第５のトランジスタＴ５、第６のトランジスタＴ６、及び蓄積コンデンサＣ１を更に備えてもよい。第２のトランジスタＴ２のゲートが走査信号端子ＧＡＴＥに接続されてゲート走査信号を受信し、第３のトランジスタＴ３のゲートがゲート走査信号端子ＧＡＴＥに接続されてゲート走査信号を受信し、第４のトランジスタＴ４のゲートが第１のリセット端子ＲＳＴ１に接続されて第１のリセット制御信号を受信し、第５のトランジスタＴ５のゲートが第１の発光制御端子ＥＭ１に接続されて第１の発光制御信号を受信し、第６のトランジスタＴ６のゲートが第２の発光制御端子ＥＭ２に接続されて第２の発光制御信号を受信し、蓄積コンデンサＣ１がデータ信号Ｖｄａｔａ及び第１のトランジスタＴ１の閾値電圧Ｖｔｈを蓄積するように配置される。なお、図１１及び図１２に示される第１のノードＮ１、第２のノードＮ２、第３のノードＮ３及び第４のノードＮ４は実際に存在する部材を表すものではなく、回路図の関連する電気的接続の接合点を表す。
たとえば、初期化段階では、第１のリセット端子ＲＳＴ１が第１のリセット制御信号を受信して、第４のトランジスタＴ４をオンに制御し、それにより第１のノードＮ１すなわち第１のトランジスタＴ１のゲートを初期化することができる。データ書き込み段階では、走査信号端子ＧＡＴＥがゲート走査信号を受信して、第２のトランジスタＴ２及び第３のトランジスタＴ３をオンに制御し、それにより第２のトランジスタＴ２、第１のトランジスタＴ１及び第３のトランジスタＴ３を介して第１のノードＮ１にデータ信号Ｖｄａｔａを書き込み、且つ蓄積コンデンサＣ１に蓄積することができる。リセット段階では、第２のリセット端子ＲＳＴ２が第２のリセット制御信号を受信して、第７のトランジスタＴ７をオンに制御し、それにより第４のノードＮ４（すなわち発光素子Ｄ１の陽極端子又は陰極端子）をリセットすることができる。発光段階では、第１の発光制御端子ＥＭ１が第１の発光制御信号を受信して、第５のトランジスタＴ５をオンに制御し、第２の発光制御端子ＥＭ２が第２の発光制御信号を受信して、第６のトランジスタＴ６をオンに制御し、それにより発光素子Ｄ１を駆動して発光させることができる。
また、図１１に示される画素駆動回路はいずれもＰ型トランジスタを使用し、発光素子Ｄ１は駆動トランジスタＴ１の電流出力端子と第２の電圧端子ＶＳＳ（たとえば、低電圧端子）との間に位置し、リセット回路１２０は発光素子Ｄ１の陽極端子に接続され、図１２に示される画素駆動回路はいずれもＮ型トランジスタを使用し、発光素子Ｄ１は駆動トランジスタＴ１の電流入力端子と第１の電圧端子ＶＤＤ（たとえば、高電圧端子）との間に位置し、リセット回路１２０は発光素子Ｄ１の陰極端子に接続される。
本開示の実施例の表示パネルの画素ユニットは、図１１及び図１２に示される画素駆動回路を含むが、それに限定されず、たとえば画素駆動回路は、Ｐ型トランジスタとＮ型トランジスタを組み合わせて使用してもよく、補償回路等を含んでも含まなくてもよく、それはリセット信号端子を有するリセット回路とリセット回路に接続される発光回路とを備え、該リセット回路が発光回路の一方の極に電気的に接続され、発光回路の他方の極が電圧端子に接続され、従って、該リセット回路は、たとえばクラック検出線からクラック検出信号を受信して該発光回路を発光させることができ、それによりクラック検出を行うことができる。
本開示の実施例に係る表示パネル１０において、クラック検出線３００は少なくとも部分的に表示領域１００を取り囲んで設置され、たとえば基本的に表示領域１００を完全に取り囲んで設置される。
たとえば、一例では、図６に示すように、表示パネル１０の周辺領域２００には、表示領域１００の左右両側にそれぞれ２回巻き付けられる１本のクラック検出線３００が設置されてもよい。たとえば、クラック検出線３００のボンディング領域２１０に近い側にクラック検出端子ＰＣＤが設置され、クラック検出端子ＰＣＤを介してクラック検出信号を印加することができる。たとえば、図６に示される例では、第１のリセット信号線４００が表示パネル１０のクラック検出端子ＰＣＤに近い側に設置されてもよく、クラック検出信号がクラック検出線３００を介して画素ユニット１１０に到着する前に、より多くの周辺領域２００を通過することができ、それによりクラック検出線３００はより多くの周辺領域２００に存在する可能性があるクラックを検出することができ、従って、周辺領域のクラックの検出率を向上させることができる。
たとえば、別の例では、図７に示すように、表示パネル１０の周辺領域２００には、２本のクラック検出線３００が設置されてもよく、該２本のクラック検出線３００は表示パネル１０側に交差するが絶縁し、それにより各本のクラック検出線３００はいずれも表示パネル１０を一周取り囲むことができる。同様に、図７に示される例では、第１のリセット信号線４００が表示パネル１０のクラック検出端子ＰＣＤに近い側に設置されてもよく、クラック検出信号がクラック検出線３００を介して画素ユニット１１０に到着する前に、より多くの周辺領域２００を通過することができ、それによりクラック検出線３００はより多くの周辺領域２００に存在する可能性があるクラックを検出することができ、従って、周辺領域のクラックの検出率を向上させることができる。
たとえば、別の例では、図８に示すように、本開示の実施例に係る表示パネル１０において、クラック検出線３００は蛇行配線部分３１０を更に備えてもよく、該蛇行配線部分３１０は、たとえばＳ字状、Ｚ字状又は弓字状等である。たとえば、図８に示される例では、クラック検出線３００の左右両側にそれぞれ１つの蛇行配線部分３１０を備え、本開示の実施例はそれを含むが、それに限定されない。たとえば、クラック検出線３００はより多くの蛇行配線部分３１０を備えてもよく、本開示はこれを限定しない。
本開示のいくつかの実施例に係る表示パネル１０において、蛇行配線部分３１０を設置することにより、クラック検出線３００が設置されるときにより多くの周辺領域２００を通過することができ、それによりクラック検出線３００はより多くの周辺領域２００に存在する可能性があるクラックを検出することができ、従って、周辺領域のクラックの検出率を向上させることができる。
たとえば、本開示のいくつかの実施例に係る表示パネル１０において、周辺領域２００の異なる領域には、異なる画素ユニット１１０の画素駆動回路のリセット信号端子ＶＩＮＴにそれぞれに接続される複数本のクラック検出線３００が設置される。たとえば、図９に示される例では、周辺領域２００の左右両側にそれぞれ１本のクラック検出線３００が設置され、且つこの２本のクラック検出線３００が異なる画素ユニットの画素駆動回路のリセット信号端子ＶＩＮＴにそれぞれに接続され、たとえば、異なる行の画素ユニットの画素駆動回路のリセット信号端子ＶＩＮＴにそれぞれに接続され、すなわち、この２本のクラック検出線３００が異なる第１のリセット信号線４００にそれぞれに接続される。たとえば、左側のクラック検出線３００にクラックが存在する場合、クラック検出を行うときに、左側のクラック検出線３００に接続される画素ユニットは、第２のリセット信号線５００に接続される他の画素ユニットに比べて暗線として表示され（下記を参照）、同様に、右側のクラック検出線３００にクラックが存在する場合、クラック検出を行うときに、右側のクラック検出線３００に接続される画素ユニットは、第２のリセット信号線５００に接続される他の画素ユニットに比べて暗線として表示され、それにより領域別のクラック検出を実現することができる。
本開示のいくつかの実施例に係る表示パネル１０において、周辺領域２００の異なる領域に複数本のクラック検出線３００を設置することにより、該複数本のクラック検出線３００はそれぞれ周辺領域２００の異なる領域にクラックが存在するか否かを検出することができ、それによりクラックが存在する場合にクラックが位置する領域を迅速に位置決めすることができる。
本開示のいくつかの実施例に係る表示パネル１０において、少なくとも１行の画素ユニット１１０の画素駆動回路のリセット信号端子ＶＩＮＴがいずれも第１のリセット信号線４００に接続され、第１のリセット信号線４００がクラック検出線３００に直接接続され、クラック検出信号がクラック検出線３００を介して第１のリセット信号線４００に印加され、そのため、第１のリセット信号線４００の電圧がクラック検出線３００の影響を受ける。たとえば、図１０に示される例では、３本の第１のリセット信号線４００が設置され、各本のリセット信号線４００がいずれも該行の画素ユニット１１０の画素駆動回路のリセット信号端子ＶＩＮＴに接続される（明瞭に示すために、図１０に画素ユニット１１０を図示しない）。たとえば、この３本の第１のリセット信号線４００が隣接して設置されてもよく、すなわち、この３本の第１のリセット信号線４００がそれぞれ隣接する行の画素ユニット１１０に接続され、たとえば、隣接する行の画素ユニット１１０の緑のサブ画素ユニットに接続され、本開示の実施例はそれを含むが、それに限定されず、たとえば、隣接する行の画素ユニット１１０の赤のサブ画素ユニット又は青のサブ画素ユニット等の他色のサブ画素ユニットに接続されてもよい。
本開示のいくつかの実施例に係る表示パネル１０において、第１のリセット信号線４００が少なくとも１行における画素ユニット１１０に接続され、且つ第１のリセット信号線４００がクラック検出線３００に接続され、このような方式によって、クラック検出線３００にクラックが発生する場合、クラック検出線３００に接続される画素ユニット１１０に発光時に１本の暗線を形成することができ、それにより、直接観察する方式で該表示パネル１０にクラックが存在するか否かを検出することができる。また、複数本の第１のリセット信号線４００が設置され、且つ該複数本の第１のリセット信号線４００がそれぞれ隣接する行の画素ユニット１１０に接続されることにより、クラック検出線３００にクラックが発生する場合、クラック検出線３００に接続される複数の隣接する行の画素ユニット１１０に発光時に隣接する複数本の暗線を形成することができ、それにより、表示パネルに表示過程で暗線が存在するか否かを観察するときに効率を向上させることができる。
本開示のいくつかの実施例に係る表示パネル１０において、たとえば、図６、７、８、９及び１０に示される例では、第１のリセット信号線４００がクラック検出線３００の表示領域１００に近い部分に接続され、たとえば表示領域１００に最も近い部分に接続される。たとえば、図１０に示される表示パネル１０において、クラック検出線３００が表示領域１００の左右両側にそれぞれ２回巻き付けられ、その場合にクラック検出線３００は、表示領域を離れる外側の第１の部分（３０１）及び表示領域１００に近い内側の第２の部分３０２を備え（図７を参照）、該第１の部分３０１と第２の部分３０２が互いに平行し、第１のリセット信号線４００がクラック検出線３００の表示領域１００に近い第２の部分に接続される。第１のリセット信号線４００をクラック検出線３００に接続するときに穴を開ける必要がある可能性があるため、クラック検出線３００の表示領域１００を離れる第１の部分は表示パネル１０のエッジに近く、第１のリセット信号線４００がクラック検出線３００の表示領域１００を離れる第１の部分に接続される場合、接続位置にクラックが発生しやすく、それにより、表示パネル１０の歩留まりに影響を与え、従って、第１のリセット信号線４００がクラック検出線３００の表示領域１００に近い第２の部分に接続されることにより、両者間の接続品質を改善して、検出正確性を向上させることができる。
本開示のいくつかの実施例に係る表示パネル１０において、図１０に示すように、クラック検出線３００に電気的に接続される少なくとも１行の画素ユニット以外に、各行の画素ユニットに対応して第２のリセット信号線５００が設置され、第２のリセット信号線５００がリセット信号Ｖｉｎｔを受信し、且つ第２のリセット信号線５００が本行の画素ユニット１１０の画素駆動回路のリセット信号端子ＶＩＮＴに接続され、動作を表示するときに画素駆動回路の発光素子をリセットすること、及びクラック検出を行うときに、それに接続される画素駆動回路のリセット信号端子にクラック検出信号と同じ電圧信号を印加して、その中の発光素子を駆動して発光させることに用いられる。
本開示のいくつかの実施例に係る表示パネル１０において、図１０に示すように、第２のリセット信号線５００に接続され、クラック検出端子ＰＣＤに接続されるリセット共通線６００を更に備えてもよい。このような方式によって、クラック検出端子ＰＣＤを介してクラック検出線３００にクラック検出信号を印加するときに、リセット共通線６００及び第２のリセット信号線５００を介して該クラック検出信号を第２のリセット信号線５００に接続される画素ユニット１１０に伝送することができる。
たとえば、図１０に示すように、クラック検出線３００は、周辺領域２００のボンディング領域２１０側に設置されたクラック検出端子ＰＣＤを備え、クラック検出端子ＰＣＤがクラック検出信号を受信するように配置され、第１のリセット信号線４００が第２のリセット信号線５００よりもクラック検出端子ＰＣＤに近く、たとえばプローブがクラック検出端子ＰＣＤに接触する方式でクラック検出信号を印加することができる。このような方式によって、クラック検出信号がクラック検出線３００を介して画素ユニット１１０に到着する前に、より多くの周辺領域２００を通過することができ、それによりクラック検出線３００はより多くの周辺領域２００に存在する可能性があるクラックを検出することができ、従って、周辺領域のクラックの検出率を向上させることができる。
別の例では、リセット共通線６００が第２のリセット信号線５００に接続されるが、クラック検出端子ＰＣＤに接続されず、単独に設置された共通電圧信号端子（図示せず）に接続される。クラック検出を行うときに、クラック検出端子ＰＣＤが印加したクラック検出信号と該共通電圧信号端子が印加した信号とは同じである。
本開示のいくつかの実施例に係る表示パネル１０において、クラック検出線３００が表示パネルの回路構造層のある金属層に設置され、たとえば画素駆動回路の駆動トランジスタのゲート金属層（すなわち、ゲートが位置する金属パターン層）又はソース／ドレイン金属層（すなわち、ソース／ドレインが位置する金属パターン層）等に設置され、すなわち、駆動トランジスタのゲート又はソース／ドレインと同一の金属薄膜及び同一のパターニングプロセスによって形成され、たとえば、クラック検出線３００の材料は、金属Ｍｏ又はＭｏ合金、金属アルミニウム又はアルミニウム合金等の金属を使用することができる。本開示の実施例は上記層に形成され又は上記材料で形成されることに限定されない。
以下、図１０に示される表示パネル１０を例とし、図１１に示される画素駆動回路を参照してクラック検出の作動過程を説明する。
電気的検出段階では、表示パネル１０の画素ユニット１１０を全て点灯してテストする必要があり、たとえば、それぞれ低階調と高階調のデータ信号Ｖｄａｔａの駆動で点灯テストを行う。たとえば、リセット段階では、クラック検出端子ＰＣＤを介してリセット信号Ｖｉｎｔを印加し、該リセット信号Ｖｉｎｔがクラック検出線３００及びリセット共通線６００を介してそれぞれ第１のリセット信号線４００及び第２のリセット信号線５００に伝送され、次に第１のリセット信号線４００及び第２のリセット信号線５００を介して対応する行の画素ユニット１１０に伝送される。各画素ユニット１１０の画素駆動回路において、たとえば、図１１に示すように、リセット信号Ｖｉｎｔがリセット信号端子ＶＩＮＴを介して画素駆動回路に印加され、それにより対応するリセット操作を完了する。たとえば、データ書き込み段階では、データ信号Ｖｄａｔａがデータ信号端子ＤＡＴＡから入力され、第２のトランジスタＴ２、駆動トランジスタＴ１及びスイッチングトランジスタＴ３を経て第１のノードＮ１に書き込まれ、且つ蓄積コンデンサＣ１に蓄積され、発光段階では、第１の電圧端子ＶＤＤから提供された第１の電圧Ｖｄｄが駆動トランジスタＴ１のソースに印加され、且つ駆動トランジスタＴ１はデータ信号Ｖｄａｔａに基づいて発光素子Ｄ１を駆動して対応する階調で表示させる。具体的には、第１の電圧端子ＶＤＤから第２の電圧端子ＶＳＳへ、且つ駆動トランジスタＴ１及び発光素子Ｄ１に流れる駆動電流はＩ＝Ｋ＊（Ｖｄａｔａ－Ｖｄｄ）２であり、Ｋが定数値であり、第１の電圧Ｖｄｄが変化しない場合に、駆動電流Ｉの大きさがデータ信号Ｖｄａｔａに直接関連する。
電気的検出段階では、リセット信号Ｖｉｎｔがリセット段階のみで画素駆動回路を初期化し、上記から明らかなように、発光素子Ｄ１の最終駆動電流Ｉの大きさがデータ信号Ｖｄａｔａに関連するので、電気的検出段階ではクラック検出線３００上の電圧降下による発光素子Ｄ１の輝度への影響を回避することができ、それによりクラック検出線による誤検出率を低減させることができる。たとえば、図１４に示されるシミュレーション結果図において、横軸が時間を表し、縦軸が発光素子Ｄ１に流れる駆動電流Ｉを表し、図中の実線が低階調のデータ信号Ｖｄａｔａの駆動で、且つクラック検出線３００の抵抗変化量Ｒｓが１Ω及び１ＭΩである場合の駆動電流Ｉを表し、図中の破線が高階調のデータ信号Ｖｄａｔａの駆動で、且つクラック検出線３００の抵抗変化量Ｒｓが１Ω及び１ＭΩである場合の駆動電流Ｉを表す。図１４から分かるように、低階調または高階調のデータ信号Ｖｄａｔａの駆動にかかわらず、クラック検出線３００に電圧降下又はクラックが存在することにより抵抗変化量Ｒｓが１ＭΩになる場合でも、発光素子Ｄ１に流れる駆動電流Ｉの変化が１ｎＡより小さい、すなわち、発光素子Ｄ１の輝度がほとんど影響を受けず、それによりクラック検出線による誤検出率を低減させることができる。
クラック検出を行うときに、クラック検出端子ＰＣＤを介してクラック検出信号を印加し、該クラック検出信号がクラック検出線３００及びリセット共通線６００を介してそれぞれ第１のリセット信号線４００及び第２のリセット信号線５００に伝送され、次に第１のリセット信号線４００及び第２のリセット信号線５００を介して対応する行の画素ユニット１１０に伝送される。各画素ユニット１１０の画素駆動回路において、たとえば、図１１に示すように、駆動回路１４０をオフにし、リセット回路１２０をオンにし、且つ該実施例では、クラック検出信号が高レベル信号（第２の電圧端子ＶＳＳより高い）であり、発光回路１３０の両端に順方向電圧差が生じ、それによりリセット信号端子ＶＩＮＴに印加されたクラック検出信号が発光回路１３０を直接駆動して発光させることができ、このため、発光回路１３０の輝度に基づいてクラック検出線３００にクラックが存在するか否か、すなわち表示パネル１０の周辺領域２００にクラックが存在するか否かを判断することができる。たとえば、該高レベル信号は、発光素子Ｄ１に１２７階調（階調範囲が０～２５５）の光を発光させる電圧信号として選択されてもよい。たとえば、図１５に示されるシミュレーション結果図において、横軸が時間を表し、縦軸が発光素子Ｄ１に流れる駆動電流Ｉを表し、図１５はクラック検出線３００の抵抗変化量Ｒｓがそれぞれ１Ω、１０ＫΩ及び５０ＫΩである場合の駆動電流Ｉを示す。図１５から分かるように、クラック検出線３００の抵抗変化量Ｒｓが１Ωから１０ＫΩに変化し又は５０ＫΩに変化した場合、駆動電流Ｉが著しく変化し、変化したレベルが１μＡであり、該駆動電流Ｉの変化により発光素子Ｄ１の輝度が著しく変化し、それにより第１のリセット信号線４００に接続される画素ユニット行が第２のリセット信号線５００に接続される他の画素ユニット行に比べて、たとえば、暗線として表示され、クラック検出を完了することができる。
たとえば、一例では、クラック検出を行うときに、リセット信号端子ＶＩＮＴに印加されたクラック検出信号の電位が４．５Ｖであり、走査信号端子ＧＡＴＥ、第１のリセット端子ＲＳＴ１、第２のリセット端子ＲＳＴ２、第１の発光制御端子ＥＭ１及び第２の発光制御端子ＥＭ２に印加された電位がいずれも－７Ｖであり、第１の電圧端子ＶＤＤ、第２の電圧端子ＶＳＳ及びデータ信号端子ＤＡＴＡに印加された電位がいずれも０Ｖである。第２のリセット端子ＲＳＴ２に印加された電位が－７Ｖであるため、リセット回路１２０がオンになり、第１のリセット端子ＲＳＴ１に印加された電位が－７Ｖであるため、第４のトランジスタＴ４がオンになり、また、クラック検出信号がリセット信号端子ＶＩＮＴを介して印加されるため、第１のノードＮ１の電位が４．５Ｖであり、第１のトランジスタＴ１すなわち駆動回路１４０がオフになる。
たとえば、別の例では、図１２に示される画素駆動回路において、クラック検出を行うときに、クラック検出信号が低レベル信号（第１の電圧端子ＶＤＤより低い）であり、リセット信号端子ＶＩＮＴに印加されたクラック検出信号の電位が０Ｖであり、走査信号端子ＧＡＴＥ、第１のリセット端子ＲＳＴ１、第２のリセット端子ＲＳＴ２、発光制御端子ＥＭ１及び発光制御端子ＥＭ２に印加された電位がいずれも７Ｖであり、第１の電圧端子ＶＤＤに印加された電位が４．５Ｖであり、第２の電圧端子ＶＳＳ及びデータ信号端子ＤＡＴＡに印加された電位がいずれも－４Ｖであり、このため、発光素子Ｄ１の両端に順方向電圧差が生じ、発光素子Ｄ１が発光することができる。
たとえば、別の例では、図１３に示すように、画素駆動回路が第７のトランジスタＴ７を備えない場合、クラック検出を行うときに、第４のトランジスタＴ４、第３のトランジスタＴ３及び第６のトランジスタＴ６をオンにしてもよく、それにより、図１３の矢印付き破線で示される導電経路を介して発光素子Ｄ１にクラック検出信号を印加して、クラック検出を完成することができる。
なお、上記説明された印加信号の電位が例示的なものであり、本開示の実施例はそれを含むが、それに限定されず、画素駆動回路のリセット回路１２０をオンにし且つ駆動回路１４０をオフにすることができればよい。
本開示のいくつかの実施例は表示装置１を更に提供し、図１６に示すように、該表示装置１は、本開示の実施例に係る表示パネル１０を備える。表示パネル１０の表示領域にはアレイ状に配置された画素ユニット１１０が設置される。
たとえば、図１６に示すように、該表示装置１は、ゲート線ＧＬを介して画素ユニット１１０に電気的に接続され、画素アレイにゲート走査信号を提供するためのゲート駆動回路２０を更に備える。たとえば、該表示装置１は、データ線ＤＬを介して画素ユニット１１０に電気的に接続され、画素アレイにデータ信号を提供するためのデータ駆動回路３０を更に備える。
なお、本開示のいくつかの実施例に係る表示装置１は、ディスプレイ、ＯＬＥＤパネル、ＯＬＥＤテレビ、携帯電話、タブレットパソコン、ノートパソコン、デジタルフォトフレーム、ナビゲータ等の表示機能を有する任意の製品又は部材であってもよい。
本開示のいくつかの実施例に係る表示装置１の技術的効果については、上記実施例における表示パネル１０の対応する説明を参照することができ、ここで繰り返し説明しない。
本開示のいくつかの実施例は、本開示の実施例に係る表示パネル１０及び表示パネル１０を備える表示装置１に適用できる検出方法を更に提供する。たとえば、該検出方法は以下の操作を含む。
ステップＳ１００、クラック検出線を介して、画素ユニット１１０の前記クラック検出線に接続される画素駆動回路のリセット信号端子ＶＩＮＴにクラック検出信号を提供する。
ステップＳ２００、表示パネル１０に表示過程で暗線が存在するか否かを観察する。
たとえば、図１０に示される表示パネル１０を例とし、ステップＳ１００では、クラック検出線３００を介してクラック検出信号を提供することができ、たとえば、クラック検出線３００が第１のリセット信号線４００を介して、画素ユニット１１０の前記クラック検出線に接続される画素駆動回路のリセット信号端子ＶＩＮＴに接続される。
たとえば、表示パネル１０が第１のリセット信号線４００を備える場合、上記検出方法は、以下の操作を更に含む。
ステップＳ３００、第１のリセット信号線４００に接続されない画素ユニット１１０のリセット信号端子ＶＩＮＴにクラック検出信号を提供する。
たとえば、図１０に示される表示パネル１０を例とし、ステップＳ３００の操作は、第２のリセット信号線５００に接続される画素ユニット１１０のリセット信号端子ＶＩＮＴにクラック検出信号を提供することである。たとえば、第２のリセット信号線５００がリセット共通線６００に接続され、それによりリセット共通線６００を介してクラック検出信号を提供することができる。
たとえば、画素駆動回路がリセット信号端子ＶＩＮＴを有するリセット回路１２０と、リセット回路１２０に接続される発光回路１３０とを備える場合に、上記検出方法は、以下の操作を更に含む。
ステップＳ４００、リセット制御信号を提供してリセット回路をオンにし、リセット回路を介して発光回路にクラック検出信号を提供する。
たとえば、図１１に示される画素駆動回路を例とし、ステップＳ４００では、リセット制御信号を提供してリセット回路１２０をオンにし、該リセット制御信号は第２のリセット端子ＲＳＴ２に印加されることができ、次にクラック検出信号はオンになったリセット回路１２０を介して発光回路１３０に提供される。
なお、検出方法の詳細な説明及び技術的効果については、上記実施例におけるクラック検出の作動過程の対応する説明を参照することができ、ここで繰り返し説明しない。
以上は、本開示の具体的な実施形態にすぎず、本開示の保護範囲はそれに限定されず、本開示の保護範囲は請求項の保護範囲を基準とする。
１０ 表示パネル
１００ 表示領域
１１０ 画素ユニット
２００ 周辺領域
２１０ ボンディング領域
３００ クラック検出線
４００ 第１のリセット信号線
１００ 表示領域
１１０ 画素ユニット
２００ 周辺領域
２１０ ボンディング領域
３００ クラック検出線
４００ 第１のリセット信号線
Claims (16)
- 表示領域及び前記表示領域を取り囲む周辺領域を備える表示パネルであって、
前記表示領域にはアレイ状に配置された画素ユニットが設置され、
前記画素ユニットは画素駆動回路を備え、
前記周辺領域には、少なくとも１つの画素ユニットの画素駆動回路のリセット信号端子に接続されるクラック検出線が設置され、
前記画素駆動回路は、前記リセット信号端子を有するリセット回路と、前記リセット回路に接続される発光回路とを備え、
前記リセット回路は、前記クラック検出線からクラック検出信号を受信して前記発光回路を発光させることができるように配置される表示パネル。 - 前記画素駆動回路は、前記発光回路を駆動して発光させるための駆動電流を制御するように配置される駆動回路を更に備える請求項１に記載の表示パネル。
- 前記クラック検出線が前記表示領域を取り囲んで設置される請求項１又は２に記載の表示パネル。
- 前記クラック検出線は蛇行配線部分を備える請求項３に記載の表示パネル。
- 前記周辺領域の異なる領域には、異なる画素ユニットの画素駆動回路のリセット信号端子にそれぞれに接続される複数本の前記クラック検出線が設置される請求項３に記載の表示パネル。
- 少なくとも１行の画素ユニットの画素駆動回路のリセット信号端子はいずれも、前記クラック検出線に接続される第１のリセット信号線に接続される請求項１－５のいずれかに記載の表示パネル。
- 前記クラック検出線は、前記表示領域を離れる第１の部分と前記表示領域に近い第２の部分とを備え、前記第１の部分と前記第２の部分が互いに平行し、前記第１のリセット信号線が前記クラック検出線の第２の部分に接続される請求項６に記載の表示パネル。
- 前記表示領域では、前記クラック検出線に電気的に接続される前記少なくとも１行の画素ユニット以外に、各行の画素ユニットに対応して第２のリセット信号線が設置され、且つ前記第２のリセット信号線が本行の画素ユニットの画素駆動回路のリセット信号端子に接続される請求項６に記載の表示パネル。
- 前記クラック検出線は前記周辺領域のボンディング領域側に設置されたクラック検出端子を備え、前記クラック検出端子はクラック検出信号を受信するように配置され、
前記第１のリセット信号線は前記第２のリセット信号線よりも前記クラック検出端子に近い請求項８に記載の表示パネル。 - 前記第２のリセット信号線に接続されるリセット共通線を更に備える請求項９に記載の表示パネル。
- 前記リセット共通線が前記クラック検出端子に接続される請求項１０に記載の表示パネル。
- 前記クラック検出線が前記画素駆動回路の駆動トランジスタのゲート金属層又はソース
／ドレイン金属層に設置される請求項１－１１のいずれかに記載の表示パネル。 - 請求項１－１２のいずれかに記載の表示パネルを備える表示装置。
- 請求項１－１２のいずれかに記載の表示パネル用の検出方法であって、
前記クラック検出線を介して、前記少なくとも１つの画素ユニットの画素駆動回路のリセット信号端子にクラック検出信号を提供するステップと、
前記表示パネルに表示過程で暗線が存在するか否かを観察するステップとを含む検出方法。 - 前記表示パネルが第１のリセット信号線を備える場合に、前記第１のリセット信号線に接続されない画素ユニットのリセット信号端子に前記クラック検出信号を提供するステップを更に含む請求項１４に記載の検出方法。
- 前記画素駆動回路が前記リセット信号端子を有するリセット回路と、前記リセット回路に接続される発光回路とを備える場合に、リセット制御信号を提供して前記リセット回路をオンにし、前記リセット回路を介して前記発光回路に前記クラック検出信号を提供するステップを更に含む請求項１４に記載の検出方法。
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| CN116134328A (zh) * | 2020-07-23 | 2023-05-16 | 应用材料公司 | 用于识别基板上的线缺陷的方法和用于识别基板上的线缺陷的设备 |
| CN111833786A (zh) * | 2020-07-29 | 2020-10-27 | 云谷（固安）科技有限公司 | 显示面板及其裂纹检测方法和显示装置 |
| CN111863916B (zh) * | 2020-07-29 | 2022-08-02 | 京东方科技集团股份有限公司 | 静电保护电路、显示基板和显示装置 |
| CN112116897B (zh) * | 2020-10-15 | 2024-08-02 | 厦门天马微电子有限公司 | 一种像素驱动电路、显示面板以及驱动方法 |
| CN113205758A (zh) * | 2021-04-29 | 2021-08-03 | 京东方科技集团股份有限公司 | 显示模组、裂纹检测方法及显示装置 |
| CN113487990B (zh) * | 2021-06-30 | 2022-09-09 | 云谷（固安）科技有限公司 | 裂纹检测电路、显示面板、终端设备和裂纹检测方法 |
| KR20230123577A (ko) * | 2022-02-16 | 2023-08-24 | 삼성디스플레이 주식회사 | 표시 장치 |
| CN115763431A (zh) * | 2022-11-17 | 2023-03-07 | 武汉天马微电子有限公司 | 显示面板及其裂纹检测方法、显示装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160035283A1 (en) | 2014-07-29 | 2016-02-04 | Samsung Display Co., Ltd. | Display device |
| US20160372017A1 (en) | 2015-06-16 | 2016-12-22 | Samsung Display Co., Ltd. | Display device and method of inspecting the same |
| JP2018022156A (ja) | 2016-08-01 | 2018-02-08 | 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． | 表示装置 |
| US20180053792A1 (en) | 2016-08-22 | 2018-02-22 | Samsung Display Co., Ltd. | Display device |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004138773A (ja) * | 2002-10-17 | 2004-05-13 | Tohoku Pioneer Corp | アクティブ型発光表示装置 |
| JP2007164087A (ja) * | 2005-12-16 | 2007-06-28 | Seiko Epson Corp | 半導体集積回路及びそれを用いた表示モジュール |
| KR101646812B1 (ko) | 2009-05-22 | 2016-08-08 | 가부시키가이샤 제이올레드 | 표시 장치 및 그 구동 방법 |
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| KR20110011940A (ko) * | 2009-07-29 | 2011-02-09 | 삼성모바일디스플레이주식회사 | 유기전계발광 표시장치 및 그의 구동방법 |
| KR101064403B1 (ko) * | 2009-10-07 | 2011-09-14 | 삼성모바일디스플레이주식회사 | 원장검사가 가능한 유기전계발광 표시장치의 모기판 및 그의 원장검사방법 |
| KR101336851B1 (ko) | 2010-05-03 | 2013-12-04 | 엘지디스플레이 주식회사 | 액정표시장치 및 그 구동방법 |
| JP6138480B2 (ja) * | 2012-12-20 | 2017-05-31 | 株式会社ジャパンディスプレイ | 表示装置 |
| CN105679215B (zh) * | 2014-11-19 | 2018-12-11 | 昆山国显光电有限公司 | 显示屏及其裂纹检测方法 |
| KR102409454B1 (ko) * | 2015-02-02 | 2022-06-15 | 삼성디스플레이 주식회사 | 표시 패널 |
| KR102356028B1 (ko) * | 2015-02-06 | 2022-01-26 | 삼성디스플레이 주식회사 | 표시 장치 |
| KR102343654B1 (ko) * | 2015-03-31 | 2021-12-27 | 삼성디스플레이 주식회사 | 표시 장치 |
| KR102559370B1 (ko) * | 2015-12-30 | 2023-07-26 | 삼성디스플레이 주식회사 | 크랙 검출 장치 및 크랙 검출 장치의 구동 방법 |
| KR102469735B1 (ko) * | 2016-04-12 | 2022-11-23 | 삼성디스플레이 주식회사 | 표시 장치 |
| KR102555323B1 (ko) * | 2016-09-28 | 2023-07-13 | 삼성디스플레이 주식회사 | 표시 장치 |
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Patent Citations (4)
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|---|---|---|---|---|
| US20160035283A1 (en) | 2014-07-29 | 2016-02-04 | Samsung Display Co., Ltd. | Display device |
| US20160372017A1 (en) | 2015-06-16 | 2016-12-22 | Samsung Display Co., Ltd. | Display device and method of inspecting the same |
| JP2018022156A (ja) | 2016-08-01 | 2018-02-08 | 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． | 表示装置 |
| US20180053792A1 (en) | 2016-08-22 | 2018-02-22 | Samsung Display Co., Ltd. | Display device |
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