JP7286029B1 - 半導体デバイス、半導体デバイスの製造方法及び半導体デバイスの識別方法 - Google Patents

Abstract

本開示に係る半導体デバイス（１００）は、半導体基板（２０）と、この半導体基板（２０）上に形成された半導体層（２１、２２、２３、２４、２５、２７）と、この半導体基板（２０）上の予め設定された部位に設けられた識別パターン領域（１５、１６）と、この識別パターン領域（１５、１６）の領域内においてランダムな位置に形成された針状構造物（４０）またはこの針状構造物（４０）にＳｉＯ２からなる絶縁膜（３１）によって被覆されたドーム状構造物（４１）と、を備える。

Description

本開示は、半導体デバイス、半導体デバイスの製造方法及び半導体デバイスの識別方法に関する。

一般的な半導体レーザーデバイスの場合、チップ毎にウエハ面内における座標情報を識別するために、数字またはアルファベットを印字する場合がある。チップ毎に識別情報を付与することによって、チップトレーサビリティの向上を図るためである。

特開２０００－２２３３８２号公報

半導体レーザーデバイスを始めとする半導体デバイス全般では、ウエハプロセスによって加工して完成したウエハを、へき開による分離プロセスによってバー、さらには、チップ単位に分離してから後工程または客先へ出荷される。この時、バーまたはチップ単位になった製品に対して、ウエハプロセスにおいてどのような製造条件で加工されたかを紐づけることが困難であるという問題があった。

上述の問題を解決するために、例えば特許文献１に記載された微小マーキング方法では、転写プロセスを用いてウエハプロセス時に各チップに対して識別パターンを形成している。しかしながら、識別パターンとして規則的なパターンをチップ上に形成する場合は、製造時期等のチップ情報が外部に流出するおそれがあった。

一方、識別パターンとしてランダムなパターンをチップ上に形成する場合は、ロット毎に異なるマスクパターンを用意する必要があり、製造工程が複雑化するという問題が生じた。

本開示は上記のような問題点を解消するためになされたもので、その目的は、転写プロセスを介さずに各チップにランダムな識別パターンを形成して、チップ識別に活用することが可能な半導体デバイス及び半導体デバイスの製造方法を得ることであり、また、半導体デバイスに設けられたランダムな識別パターンを用いて、チップ毎に識別する半導体デバイスの識別方法を得ることである。

本開示に係る半導体デバイスは、
第１導電型のＩｎＰ基板と、
前記第１導電型のＩｎＰ基板上に形成され、前記第１導電型のＩｎＰ基板の一部、活性層及び第２導電型のＩｎＰクラッド層からなるストライプ状のリッジ構造と、
前記リッジ構造の両側面に埋め込まれた少なくともＦｅドープ半絶縁性ＩｎＰ第１電流ブロック層及びＦｅドープ半絶縁性ＩｎＰ第２電流ブロック層からなるリッジ埋込層と、
前記第１導電型のＩｎＰ基板上の予め設定された部位に設けられた識別パターン領域と、
前記識別パターン領域内で、ランダムな位置に形成された複数の針状を呈する針状構造物または前記針状構造物に絶縁膜が被覆されたドーム状構造物のいずれか一方または両方と、を備える。

本開示に係る半導体デバイスの製造方法は、
第１導電型のＩｎＰ基板上に、活性層及び第２導電型のＩｎＰクラッド層を順次結晶成長する工程と、
前記第１導電型のＩｎＰ基板の一部、前記活性層及び前記第２導電型のＩｎＰクラッド層をエッチングすることにより、ストライプ状のリッジ構造を形成する工程と、
前記リッジ構造の両側面を埋め込むＦｅドープ半絶縁性ＩｎＰ第１電流ブロック層及びＦｅドープ半絶縁性ＩｎＰ第２電流ブロック層からなるリッジ埋込層を結晶成長する工程と、
前記リッジ構造の頂面及び前記リッジ埋込層の表面に前記第２導電型のＩｎＰクラッド層の残余の部分及び第２導電型のコンタクト層を順次結晶成長する工程と、
前記リッジ構造の両側面に前記第２導電型のコンタクト層から前記Ｆｅドープ半絶縁性ＩｎＰ第２電流ブロック層内に達するメサストライプ溝をエッチングにより形成すると同時に識別パターン領域に予定されている部位に開口部を形成する工程と、
前記開口部の前記Ｆｅドープ半絶縁性ＩｎＰ第２電流ブロック層及び前記Ｆｅドープ半絶縁性ＩｎＰ第１電流ブロック層をエッチングによって除去するとともに針状を呈する針状構造物を形成する工程と、を含む。

本開示に係る半導体デバイスの識別方法は、
上述の半導体デバイスの上面から、前記識別パターン領域の画像を撮像するステップと、
前記画像を二値化マップに変換するステップと、
前記二値化マップの各黒点に対して面積を基準として面積が広いほど高く順位付けするステップと、
前記順位付けされた各黒点の中から、順位の高い順に予め設定された個数を選別するステップと、
を備える。

本開示による半導体デバイスによれば、チップ内にランダムに配置された構造物からなる識別パターン領域が設けられているので、チップごとに容易に識別が可能で、かつ、チップ製造情報が自動的に暗号化された半導体デバイスを得ることができるという効果を奏する。

本開示による半導体デバイスの製造方法によれば、転写プロセスを介さずに各チップにランダムに配置された構造物からなる識別パターン領域を容易に形成することができるので、チップごとに容易に識別が可能であり、かつ、チップ製造情報が自動的に暗号化された半導体デバイスを容易に製造できるという効果を奏する。

本開示による半導体デバイスの識別方法によれば、ランダムに配置された構造物を有する識別パターン領域を用いて半導体デバイスごとに識別するので、チップ製造情報が自動的に暗号化された半導体デバイスのチップごとの識別を容易に実施することが可能となるという効果を奏する。

実施の形態１に係る半導体デバイスの上面図である。 実施の形態１に係る半導体デバイスにおける図１に示すＡ－Ａ線の断面図である。 実施の形態１に係る半導体デバイスにおける図１に示すＢ－Ｂ線の断面図である。 実施の形態１に係る半導体デバイスにおける図１に示すＣ－Ｃ線の断面図である。 実施の形態１に係る半導体デバイスの製造方法を表す図１に示すＡ－Ａ線の断面図である。 実施の形態１に係る半導体デバイスの製造方法を表す図１に示すＡ－Ａ線の断面図である。 実施の形態１に係る半導体デバイスの製造方法を表す図１に示すＡ－Ａ線の断面図である。 実施の形態１に係る半導体デバイスの製造方法を表す図１に示すＡ－Ａ線の断面図である。 実施の形態１に係る半導体デバイスの製造方法を表す図１に示すＡ－Ａ線の断面図である。 実施の形態１に係る半導体デバイスの他の素子構造の一例を示す断面図である。 実施の形態１に係る半導体デバイスからなる半導体デバイスアレイがウエハ上に形成されている状態を示す概観図である。 実施の形態１に係る半導体デバイスの識別パターン領域における針状構造物を示す画像の模式図である。 実施の形態１に係る半導体デバイスの識別パターン領域における針状構造物の画像を二値化したマップを示す図である。 実施の形態１に係る半導体デバイスの識別パターン領域における針状構造物の画像を二値化したマップを区画化し、黒点が存在する区画をビジュアル化した図である。 実施の形態１に係る半導体デバイスの識別パターン領域における針状構造物を二値化したマップにおいて、黒点を面積の広い順に順位付けし、上位の１５の黒点が存在する区画を示す図である。 実施の形態１に係る半導体デバイスの識別パターン領域における針状構造物を二値化したマップにおいて、黒点を面積の広い順に順位付けし、上位の１５の黒点が存在する区画に対してそれぞれ座標を定義した状態を示す図である。 実施の形態２に係る半導体デバイスの上面図である。 実施の形態２に係る半導体デバイスにおける図１７に示すＡ－Ａ線の断面図である。 実施の形態２に係る半導体デバイスの識別パターン領域におけるドーム状構造物の断面図である。 実施の形態２に係る半導体デバイスの識別パターン領域におけるドーム状構造物の画像を示す図である。 実施の形態２に係る半導体デバイスの識別パターン領域におけるドーム状構造物の画像を二値化したマップを示す図である。 実施の形態２に係る半導体デバイスの識別パターン領域におけるドーム状構造物の画像を二値化したマップを区画化し、黒点が存在する区画をビジュアル化した図である。 実施の形態２に係る半導体デバイスの識別パターン領域におけるドーム状構造物を二値化したマップにおいて、黒点を面積の広い順に順位付けし、上位の５つの黒点が存在する区画を示す図である。 実施の形態２に係る半導体デバイスの識別パターン領域におけるドーム状構造物を二値化したマップにおいて、黒点を面積の広い順に順位付けし、上位の５つの黒点が存在する区画に対してそれぞれ座標を定義した状態を示す図である。 実施の形態３に係る半導体デバイスの上面図である。 実施の形態３の変形例に係る半導体デバイスの上面図である。 実施の形態４に係る半導体デバイスの上面図である。 実施の形態４の変形例に係る半導体デバイスの上面図である。 実施の形態５に係る半導体デバイスの上面図である。 実施の形態６に係る半導体デバイスの上面図である。 実施の形態７に係る半導体デバイスの識別方法における文字列コードの照合率の概念を示す図である。 実施の形態７に係る半導体デバイスの識別方法における文字列コードの照合率毎に複数の半導体デバイスの間で同一の文字列コードが生成される確率を示す図である。 実施の形態７に係る半導体デバイスの識別方法における文字列コードの照合率毎に複数の半導体デバイスの間で同一の文字列コードが生成される確率を示す図である。

実施の形態１．
＜実施の形態１に係る半導体デバイスの構造＞
実施の形態１では、実施の形態１に係る半導体デバイス１００の一例としての半導体レーザーデバイスについて説明する。実施の形態１に係る半導体デバイス１００の上面図を図１に示す。以下、半導体デバイスをチップと呼ぶ場合もある。半導体デバイス１００は、チップの上面側において、ストライプ状のメサ構造Ｍと、メサ構造Ｍの両側面に設けられた一対のメサストライプ溝Ｍ１Ａ及びメサストライプ溝Ｍ１Ｂと、後述するリッジ構造Ｌに電流を注入するために設けられた表面電極３０と、一方のメサストライプ溝Ｍ１Ｂに接するチップ識別用の識別パターン領域１５とを有する。表面電極３０及び識別パターン領域１５以外のチップの表面領域はＳｉＯ_２絶縁膜３１で被覆されている。チップ表面を保護するためである。一対のメサストライプ溝Ｍ１Ａ及びメサストライプ溝Ｍ１Ｂにおいても、表面はＳｉＯ_２絶縁膜３１（図示せず）で被覆されている。なお、以下の説明では、ＳｉＯ_２絶縁膜３１を単に絶縁膜３１と呼ぶ場合もある。

実施の形態１に係る半導体デバイス１００の各部分の断面図を図２から図４に示す。図２は半導体デバイス１００の図１に示すＡ－Ａ線の断面図、図３は図１に示すＢ－Ｂ線の断面図、図４は図１に示すＣ－Ｃ線の断面図である。

実施の形態１に係る半導体デバイス１００の素子構造について、図２の断面図を用いて説明する。まず、リッジ構造Ｌの部位について説明する。実施の形態１に係る半導体デバイス１００は、ｎ型ＩｎＰ基板（第１導電型のＩｎＰ基板）２０と、ｎ型ＩｎＰ基板２０に順次積層されたアンドープＩｎＧａＡｓＰ活性層２１、ｐ型ＩｎＰクラッド層（第２導電型のＩｎＰクラッド層）２２、及びｎ型ＩｎＰ基板２０の一部からなるストライプ状のリッジ構造Ｌと、リッジ構造Ｌの両側面のｎ型ＩｎＰ基板２０上に形成されたＦｅドープ半絶縁性ＩｎＰ第１電流ブロック層２３、Ｆｅドープ半絶縁性ＩｎＰ第２電流ブロック層２４、及びｎ型ＩｎＰ拡散防止層２５からなるリッジ埋込層２６と、ｐ型ＩｎＰクラッド層２２の残余の部分の上に形成されたｐ型ＩｎＧａＡｓＰコンタクト層（第２導電型のコンタクト層）２７と、ｐ型ＩｎＧａＡｓＰコンタクト層２７の表面に設けられたＳｉＯ_２絶縁膜３１の開口部においてｐ型ＩｎＧａＡｓＰコンタクト層２７と接触する表面電極３０と、ｎ型ＩｎＰ基板２０の裏面側に設けられた裏面電極３２と、で構成される。半導体からなる各層を総称して半導体層とも呼ぶ。なお、ｐ型ＩｎＰクラッド層２２の残余の部分とは、ｐ型ＩｎＰクラッド層２２全体は後述するように２回の結晶成長を経て形成され、２回目の結晶成長時に形成されたｐ型ＩｎＰクラッド層２２の部分を意味する。

メサ構造Ｍは、メサ構造Ｍの両側面に位置する一対のメサストライプ溝Ｍ１Ａ及びメサストライプ溝Ｍ１Ｂによって規定される。メサストライプ溝Ｍ１Ｂに隣接して、さらに、開口部Ｍ２が設けられ、チップ識別用の識別パターン領域１５が形成されている。識別パターン領域１５のサイズの一例として、１０μｍ×１０μｍが挙げられる。しかしながら、このサイズに限定されるわけではなく、半導体デバイス１００の識別パターンとして機能するサイズであれば良い。

Ｆｅドープ半絶縁性ＩｎＰ第１電流ブロック層２３及びＦｅドープ半絶縁性ＩｎＰ第２電流ブロック層２４は、材料構成の観点からは同一であるが、Ｆｅドーピング濃度が異なる。Ｆｅドープ半絶縁性ＩｎＰ第２電流ブロック層２４のＦｅドーピング濃度は５×１０^１５ｃｍ^－３以下と低いＦｅドーピング濃度であるのに対して、Ｆｅドープ半絶縁性ＩｎＰ第１電流ブロック層２３のＦｅドーピング濃度は１×１０^１６ｃｍ^－３以上と高いドーピング濃度で形成されている。ＩｎＰ中のＦｅドーピング濃度が１×１０^１６ｃｍ^－３以上になると、ＩｎＰ中で不活性なＦｅ元素の存在確率が高くなり、エッチングの際にＦｅが凝集しやすくなるからである。Ｆｅドープ半絶縁性ＩｎＰ第２電流ブロック層２４のＦｅドーピング濃度の一例として５×１０^１５ｃｍ^－３、Ｆｅドープ半絶縁性ＩｎＰ第１電流ブロック層２３のＦｅドーピング濃度の一例として５×１０^１６ｃｍ^－３がそれぞれ挙げられる。

表面電極３０及び開口部Ｍ２を除く半導体各層の最表面にＳｉＯ_２で構成されたＳｉＯ_２絶縁膜３１が形成されている。ＳｉＯ_２絶縁膜３１によって、半導体各層の最表面を保護するためである。

開口部Ｍ２、すなわち、識別パターン領域１５では、後述する製造工程の中で、Ｆｅドープ半絶縁性ＩｎＰ第１電流ブロック層２３をエッチングする際に、エッチングによって露出したｎ型ＩｎＰ基板２０上に、ＩｎＰ（インジウムリン）からなる針状構造物４０がランダムな位置に形成されている。

図３は、実施の形態１に係る半導体デバイス１００の図１に示すＢ－Ｂ線の断面図である。表面電極３０が、メサ構造Ｍの上面からメサストライプ溝Ｍ１Ｂを経て、メサストライプ溝Ｍ１Ｂ外の表面電極パッド部まで延在している。表面電極パッド部に信号入力線である金ワイヤが接続されるからである。

図４は、実施の形態１に係る半導体デバイス１００の図１に示すＣ－Ｃ線の断面図である。表面電極３０以外の半導体各層の最表面は、ＳｉＯ_２絶縁膜３１で覆われている。ＳｉＯ_２絶縁膜３１によって、半導体各層の最表面を保護するためである。

＜実施の形態１に係る半導体デバイスの製造方法＞
実施の形態１に係る半導体デバイス１００の製造方法を、図５から図１０を用いて説明する。

ｎ型ＩｎＰ基板２０上に、アンドープＩｎＧａＡｓＰ活性層２１及びｐ型ＩｎＰクラッド層２２を、有機金属気相成長法（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＭＯＣＶＤ）等の結晶成長方法によって順次結晶成長する（第１結晶成長工程）。各層の結晶成長後の断面図を図５に示す。

第１結晶成長工程の後、ｐ型ＩｎＰクラッド層２２の表面にＳｉＯ_２膜を成膜する。ＳｉＯ_２の成膜方法としては、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等が挙げられる。ＳｉＯ_２膜の成膜後、フォトリソグラフィ技術及びエッチング技術を用いて、ＳｉＯ_２膜をストライプ状のＳｉＯ_２マスクにパターニングする。

次に、ストライプ状のＳｉＯ_２マスクをエッチングマスクとして用いて、図６の断面図に示すように、ドライエッチングによってｐ型ＩｎＰクラッド層２２からｎ型ＩｎＰ基板２０の途中までオーバーエッチングすることで、ストライプ状のリッジ構造Ｌを形成する（リッジ構造形成工程）。ここで、エッチングマスクはＳｉＯ_２マスクに限らずＳｉＮマスクでも良い。また、エッチングはドライエッチングに限らず、ウェットエッチングを用いても良い。さらに、ドライエッチング及びウェットエッチングの両方を用いても良い。

ストライプ状のリッジ構造Ｌの形成後、ＭＯＣＶＤ法によって、Ｆｅドープ半絶縁性ＩｎＰ第１電流ブロック層２３、Ｆｅドープ半絶縁性ＩｎＰ第２電流ブロック層２４及びｎ型ＩｎＰ拡散防止層２５からなるリッジ埋込層２６を、リッジ構造Ｌの両側面を覆うように埋め込み成長する（第２結晶成長工程）。

リッジ埋込層２６の結晶成長後、フッ酸をエッチャントとして用いたウェットエッチングにより、ストライプ状のＳｉＯ_２マスクを除去する。

リッジ構造Ｌの頂面及びリッジ埋込層２６の表面上に、ＭＯＣＶＤ法により、ｐ型ＩｎＰクラッド層２２の残余の部分及びｐ型ＩｎＧａＡｓＰコンタクト層２７を順次結晶成長する（第３結晶成長工程）。上記各層の結晶成長後の断面図を図７に示す。

第３結晶成長工程の後に、フォトリソグラフィ技術及びエッチング技術によって、一対のメサストライプ溝Ｍ１Ａ及びメサストライプ溝Ｍ１Ｂの形成が予定されている以外の部分にＳｉＯ_２マスクを形成し、ｐ型ＩｎＧａＡｓＰコンタクト層２７からＦｅドープ半絶縁性ＩｎＰ第２電流ブロック層２４の途中までドライエッチングを行う（メサ構造形成工程）。なお、このドライエッチングによって、開口部Ｍ２においても、ｐ型ＩｎＧａＡｓＰコンタクト層２７からＦｅドープ半絶縁性ＩｎＰ第２電流ブロック層２４の途中まで同様にエッチングされる。ドライエッチング後、フッ酸をエッチャントとして用いたウェットエッチングにより、ストライプ状のＳｉＯ_２マスクを除去する。ＳｉＯ_２マスク除去後の断面図を図８に示す。

上述のドライエッチングによって、一対のメサストライプ溝Ｍ１Ａ及びメサストライプ溝Ｍ１Ｂが形成されると同時に、一対のメサストライプ溝Ｍ１Ａ及びメサストライプ溝Ｍ１Ｂによって規定されるメサ構造Ｍが形成される。

一対のメサストライプ溝Ｍ１Ａ及びメサストライプ溝Ｍ１Ｂを形成後、フォトリソグラフィ技術及びエッチング技術によって、メサストライプ溝Ｍ１Ｂにおいて識別パターン領域１５の形成が予定されている開口部Ｍ２に対応する開口パターンが設けられたレジストマスクを形成する。ドライエッチングによって、レジストマスクの開口パターン部分のＦｅドープ半絶縁性ＩｎＰ第２電流ブロック層２４の残余の部分及びＦｅドープ半絶縁性ＩｎＰ第１電流ブロック層２３を除去する。したがって開口部Ｍ２の底面では、ｎ型ＩｎＰ基板２０が露出する。

Ｆｅドープ半絶縁性ＩｎＰ第１電流ブロック層２３のエッチングの際に、Ｆｅドープ半絶縁性ＩｎＰ第１電流ブロック層２３のＦｅドーピング濃度が高いことに起因してＩｎＰ中で不活性なＦｅ元素の存在確率が高くなる結果、Ｆｅ元素が凝集しやすくなり、Ｆｅ元素によるマイクロマスクが形成される。Ｆｅ元素によるマイクロマスクがエッチングマスクとして機能するため、マイクロマスクに被覆された部分はエッチングされずに残ることにより、インジウムリンからなる針状構造物４０がｎ型ＩｎＰ基板２０上に形成される。針状構造物４０の直径、高さ、及び開口部Ｍ２内での発生位置は完全にランダムである。

さらに、開口部Ｍ２を除くウエハの全面にＳｉＯ_２絶縁膜３１を形成して、フォトリソグラフィ技術及びドライエッチング技術によって、ｐ型ＩｎＧａＡｓＰコンタクト層２７上でリッジ構造Ｌの上方側に対応する位置のＳｉＯ_２絶縁膜３１に開口部を形成する。この開口部においてｐ型ＩｎＧａＡｓＰコンタクト層２７の表面に接する表面電極３０を形成し、ｎ型ＩｎＰ基板２０の裏面側に裏面電極３２を形成する（電極形成工程）。

以上の各製造工程を経て、半導体デバイス１００の一例である半導体レーザーデバイスの基本構造が完成する。

以上、実施の形態１に係る半導体デバイス１００の製造方法を説明した。なお、半導体デバイス１００の半導体層を構成する材料は上述のものに限定されない。図１０は、実施の形態１に係る他の構造を有する半導体デバイスの一例を示す断面図である。図２に示す半導体デバイス１００のアンドープＩｎＧａＡｓＰ活性層２１及びｎ型ＩｎＰ拡散防止層２５に替えて、図１０に示す半導体デバイス１００ａのように、アンドープＡｌＧａＩｎＡｓ活性層２１ａ及びアンドープＩｎＰ拡散防止層２５ａで構成しても良い。

＜半導体デバイスの識別方法＞
上述の製造工程を経て完成した半導体デバイス１００について、半導体デバイス１００内に設けられ、針状構造物４０がランダムな位置に形成された識別パターン領域１５を利用した半導体デバイス１００の識別方法を説明する。

図１１は、実施の形態１に係る半導体デバイス１００が二次元的に多数配置された半導体デバイスアレイ４６として設けられたウエハ４７を表す概観図である。上述の半導体デバイス１００の製造工程の完了後は、図１１に示すようなウエハ４７の状態となる。

ウエハ４７に設けられた半導体デバイス１００ごと、つまり、チップごとにチップ内の識別パターン領域１５を、カメラなどを用いて撮像する。識別パターン領域１５のサイズの一例としては、１０μｍ×１０μｍである。図１２は、識別パターン領域１５にランダムに分布する針状構造物４０の状態を表す画像Ｇ１の模式図である。識別パターン領域１５の画像Ｇ１内には、ランダムに配置された針状構造物４０が撮像されている。画像Ｇ１では、針状構造物４０のサイズなどに依存して、画像がグレースケールの場合は濃淡が、画像がカラーの場合は色の変化が生じる。以下、識別パターン領域１５を撮像した画像を識別パターンマップと呼ぶ場合もある。

次に、画像Ｇ１を二値化して、図１３に示すような白黒で表される二値化識別パターンマップＧ２に変換する。グレースケールの画像Ｇ１では針状構造物４０はサイズに依存して濃淡が生じていたが、二値化により針状構造物４０の部分の画像は黒点４０ａに変換され、針状構造物４０に基づく識別パターンとして、より利用しやすい形態となる。

二値化識別パターンマップＧ２をさらに区画化する。図１４は、区画化の一例として１０×１０の区画４８に区切られた二値化識別パターンマップＧ３を示す模式図である。識別パターン領域１５のサイズは１０μｍ×１０μｍなので、一区画のサイズは１μｍ×１μｍとなる。区画４８内に針状構造物４０の画像が二値化された黒点４０ａの一部でも存在すれば、黒点４０ａを含む区画の識別を容易にするために、塗りつぶしパターン４８ａを用いて当該区画をビジュアル化する。

区画化された二値化識別パターンマップＧ３を、マップ内の黒点４０ａの個数の上限を設定した二値化識別パターンマップＧ４に変換する。図１５は、黒点４０ａの個数の上限の設定の一例として、上限値を１５に設定した場合の二値化識別パターンマップＧ４を示す模式図である。かかる上限設定を行うのは、一つの二値化識別パターンマップＧ３に必要以上に多数の黒点４０ａが存在する場合は、パターン認識が煩雑になり、かつ、処理時間が長くなるからである。

一つの二値化識別パターンマップＧ３内の黒点４０ａの個数に上限を設定する方法の一例として、黒点４０ａの面積が広い順に順位が高くなるように順位付けし、高い順位から順に上限の個数までの黒点４０ａを選別するという個数設定方法が挙げられる。選別された黒点４０ａを含む区画は、塗りつぶしパターン４８ａを用いてビジュアル化する。なお、選別された黒点４０ａが複数の区画４８にまたがって存在する場合は、当該黒点４０ａが区画内に含まれる面積が最大である区画のみを塗りつぶしパターン４８ａを用いてビジュアル化する。

さらに、選別によって除外された黒点４０ａは白抜き黒丸点４０ｂで表示し、かつ、当該区画の塗りつぶしパターン４８ａも除去する。

黒点４０ａは、１０μｍ×１０μｍの識別パターン領域１５内に３０個から５０個程度発生すると想定されるため、黒点４０ａの上限個数を１５として選別することによって、黒点４０ａが存在する区画数を過不足のない一定数とすることができる。上述したように、必要以上に黒点４０ａが存在する区画を増やすと、黒点４０ａの選別に要する処理時間が増加するデメリットが生じるからである。

次に、二値化識別パターンマップＧ３内の黒点４０ａの個数の上限を設定した二値化識別パターンマップＧ４の区画４８の座標を設定する。図１６は、１０×１０に区画化された、つまり、１０行×１０列の区画に対して、列方向（Ｘ軸方向）を座標０から９と定義し、行方向（Ｙ軸方向）を座標ＡからＫと定義した座標化識別パターンマップＧ５を示している。なお、行方向の座標設定では、“Ｉ”は“１”との区別が紛らわしいため、“Ｉ”をスキップしている。かかる座標表示を用いると、例えば、図１５に示す二値化識別パターンマップＧ４において紙面の左側上方の隅に位置する黒点４０ａは、図１６に示す座標化識別パターンマップＧ５上では、座標１Ｂとして表される区画に位置することになる。

Ａ行の０列からＫ行の９列に向かう順番にしたがって、黒点４０ａを含む１５区画の各座標を全て連結することで、３０桁の文字列コード５０が完成する。座標の連結方法として、まず、行単位で座標を連結する。図１６中に、行単位に座標を連結した文字列一覧Ｇ５ａを示す。行単位で連結された座標の文字列コードを、さらに行の順番に連結することにより、３０桁の文字列コード５０を生成する。

文字列コード５０の一例として、座標化識別パターンマップＧ５上の１５個に選別された黒点４０ａを文字列コード化すると、 “１Ｂ７Ｂ２Ｃ４Ｄ６Ｄ６Ｅ１Ｆ３Ｆ５Ｆ３Ｇ５Ｇ９Ｇ１Ｊ６Ｊ８Ｊ”で表される３０桁の文字列コード５０となる。

生成された文字列コード５０をデータベース（図示せず）に格納する。文字列コード５０として格納することで、二値化識別パターンマップＧ４のような画像形式で保存するよりもデータ容量を大幅に削減することができるというメリットがある。

文字列コード５０の生成において、全く同じ文字列コード５０が偶然に生成されてしまう現象が発生する確率は、一つのマップ内の全ての区画数である１００区画に対して１５区画の座標が一致する確率とみなせるため、順列で表すと_１００Ｐ_１５となる。_１００Ｐ_１５を計算すると、３．３１×１０^２９分の１となり、この確率値は限りなくゼロに近いと言える。すなわち、異なるチップ間で同一の文字列コード５０が発生する確率は限りなくゼロに等しい。

異なるチップで同一の文字列コード５０が生成されてしまうような極めて発生確率の低い現象が仮に発生した場合は、データベース内で文字列コード５０を検索した際にエラーが表示される。見かけ上、同一のチップが２つ存在することになるからである。しかしながら、例え多数のチップの中の１チップが別のチップと同一の文字列コード５０であることに起因してデータベースによって照合できない不具合が生じたとしても、チップ全体の生産にはほとんど影響しないため、何ら問題とはならない。

実施の形態１に係る半導体デバイス１００では、アンドープＩｎＧａＡｓＰ活性層２１の両側面をリッジ埋込層２６で埋め込む構造を採用することにより、電流狭窄と放熱性向上という効果を奏する。また、半導体デバイス１００では、Ｆｅドーピング濃度が高いためＦｅ元素が凝集しやすいＦｅドープ半絶縁性ＩｎＰによって構成されたＦｅドープ半絶縁性ＩｎＰ第１電流ブロック層２３と、Ｆｅドーピング濃度が低いためＦｅ元素が凝集しにくいＦｅドープ半絶縁性ＩｎＰによって構成されたＦｅドープ半絶縁性ＩｎＰ第２電流ブロック層２４とを組み合わせて、識別パターン領域１５に対応する領域をＦｅドープ半絶縁性ＩｎＰ第２電流ブロック層２４からｎ型ＩｎＰ基板２０の表面に至るまでエッチングすることによって、領域内でランダムに配置された針状構造物４０を有する識別パターン領域１５を容易に形成することが可能となる。

すなわち、実施の形態１に係る半導体デバイスの製造方法では、特許文献１に記載された微小マーキング方法のように転写プロセスを用いることなく、しかも、毎回ランダムに配置される針状構造物４０に基づくランダムな識別パターンを生成することが可能となるため、チップ製造情報が自動的に暗号化されるという効果を奏する。

＜実施の形態１に係る半導体デバイスの効果＞
以上、実施の形態１に係る半導体デバイスによると、チップ内にランダムに配置された針状構造物からなる識別パターン領域が設けられているので、チップごとに容易に識別が可能で、かつ、チップ製造情報が自動的に暗号化された半導体デバイスを得ることができるという効果を奏する。

＜実施の形態１に係る半導体デバイスの製造方法の効果＞
以上、実施の形態１に係る半導体デバイスの製造方法によると、転写プロセスを介さずに各チップ内にランダムに配置された針状構造物からなる識別パターン領域を容易に形成することができるので、チップごとに識別が可能で、かつ、チップ製造情報が自動的に暗号化された半導体デバイスを、複雑な製造工程を追加する必要もなく容易に製造することができるという効果を奏する。

＜実施の形態１に係る半導体デバイスの識別方法の効果＞
以上、実施の形態１に係る半導体デバイスの識別方法によると、チップ内に形成された針状構造物がランダムに配置された識別パターン領域を用いて半導体デバイスごとに識別するので、チップ製造情報が自動的に暗号化された半導体デバイスのチップごとの識別を容易に実施することが可能となる効果を奏する。

実施の形態２．
実施の形態２に係る半導体デバイス１１０について、図１７から図１９を用いて説明する。図１７は実施の形態２に係る半導体デバイス１１０の上面図を、図１８は半導体デバイス１１０の図１７に示すＡ－Ａ線の断面図を、図１９は半導体デバイス１１０の識別パターン領域１６内においてランダムに配置されたドーム状構造物４１の断面図をそれぞれ示す。実施の形態２に係る半導体デバイス１１０について、実施の形態１に係る半導体デバイス１００と異なる部分である識別パターン領域１６の構成について、以下に説明する。

実施の形態２に係る半導体デバイス１１０の識別パターン領域１６は、領域内でランダムに配置されたドーム状構造物４１を有している点で、実施の形態１に係る半導体デバイス１００の識別パターン領域１５が領域内でランダムに配置された針状構造物４０を有する点とは異なる。

図１９は半導体デバイス１１０の識別パターン領域１６におけるドーム状構造物４１、４２の断面図を示す。ドーム状構造物４１は、針状構造物４０を核としてＳｉＯ_２絶縁膜３１によって被覆された構成からなる。図１９の左側の図には１つの針状構造物４０を核としたドーム状構造物４１を、右側の図には２つの針状構造物４０を核としたドーム状構造物４２をそれぞれ示している。

２つの針状構造物４０を核としたドーム状構造物４２が形成されるのは、個別の２つの針状構造物４０が近接して生成されたため、針状構造物４０の生成後にＳｉＯ_２絶縁膜３１によって被覆される際に、２つの針状構造物４０が共通の核となって１つのドーム状構造物４２を形成するからである。

したがって、実施の形態２に係る半導体デバイス１１０では、識別パターン領域１６におけるドーム状構造物４１、４２の形状は上述の構造を有するため、実施の形態１の針状構造物４０の形状よりも必然的に大きくなる。また、識別パターン領域１６内のドーム状構造物４１、４２の個数は、同一面積内に形成される針状構造物４０の個数よりも少なくなる。複数の針状構造物４０が共通の核となって、１つのドーム状構造物４２を生成する場合が一定確率で発生するからである。以下、説明の便宜上、ドーム状構造物は全てドーム状構造物４１であるとする。

図２０は、識別パターン領域１６にランダムに分布するドーム状構造物４１の状態を表す画像Ｇ６の模式図である。識別パターン領域１６の画像Ｇ６内には、ドーム状構造物４１が撮像されている。画像Ｇ６ではドーム状構造物４１のサイズなどに依存して、画像がグレースケールの場合は濃淡が、画像がカラーの場合は色の変化が生じる。

次に、画像Ｇ６を二値化して、図２１に示すような白黒で表される二値化識別パターンマップＧ７に変換する。グレースケールの画像Ｇ６ではドーム状構造物４１はサイズに依存して濃淡が生じていたが、二値化によりドーム状構造物４１の部分の画像は黒点４１ａに変換され、ドーム状構造物４１に基づく識別パターンとして、より利用しやすい形態となる。

二値化識別パターンマップＧ７をさらに区画化する。上述したように、識別パターン領域１６のサイズが実施の形態１の識別パターン領域１５のサイズと同一である場合は、識別パターン領域１６内のドーム状構造物４１の個数は実施の形態１の針状構造物４０の個数よりも少なくなり、かつ、構造物としてのサイズは大きくなる。そこで、実施の形態２では、一区画の大きさ、つまり、一区画の面積を実施の形態１の一区画の４倍の面積に設定する。識別パターン領域１６のサイズの一例を１０μｍ×１０μｍとすると、一区画のサイズは２．０μｍ×２．０μｍとなる。図２２は、区画化の一例として５×５の区画４８ｃに区切られた二値化識別パターンマップＧ８を示す模式図である。区画内にドーム状構造物４１を表す二値化された黒点４１ａの一部でも存在すれば、黒点４１ａを含む区画の識別を容易にするために、塗りつぶしパターン４８ｄを用いて当該区画をビジュアル化する。

区画化された二値化識別パターンマップＧ８を、マップ内の黒点４１ａの個数の上限を設定した二値化識別パターンマップＧ９に変換する。図２３は、黒点４１ａの個数の上限の設定の一例として、上限値を５に設定した場合の二値化識別パターンマップＧ９を示す模式図である。黒点４１ａの個数の上限値を５としたのは、実施の形態２では実施の形態１の場合よりも区画数が少ないからである。また、一つの二値化識別パターンマップＧ８に必要以上に多数の黒点４１ａが存在する場合は、パターン認識が煩雑になり、かつ、処理時間が長くなるからである。

一つの二値化識別パターンマップＧ８内の黒点４１ａの個数に上限を設定する方法の一例として、実施の形態１の場合と同様に、黒点４１ａの面積が広い順に順位が高くなるように順位付けし、高い順位から順に上限の個数までの黒点４１ａを選別するという個数設定方法が挙げられる。選別された黒点４１ａを含む区画は、塗りつぶしパターン４８ｄを用いてビジュアル化する。なお、選別された黒点４１ａが複数の区画にまたがって存在する場合は、当該黒点４１ａが区画内に含まれる面積が最大である区画のみを塗りつぶしパターン４８ｄを用いてビジュアル化する。

さらに、選別によって除外された黒点４１ａは白抜き黒丸点４１ｂで表示し、かつ、当該区画の塗りつぶしパターン４８ｄも除去する。

次に、二値化識別パターンマップＧ８内の黒点４１ａの個数の上限を設定した二値化識別パターンマップＧ９の区画４８の座標を設定する。図２４は、５×５に区画化された、つまり、５行×５列の区画に対して、列方向（Ｘ軸方向）を座標０から４と定義し、行方向（Ｙ軸方向）を座標ＡからＥと定義した座標化識別パターンマップＧ１０を示している。かかる座標表示を用いると、例えば、図２３に示す二値化識別パターンマップＧ９において紙面の左側上方の隅に位置する黒点４１ａは、座標化識別パターンマップＧ１０上では座標０Ａとして表される区画に位置することになる。

Ａ行の０列からＥ行の４列に向かう順番にしたがって、黒点４１ａを含む５区画の各座標を全て連結することにより、１０桁の文字列コード５１が完成する。座標の連結方法として、まず、行単位で座標を連結する。図２４中に、行単位に座標を連結した文字列一覧Ｇ１０ａを示す。行単位で連結された座標の文字列コードを、さらに行の順番に連結することにより、１０桁の文字列コード５１を生成する。

実施の形態２において、異なるチップ間で全く同一の文字列コード５１が偶然に形成されてしまう現象が発生する確率は、一つのマップ内の全ての区画数である２５区画に対して５区画の座標が一致する確率となるため、順列で表すと_２５Ｐ_５となり、その確率は６，３７５，６００分の１となり、数百万個に対して１個程度は同一の文字列コード５１が生成される確率となる。すなわち、異なるチップ間で同一の文字列コード５１が発生する確率は限りなくゼロに等しい。

識別パターン領域１６においてランダムに配置される構造物のサイズを大きくして個数を減らす構成とする、すなわち、針状構造物４０にＳｉＯ_２絶縁膜３１を被覆してドーム状構造物４１を形成する利点は、構造物としての強度の向上にある。針状構造物４０の状態では、薬液処理による消滅、衝撃で折れて破壊されてしまうといった構造物として損なわれる可能性もありえる。そして、針状構造物４０が破壊される結果、同様のアルゴリズムで文字列コード５０を生成した際に、データベースに格納されている文字列コード５０と一致しない場合もあり得る。これに対して、実施の形態２において適用されるドーム状構造物４１は、図１９に示すように、針状構造物４０がＳｉＯ_２絶縁膜３１によって被覆される構造であるが、かかる構造ではＳｉＯ_２絶縁膜３１が針状構造物４０の保護膜として機能するので針状構造物４０自体よりも格段に強度が高まるため、製造プロセスあるいは衝撃で破壊されて無くなる様なケースは激減する。よって、識別パターンとしての信頼性が大幅に向上する。

また、ドーム状構造物４１の大きさは、実施の形態１の針状構造物４０と比べてサイズが大きいので、パターン認識においてより識別しやすいという効果も奏する。

＜実施の形態２に係る半導体デバイスの効果＞
以上、実施の形態２に係る半導体デバイスによると、チップ内に針状構造物を核としてＳｉＯ_２絶縁膜で被覆されたドーム状構造物がランダムに配置された識別パターン領域が設けられているので、チップごとの識別性が一層向上し、かつ、構造的により安定性の高いチップ製造情報が自動的に暗号化された半導体デバイスを得ることができるという効果を奏する。

＜実施の形態２に係る半導体デバイスの製造方法の効果＞
以上、実施の形態２に係る半導体デバイスの製造方法によると、針状構造物を核としてＳｉＯ_２絶縁膜で被覆することにより生成されたドーム状構造物がランダムに配置された識別パターン領域をチップごとに形成するので、チップごとの識別性が一層向上し、かつ、構造的により安定性の高いチップ製造情報が自動的に暗号化された半導体デバイスを、複雑な製造工程を追加する必要もなく容易に製造することができるという効果を奏する。

＜実施の形態２に係る半導体デバイスの識別方法の効果＞
以上、実施の形態２に係る半導体デバイスの識別方法によると、チップ内に形成されたドーム状構造物がランダムに配置された識別パターン領域を用いて半導体デバイスごとに識別するので、チップ製造情報が自動的に暗号化された半導体デバイスのチップごとの識別を容易に実施することが可能となる効果を奏する。

実施の形態３．
実施の形態３に係る半導体デバイス１２０の上面図を図２５に示す。実施の形態３に係る半導体デバイス１２０は、ランダムに配置された針状構造物４０を有する識別パターン領域１５ａ及び識別パターン領域１５ｂという２個の識別パターン領域を有する点に特徴がある。

識別パターン領域１５ａ及び識別パターン領域１５ｂを有する半導体デバイス１２０に対して、実施の形態１で説明した半導体デバイスの識別方法を用いて、２個の識別パターン領域１５ａ、１５ｂを個別に識別することによって、３０桁からなる文字列コード５０が２個得られる。この２個の文字列コード５０を使うことにより、異なるチップが２個の同一の文字列コード５０を有する確率は極めて小さくなるため、より安定に半導体デバイスの識別を実施することが可能となる。

実施の形態４．
実施の形態４に係る半導体デバイス１３０の上面図を図２６に示す。実施の形態４に係る半導体デバイス１３０は、ランダムに配置されたドーム状構造物４１を有する識別パターン領域１６ａ及び識別パターン領域１６ｂという２個の識別パターン領域を有する点に特徴がある。

識別パターン領域１６ａ及び識別パターン領域１６ｂを有する半導体デバイス１３０に対して、実施の形態２で説明した半導体デバイスの識別方法を用いて、２個の識別パターン領域１６ａ、１６ｂを個別に識別することによって、１０桁からなる文字列コード５１が２個得られる。この２個の文字列コード５１を使うことにより、異なるチップが２個の同一の文字列コード５１を有する確率は極めて小さくなるため、より安定に半導体デバイスの識別を実施することが可能となる。

半導体デバイス１３０に実施の形態２に係る半導体デバイスの識別方法を適用した場合は、１０桁からなる文字列コード５１が２個得られるが、この２個の文字列コード５１が全く同一の文字列コードになる確率は、６３，７５６，００２分の１となり、現実的には起こり得ない確率レベルまで下げることが可能となる。

実施の形態５．
実施の形態５に係る半導体デバイス１４０の上面図を図２７に示す。実施の形態５に係る半導体デバイス１４０は、ランダムに配置された針状構造物４０を有する識別パターン領域１５ａ、識別パターン領域１５ｂ及び識別パターン領域１５ｃという３個の識別パターン領域を有する点に特徴がある。識別パターン領域１５ａはメサストライプ溝Ｍ１Ｂに離間して設けられ、識別パターン領域１５ｂはメサストライプ溝Ｍ１Ｂに半分程度が重複して設けられ、識別パターン領域１５ｃはメサストライプ溝Ｍ１Ｂと完全に重複して設けられる。

３個の識別パターン領域１５ａ、識別パターン領域１５ｂ及び識別パターン領域１５ｃを有する半導体デバイス１４０に対して、実施の形態１において説明した半導体デバイスの識別方法を用いて、３個の識別パターン領域１５ａ、１５ｂ、１５ｃを個別に識別することによって、３０桁からなる文字列コード５０が３個得られる。この３個の文字列コード５０を使うことにより、異なるチップが３個の同一の文字列コード５０を有する確率は極めて小さくなるため、より安定に半導体デバイスの識別を実施することが可能となる。

実施の形態６．
実施の形態６に係る半導体デバイス１５０の上面図を図２８示す。実施の形態６に係る半導体デバイス１５０は、ランダムに配置されたドーム状構造物４１を有する識別パターン領域１６ａ、識別パターン領域１６ｂ及び識別パターン領域１６ｃという３個の識別パターン領域を有する点に特徴がある。識別パターン領域１６ａはメサストライプ溝Ｍ１Ｂに離間して設けられ、識別パターン領域１６ｂはメサストライプ溝Ｍ１Ｂに半分程度が重複して設けられ、識別パターン領域１６ｃはメサストライプ溝Ｍ１Ｂと完全に重複して設けられる。

３個の識別パターン領域を有する半導体デバイス１５０に対して、実施の形態２で説明した半導体デバイスの識別方法を用いて、３個の識別パターン領域１６ａ、１６ｂ、１６ｃを個別に識別することによって、１０桁からなる文字列コード５１が３個得られる。この３個の文字列コード５１を使うことにより、異なるチップが３個の同一の文字列コード５１を有する確率は極めて小さくなるため、より安定に半導体デバイスの識別を実施することが可能となる。

実施の形態７．
実施の形態７に係る半導体デバイス１６０の上面図を図２９に示す。実施の形態７に係る半導体デバイス１６０は、領域内にランダムに配置された針状構造物４０を有する識別パターン領域１５及び領域内にランダムに配置されたドーム状構造物４１を有する識別パターン領域１６という互いに異なる種類の構造物が配置された２個の識別パターン領域を有する点に特徴がある。

半導体デバイス１６０では、半導体デバイスの識別に必要な識別情報は相対的に多いものの構造的安定性に欠ける針状構造物４０を有する識別パターン領域１５と、半導体デバイスの識別に必要な識別情報は相対的に少ないものの構造的安定性に優れたドーム状構造物４１を有する識別パターン領域１６とを相補的に用いることが可能となるので、より安定に半導体デバイスの識別を実施することが可能となる。

実施の形態８．
実施の形態８に係る半導体デバイス１７０の上面図を図３０に示す。実施の形態８に係る半導体デバイス１７０は、実施の形態１に係る半導体デバイス１００に、さらに、変調器（ＥＡ）部を集積して、ＥＭＬデバイスとしている。図３０において、表面電極３０aが形成された領域は半導体レーザー部であり、表面電極３０ｂが形成された領域は変調器部である。

実施の形態８に係る半導体デバイス１７０では、変調器部と半導体レーザー部を有するＥＭＬデバイスの識別を容易に実施することが可能となる。

実施の形態９．
実施の形態９に係る半導体デバイスの識別方法について、実施の形態１及び２に係る半導体デバイスの識別方法と異なる部分を説明する。実施の形態９に係る半導体デバイスの識別方法では、実施の形態１及び２で得られる文字列コードのさらなる活用方法に関して、実際に製造業全般で活用するための工夫をしている。

実施の形態１及び２では、識別パターン領域１５、１６の画像をマップ化し、上位の区画に座標を定義することで文字列コード５０、５１を生成しているが、画像の撮影位置またはフォーカスがずれることなどの不具合によって文字列コードを１００％再現することが現実的ではない場合もあり得る。

図３１は、実施の形態２の場合において、半導体デバイスの製造時に生成した文字列コードと、製造後に再現される文字列コードの照合率を算出するプロセスを示している。各座標を示す数字とアルファベットの組み合わせを１つの情報として、それぞれを同じ桁同士で比較する。照合により一致した座標の割合が照合率となる。図３１の照合性確認において、丸印は製造時の文字列コード５１と製造後に復元した文字列コード５１の各座標間で一致した場合、バツ印は一致しない場合をそれぞれ示す。図３１に示す照合の一例では、製造時の文字列コード５１と製造後に復元した文字列コード５１の間の照合率は６０％となる。

図３２は実施の形態１の場合において、文字列コード５０の照合率を下げていった場合に、他の半導体デバイスにおいて同一の文字列コード５０が生成されてしまう確率を一覧にしたものである。図３２中のエリア数とは、識別パターン領域の個数を指す。なお、図３２では、便宜上、確率を表す数値の逆数を示している。したがって、図中の数値を１で割ることにより、実際の確率が得られる。

例えば針状構造物４０が形成された識別パターン領域１５が１個の場合は、照合率が少なくとも３３％以上あれば、複数の半導体デバイスの間で同一の文字列コード５０が生成される確率は約９０億分の１となる。針状構造物４０が形成された識別パターン領域１５が２個になると、照合率２０％以上でも複数の半導体デバイスの間で同一の文字列コード５０が生成される確率は約９０００億分の１となり、これは限りなくゼロに近いと言える。

図３３は実施の形態２の場合において、文字列コード５１の照合率を下げていった場合に、他の半導体デバイスにおいて同一の文字列コード５１が生成されてしまう確率を一覧にしたものである。図３３中のエリア数とは、識別パターン領域１６の個数を指す。例えばドーム状構造物４１が形成された識別パターン領域１６が２個の場合は、照合率が少なくとも６０％以上あれば、複数の半導体デバイスの間で同一の文字列コード５１が生成される確率は約２億分の１となる。ドーム状構造物４１が形成された識別パターン領域１６が３個になると、照合率４０％以上でも複数の半導体デバイスの間で同一の文字列コード５１が生成される確率は約２億分の１となる。

実施の形態３に係る半導体デバイスの識別方法では、実施の形態１または２に係る半導体デバイスの識別方法を用いることに加えて、さらに、出荷した半導体デバイスが何らかの不良で返品された場合に、製造時と同様のアルゴリズムで文字列コードを再現し、データベースに格納された文字列コードと照合することで、ウエハプロセスの履歴、社内のテストの結果などのチップ製造情報を確認することが可能となり、同様の不具合が起きる可能性がある製品を取りこぼしなく迅速に回収することが可能となるという効果を奏する。

また、不良要因の推定、あるいは今後製造する製品で同様の不具合が起きない様に製造プロセスにフィードバックをかけることも可能となる。また、製造段階においてもチップ状態のテスト結果とモジュールなどに組み込んだ後のテスト結果をチップ単位で紐づけて管理できるようになるため、前工程で不良品を前落としする、テストを簡略化することなどが可能となり、生産性向上も期待できる。

＜実施の形態１から３に係る半導体デバイスの識別方法の効果＞
本願に開示される半導体デバイスの識別方法によると、チップ単体とウエハプロセスとの紐づけが容易になるため不良チップの履歴確認が可能になり、製造プロセスに効率的なフィードバックをかけられるようになるため、半導体デバイスの品質改善効率が向上し、かつ、迅速なクレーム対応が可能となる効果を奏する。また、半導体デバイスのチップテストの結果と組立後のモジュール状態の半導体デバイスのテスト結果とをチップ単位で比較することも容易となり、検査の簡略化及び後工程における部品のロスコストの低減化が図れるという効果を奏する。

本開示は、様々な例示的な実施の形態及び実施例が記載されているが、１つ、または複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。

従って、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。

１５、１５ａ、１５ｂ、１５ｃ、１６、１６ａ、１６ｂ、１６ｃ 識別パターン領域、２０ ｎ型ＩｎＰ基板、２１ アンドープＩｎＧａＡｓＰ活性層、２１ａ アンドープＡｌＧａＩｎＡｓ活性層、２２ ｐ型ＩｎＰクラッド層、２３ Ｆｅドープ半絶縁性ＩｎＰ第１電流ブロック層、２４ Ｆｅドープ半絶縁性ＩｎＰ第２電流ブロック層、２５ ｎ型ＩｎＰ拡散防止層、２５ａ アンドープＩｎＰ拡散防止層、２６ リッジ埋込層、２７ ｐ型ＩｎＧａＡｓＰコンタクト層、３０、３０ａ、３０ｂ 表面電極、３１ 絶縁膜、３２ 裏面電極、４０ 針状構造物、４０ａ、４１ａ 黒点、４０ｂ、４１ｂ 白抜き黒丸点、４１、４２ ドーム状構造物、４６ 半導体デバイスアレイ、４７ ウエハ、４８、４８ｃ 区画、４８ａ、４８ｄ 塗りつぶしパターン、５０、５１ 文字列コード、１００、１００ａ、１１０、１２０、１３０、１４０、１５０、１６０、１７０ 半導体デバイス

Claims (13)

1. 第１導電型のＩｎＰ基板と、
   前記第１導電型のＩｎＰ基板上に形成され、前記第１導電型のＩｎＰ基板の一部、活性層及び第２導電型のＩｎＰクラッド層からなるストライプ状のリッジ構造と、
   前記リッジ構造の両側面に埋め込まれた少なくともＦｅドープ半絶縁性ＩｎＰ第１電流ブロック層及びＦｅドープ半絶縁性ＩｎＰ第２電流ブロック層からなるリッジ埋込層と、
   前記第１導電型のＩｎＰ基板上の予め設定された部位に設けられた識別パターン領域と、
   前記識別パターン領域内で、ランダムな位置に形成された複数の針状を呈する針状構造物または前記針状構造物に絶縁膜が被覆されたドーム状構造物のいずれか一方または両方と、
   を備える半導体デバイス。
2. 前記針状構造物は少なくともＩｎＰで構成されることを特徴とする請求項１に記載の半導体デバイス。
3. 前記識別パターン領域は複数個からなり、前記複数個の識別パターン領域の一部には前記ドーム状構造物が形成され、前記複数個の識別パターン領域の残りの一部には前記針状構造物が形成されることを特徴とする請求項１または２に記載の半導体デバイス。
4. 前記Ｆｅドープ半絶縁性ＩｎＰ第１電流ブロック層のＦｅドーピング濃度は、前記Ｆｅドープ半絶縁性ＩｎＰ第２電流ブロック層のＦｅドーピング濃度よりも高いことを特徴とする請求項１から３のいずれか１項に記載の半導体デバイス。
5. 前記リッジ構造の頂面及び前記リッジ埋込層の表面に形成された前記第２導電型のＩｎＰクラッド層の残余の部分及び第２導電型のコンタクト層と、
   前記リッジ構造を中心として両側面側に前記第２導電型のコンタクト層から前記Ｆｅドープ半絶縁性ＩｎＰ第１電流ブロック層内に達するメサストライプ溝と、をさらに備え、
   前記識別パターン領域は、上面視において、前記メサストライプ溝と接して設けられることを特徴とする請求項１から４のいずれか１項に記載の半導体デバイス。
6. 前記リッジ構造の頂面及び前記リッジ埋込層の表面に形成された前記第２導電型のＩｎＰクラッド層の残余の部分及び第２導電型のコンタクト層と、
   前記リッジ構造を中心として両側面側に前記第２導電型のコンタクト層から前記Ｆｅドープ半絶縁性ＩｎＰ第１電流ブロック層内に達するメサストライプ溝と、をさらに備え、
   前記識別パターン領域は、上面視において、前記メサストライプ溝と重複して設けられることを特徴とする請求項１から４のいずれか１項に記載の半導体デバイス。
7. 前記リッジ構造の頂面及び前記リッジ埋込層の表面に形成された前記第２導電型のＩｎＰクラッド層の残余の部分及び第２導電型のコンタクト層と、
   前記リッジ構造を中心として両側面側に前記第２導電型のコンタクト層から前記Ｆｅドープ半絶縁性ＩｎＰ第１電流ブロック層内に達するメサストライプ溝と、をさらに備え、
   前記識別パターン領域は、上面視において、前記メサストライプ溝と離間して設けられることを特徴とする請求項１から４のいずれか１項に記載の半導体デバイス。
8. 請求項１から７のいずれか１項に記載の半導体デバイスの上面から、前記識別パターン領域の画像を撮像するステップと、
   前記画像を二値化マップに変換するステップと、
   前記二値化マップの各黒点に対して面積を基準として面積が広いほど高く順位付けするステップと、
   順位付けされた前記各黒点の中から、順位の高い順に予め設定された個数を選別するステップと、
   を備える半導体デバイスの識別方法。
9. 前記識別パターン領域を複数の領域に区画化し、区画ごとに前記黒点が存在するか否かを判定する請求項８に記載の半導体デバイスの識別方法。
10. 前記区画化された各区画の座標をそれぞれ設定し、前記各黒点が存在する区画ごとの座標を規定した法則に基づき結合することにより文字列コードを生成することを特徴とする請求項９に記載の半導体デバイスの識別方法。
11. 前記半導体デバイスの製造時に作成した前記文字列コードと前記半導体デバイスの製造後に復元した前記文字列コードとをデータ照合することにより照合率を算出し、前記照合率を基準として判定することを特徴とする請求項１０に記載の半導体デバイスの識別方法。
12. 第１導電型のＩｎＰ基板上に、活性層及び第２導電型のＩｎＰクラッド層を順次結晶成長する工程と、
    前記第１導電型のＩｎＰ基板の一部、前記活性層及び前記第２導電型のＩｎＰクラッド層をエッチングすることにより、ストライプ状のリッジ構造を形成する工程と、
    前記リッジ構造の両側面を埋め込む、少なくともＦｅドープ半絶縁性ＩｎＰ第１電流ブロック層及び前記Ｆｅドープ半絶縁性ＩｎＰ第１電流ブロック層のＦｅドーピング濃度よりも低いＦｅドープ半絶縁性ＩｎＰ第２電流ブロック層からなるリッジ埋込層を結晶成長する工程と、
    前記リッジ構造の頂面及び前記リッジ埋込層の表面に前記第２導電型のＩｎＰクラッド層の残余の部分及び第２導電型のコンタクト層を順次結晶成長する工程と、
    前記リッジ構造の両側面に前記第２導電型のコンタクト層から前記Ｆｅドープ半絶縁性ＩｎＰ第２電流ブロック層内に達するメサストライプ溝をエッチングにより形成すると同時に識別パターン領域に予定されている部位に開口部を形成する工程と、
    前記開口部の前記Ｆｅドープ半絶縁性ＩｎＰ第２電流ブロック層及び前記Ｆｅドープ半絶縁性ＩｎＰ第１電流ブロック層をエッチングによって除去するとともに針状を呈する針状構造物を形成する工程と、
    を備える半導体デバイスの製造方法。
13. 前記針状構造物を絶縁膜で被覆することによりドーム状構造物を形成することを特徴とする請求項１２に記載の半導体デバイスの製造方法。

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