JP7272787B2 - 発光表示装置 - Google Patents

Description

本発明は、発光表示装置に関する。

従来、アクティブマトリクス型の表示装置では、ゲート線毎に画素に対して画素値が電圧値として書き込まれ、それに伴ってライン単位で、すなわち行毎又は列毎に画素の表示が更新される。

他方で、このような表示装置に表示される映像は、一般に、画像センサが設けられたカメラにより取得される。
そして、動画像撮影の際のシャッター方式は、画素値を順次取得するローリングシャッター方式と、全画素で同一時刻に画素値を一括で取得するグローバルシャッター方式とに大別されるが、グローバルシャッター方式の画像センサを設けたカメラを用いることで、被写体の動きを正確に捉えることができる。

従来技術の一例である特許文献１には、撮像した画像データに対し、高精度にローリングシャッター歪みを補正する技術が開示されている。

特開２０１７－５９９９８号公報

しかしながら、上記従来技術のようにグローバルシャッター方式により撮像された動画像であっても、カメラと被写体との相対位置の変化の速度によっては、表示画像は歪みを伴って表示され、歪みを伴う画像が知覚される、という問題があった。

本発明は、上記に鑑みてなされたものであって、動画像に歪みを生じることなく、安定して高品質な表示が可能な技術を提供することを目的とする。

上述の課題を解決して目的を達成する本発明は、第１の電源線と発光素子との間に駆動トランジスタが配された複数の画素がマトリクス状に配置された発光表示装置であって、複数の前記画素の各々は、データ線とデータ保持部との接続を制御するゲートトランジスタと、前記データ保持部と前記駆動トランジスタのゲートとの接続を制御する伝達トランジスタと、前記駆動トランジスタのゲートと前記第１の電源線とは異なる電位の第２電源線との接続を制御するリセットトランジスタとを備え、１フレームにおけるデータが全画素の前記データ保持部に書き込まれた後に、前記伝達トランジスタのオンするタイミングが制御されることで、リセットされた前記駆動トランジスタのゲートに対し、前記データ保持部のデータが書き込まれる発光表示装置である。

上記発光表示装置は、前記伝達トランジスタのオンするタイミングが全画素において同時であり、リセットされた前記駆動トランジスタのゲートは前記第２の電源線の電位であり、前記データ保持部のデータは全画素において同時に書き込まれることが好ましい。

上記発光表示装置は、前記駆動トランジスタのゲートのリセットは、１フレームにおけるデータが全画素の前記データ保持部に書き込まれた後に行われてもよい。

又は、上記発光表示装置は、前記駆動トランジスタのゲートのリセットは、１フレームにおけるデータの前記データ保持部への書き込み中に行われてもよい。

又は、上記発光表示装置は、前記ゲートトランジスタをオンする第１パルスのパルス幅は、前記伝達トランジスタをオンする第２パルスのパルス幅よりも大きく、前記第２パルスのパルス幅は、前記リセットトランジスタをオンする第３パルスのパルス幅よりも大きくしてもよい。

又は、上記発光表示装置は、前記ゲートトランジスタをオンする第１パルス、前記伝達トランジスタをオンする第２パルス及び前記リセットトランジスタをオンする第３パルスは、オン時の電位が前記第１の電源線の電位よりも高く、オフ時の電位が前記第１の電源線の電位よりも低くしてもよい。

又は、上記発光表示装置は、前記伝達トランジスタのオンするタイミングがゲート線間で異なるように遅延し、リセットされた前記駆動トランジスタのゲートは前記第２の電源線の電位であってもよい。

又は、上記発光表示装置は、前記伝達トランジスタのオンするタイミングが、全画素において同時とする動作モードと、ゲート線毎に制御する動作モードとを切り替え可能であり、リセットされた前記駆動トランジスタのゲートは前記第２の電源線の電位であってもよい。

本発明によれば、動画像に歪みを生じることなく、安定して高品質な表示が可能な技術を提供することができる、という効果を奏する。

図１は、実施形態に係る発光表示装置の全体構成を示すブロック図である。 図２は、図１に示す破線で囲んだ画素の画素回路を示す図である。 図３は、図２に示す画素の画素回路の動作を説明する第１のタイミングチャートである。 図４は、図２に示す画素の画素回路の動作を説明する第２のタイミングチャートである。 図５は、実施形態に係る発光表示装置の全体構成の変形例の概略を示すブロック図である。

以下、添付図面を参照して、本発明を実施するための形態について説明する。
ただし、本発明は、以下の実施形態の記載によって限定解釈されるものではない。

＜実施形態＞
図１は、本実施形態に係る発光表示装置１０の全体構成を示すブロック図である。
図１に示す発光表示装置１０は、制御部１１と、データ駆動部１２と、ゲート駆動部１３と、信号制御部１４と、電源電圧生成部１５と、マトリクス状に配置された複数の画素１００とを備える。
なお、図１には、複数の画素１００の一部のみを抜き出して３行×３列で示しているが、実際には図１に示すよりも多くの画素が配置されているものとする。

制御部１１は、データ駆動部１２と、ゲート駆動部１３と、信号制御部１４とを制御するための制御信号を出力する。

データ駆動部１２は、制御部１１からの制御信号に基づいて、複数のデータ線Ｄａｔａにデータ信号を出力する駆動回路である。
データ駆動部１２は、例えば、制御部１１からの制御信号に含まれるＲＧＢ信号が第１のラッチ回路に入力され、第１のラッチ回路の出力信号がガンマ補正されて第２のラッチ回路に入力され、第２のラッチ回路の出力信号がＤＡ（Digital to Analog）コンバータに入力されてデータ信号を出力する構成とする。

ゲート駆動部１３は、制御部１１からの制御信号に基づいて、複数のゲート線Ｇａｔｅ（ｎ），Ｇａｔｅ（ｎ＋１），Ｇａｔｅ（ｎ＋２）の各々にゲート信号を出力する駆動回路である。
ゲート駆動部１３は、例えば、複数のストレージが設けられたシフトレジスタを含む構成とする。
なお、ｎは自然数である。

信号制御部１４は、伝達信号制御部１４１と、リセット信号制御部１４２とを備える。
伝達信号制御部１４１は、制御部１１からの信号に基づいて、各行に対して伝達信号Ｔｒａｎｓを生成し、タイミングを制御して出力する信号生成回路である。
リセット信号制御部１４２は、制御部１１からの信号に基づいて、各行に対してリセット信号Ｒｅｓｅｔを生成し、タイミングを制御して出力する信号生成回路である。

電源電圧生成部１５は、高電源電圧ＶＤＤの高電圧電源線及び低電源電圧ＶＳＳの低電圧電源線が接続されてこれらの電圧を制御する電圧制御回路である。

図２は、図１に示す破線で囲んだ画素１００の画素回路を示す図である。
図２に示す画素１００には、ＴＦＴ（Thin Film Transistor）であるトランジスタ１０１，１０２，１０３，１０４と、容量素子１０５，１０６と、発光素子１０７とが設けられている。
ここで、トランジスタ１０１，１０２，１０３，１０４はｎ型ＴＦＴであるが、これに限定されるものではなく、画素回路をｐ型ＴＦＴにより構成してもよい。
また、トランジスタ１０１はゲートトランジスタであり、トランジスタ１０２は伝達トランジスタであり、トランジスタ１０３は駆動トランジスタであり、トランジスタ１０４はリセットトランジスタである。

また、図２には、データ線Ｄａｔａと、ゲート線Ｇａｔｅと、伝達信号線Ｔｒａｎｓと、リセット信号線Ｒｅｓｅｔと、第１電源線である高電源電圧ＶＤＤの高電圧電源線と、第２電源線である低電源電圧ＶＳＳの低電圧電源線とが示されている。

なお、高電源電圧ＶＤＤ及び低電源電圧ＶＳＳは固定電圧であり、高電源電圧ＶＤＤは低電源電圧ＶＳＳよりも大きい。

また、図２には、第１ノードＮ１、第２ノードＮ２及び第３ノードＮ３が示されている。
第１ノードＮ１は、トランジスタ１０１のソースドレインの一方と、トランジスタ１０２のソースドレインの一方と、容量素子１０５の一方の電極とに接続されたノードであり、データ保持部である。
第２ノードＮ２は、トランジスタ１０２のソースドレインの他方と、トランジスタ１０３のゲートと、トランジスタ１０４のソースドレインの一方と、容量素子１０６の一方の電極とに接続されたノードである。
第３ノードＮ３は、トランジスタ１０３のソースドレインの一方と、容量素子１０６の他方の電極と、発光素子１０７のアノードとに接続されたノードである。

第１トランジスタであるトランジスタ１０１のゲートはゲート線Ｇａｔｅに接続され、ソースドレインの一方は第１ノードＮ１に接続され、ソースドレインの他方はデータ線Ｄａｔａに接続されている。

第２トランジスタであるトランジスタ１０２のゲートは伝達信号線Ｔｒａｎｓに接続され、ソースドレインの一方は第１ノードＮ１に接続され、ソースドレインの他方は第２ノードＮ２に接続されている。

第３トランジスタであるトランジスタ１０３のゲートは第２ノードＮ２に接続され、ソースドレインの一方は第３ノードＮ３に接続され、ソースドレインの他方は高電源電圧ＶＤＤの第１電源線である高電圧電源線に接続されている。

第４トランジスタであるトランジスタ１０４のゲートはリセット信号線Ｒｅｓｅｔに接続され、ソースドレインの一方は第２ノードＮ２に接続され、ソースドレインの他方は低電源電圧ＶＳＳの第２電源線である低電圧電源線に接続されている。

第１容量素子である容量素子１０５の一方の電極は第１ノードＮ１に接続され、他方の電極は低電源電圧ＶＳＳの第２電源線である低電圧電源線に接続されている。

第２容量素子である容量素子１０６の一方の電極は第２ノードＮ２に接続され、他方の電極は第３ノードＮ３に接続されている。

発光素子１０７のアノードは第３ノードＮ３に接続され、カソードは低電源電圧ＶＳＳの第２電源線である低電圧電源線に接続されている。

次に、図２に示す画素回路の動作について説明する。
図３は、図２に示す画素１００の画素回路の動作を説明する第１のタイミングチャートである。
図３には、第０から第Ｎのゲート線の電圧ＶＧａｔｅ（ｉ）（ｉ＝０，１，・・・，Ｎ）と、リセット信号線の電圧ＶＲｅｓｅｔと、伝達信号線の電圧ＶＴｒａｎｓとが示されている。

ゲート線の電圧ＶＧａｔｅ＿ｉ、リセット信号線の電圧ＶＲｅｓｅｔ及び伝達信号線の電圧ＶＴｒａｎｓは、いずれもＶ（Ｌ），Ｖ（Ｈ）のいずれかである。
また、各々の配線におけるＶ（Ｌ），Ｖ（Ｈ）の大小関係は、Ｖ（Ｌ）＜Ｖ（Ｈ）である。

まず、ゲート駆動部１３は、図３に示すように、ｉ＝０のゲート線からｉ＝Ｎのゲート線までに順次ゲート信号を出力していくことでトランジスタ１０１をオンさせ、画素１００の各々に設けられたデータ保持部である第１ノードＮ１にデータ信号を書き込んでいく。

そして、ｉ＝Ｎのゲート線にデータ信号が書き込まれた後に、リセット信号制御部１４２が、画素１００のすべてにリセット信号を出力することでトランジスタ１０４をオンさせ、画素１００の各々に設けられた第２ノードＮ２を低電圧電源線に接続させて第２ノードＮ２の電圧をＶｓｓにする。
このようにして各画素に保持された前フレーム分のデータがリセットされる。

次に、すべての画素の第２ノードＮ２がリセットされた状態で、伝達信号制御部１４１が、画素１００のすべてに伝達信号を出力することでトランジスタ１０２をオンさせ、第１ノードＮ１の電荷を第２ノードＮ２にすべての画素で同時に伝達させる。
これによりトランジスタ１０３は、第２ノードＮ２の電荷に応じてオン又はオフする。
トランジスタ１０３がオフした状態では第３ノードＮ３の電圧は変化しないため、発光素子１０７は発光しない。
トランジスタ１０３がオンすると、第３ノードＮ３の電圧は第２ノードＮ２の電荷に応じたオン状態となることで、トランジスタ１０３には第２ノードＮ２の電荷に応じた電流が流れ、発光素子１０７はこの電流に応じて発光する。

このように、図３によれば、各ゲート線に対して順次ゲート信号を出力して第１ノードＮ１にデータ信号を蓄積させ、１フレーム分のすべてのゲート信号が出力された後にすべての画素に対してリセット信号を出力することですべての第２ノードＮ２をリセットさせ、第２ノードＮ２がリセットされた状態ですべての画素に対して伝達信号を出力して第１ノードＮ１に蓄積された電荷をすべての画素で同時に第３ノードＮ３に伝達させることで、画面全体で画素表示の更新が同時に行われることになる。

ただし、本発明は図３に示す形態に限定されるものではなく、第２ノードＮ２のリセットは１フレーム分のすべてのゲート信号が出力された後に行われなくてもよい。
すなわち、第１ノードＮ１への書き込みが１フレームの途中まで行われたタイミングで第２ノードＮ２がリセットされてもよい。

図４は、図２に示す画素１００の画素回路の動作を説明する第２のタイミングチャートである。
図４に示すタイミングチャートでは、ゲート信号及び伝達信号の出力タイミングは図３に示すタイミングチャートと同じであるものの、リセット信号の出力タイミングは画素１００の各々に設けられた第１ノードＮ１へのデータ信号の書き込み中である。
第１ノードＮ１と第２ノードＮ２との間に設けられたトランジスタ１０２はオフしているため、図４に示すように第１ノードＮ１へのデータ信号の書き込み中に第２ノードＮ２をリセットしてもよい。

なお、図３，４において、第１パルスであるゲート信号Ｇａｔｅのパルス幅は第２パルスである伝達信号のパルス幅よりも大きく、第２パルスである伝達信号Ｔｒａｎｓのパルス幅は第３パルスであるリセット信号Ｒｅｓｅｔのパルス幅よりも大きくしてもよい。
これは、第１ノードＮ１への画素値書き込みではデータ信号とゲート信号とのタイミング関係等を考慮することを要するが、第１ノードＮ１から第２ノードＮ２への電荷の伝達ではこのようなタイミング関係等の考慮が不要であり、また、リセットについては、トランジスタ１０４のソースがＶｓｓ固定であるため、ソース電位がＶｓｓよりも高くなるトランジスタ１０２よりも同一程度のサイズであれば駆動電流が大きく、動作速度が速いからである。

また、トランジスタ１０１をオンする第１パルス、トランジスタ１０２をオンする第２パルス及びトランジスタ１０３をオンする第３パルスは、オン時の電位が高電源電圧ＶＤＤよりも高く、オフ時の電位が低電源電圧ＶＳＳよりも低くしてもよい。
これにより、各トランジスタのオンオフの制御を確実に行い、各トランジスタのオン時のデータ信号の書き込み及び第１ノードＮ１から第２ノードＮ２への伝達をスムースに行うとともに各トランジスタのオフ時のリーク電流を低減して第１ノードＮ１および第２ノードＮ２に保持した電荷量の変動を抑制することができる。

また、トランジスタ１０１のトランジスタ特性とトランジスタ１０２のトランジスタ特性とを揃えて、ゲート信号のパルスの振幅である電圧ＶＧａｔｅ（ｉ）（ｉ＝０，１，・・・，Ｎ）の大きさと、リセット信号のパルスの振幅である電圧ＶＲｅｓｅｔとは同程度の大きさとすることが好ましい。
これは、トランジスタ１０１のオン状態とトランジスタ１０２のオン状態とを同程度とするためである。

なお、図１に示す発光表示装置１０は、伝達信号制御部１４１を備えるが、本発明はこれに限定されるものではない。
伝達信号制御部１４１に代えて、伝達信号を遅延させる伝達信号バッファ部が設けられていてもよい。
伝達信号バッファ部における遅延を、例えばゲート線毎に順次異ならせ、又は複数のゲート線を含むゲート線群毎に順次異ならせることで、グラウンドバウンスを抑制することが可能である。
又は、全画素が同時にオンしたように見える時間以内でランダムに遅延を変えてもよい。

又は、伝達信号制御部１４１に代えて、伝達信号のタイミングをライン毎に制御する伝達信号タイミング制御部が設けられていてもよい。
伝達信号タイミング制御部によって、伝達トランジスタであるトランジスタ１０２をオンするタイミングをゲート線毎に制御すると、ローリングシャッター方式で撮影した動画の表示を行うことも可能である。
例えば、各画素においてゲート信号Ｇａｔｅのオフのある一定時間の後に伝達信号Ｔｒａｎｓをオンすることで従来の表示装置と同様の表示を行うことが可能である。

又は、伝達信号制御部１４１が、全画素を同時にオンする動作モードと、上記の伝達信号タイミング制御部のように伝達トランジスタであるトランジスタ１０２をオンするタイミングをゲート線毎に制御する動作モードとを切り替え可能であってもよい。
このように動作モードを切り替え可能とすると、撮影時の方式によらず様々な動画像を安定して高品質に表示することが可能となる。

なお、図１に示す発光表示装置１０は、伝達信号Ｔｒａｎｓ及びリセット信号Ｒｅｓｅｔを各行に対して出力しているが、本発明はこれに限定されるものではない。
図５は、本実施形態に係る発光表示装置の全体構成の変形例の概略を示すブロック図である。
図５に示す発光表示装置１０ａは、図１に示す発光表示装置１０における電源電圧生成部１５の位置に信号制御部１４が配置され、信号制御部１４の位置に電源電圧生成部１５が配置されており、伝達信号Ｔｒａｎｓ及びリセット信号Ｒｅｓｅｔは、タイミングを制御して各列に対して出力されている。
このように、伝達信号Ｔｒａｎｓ及びリセット信号Ｒｅｓｅｔは、各列に対して出力されてもよい。

上述のように、本実施形態に係る発光表示装置によれば、書き込み画素値が第１ノードＮ１に一時的に保持され、リセットされた第２ノードＮ２に対して画素値が書き込まれるタイミングを制御することで、動画像に歪みを生じることなく、安定して高品質な表示が可能である。
特に、第２ノードＮ２に対して画素値が書き込まれるタイミングを全画素で同時とすることで、動画像に歪みを生じることなく、安定して高品質な表示が可能である。

また、本実施形態に係る発光表示装置では、画素値の書き込み前にリセットトランジスタによって画素値のリセットが行われているが、これにより黒表示状態を挿入可能であり、動画像の動きぼけを低減させることができる。

なお、本発明は、上述の実施形態に限定されるものではなく、上述の構成に対して、構成要素の付加、削除又は転換を行った様々な変形例も含むものとする。

１０，１０ａ 発光表示装置
１１ 制御部
１２ データ駆動部
１３ ゲート駆動部
１４ 信号制御部
１５ 電源電圧生成部
１００ 画素
１０１，１０２，１０３，１０４ トランジスタ
１０５，１０６ 容量素子
１０７ 発光素子
１４１ 伝達信号制御部
１４２ リセット信号制御部

Claims (8)

1. 第１の電源線と発光素子との間に駆動トランジスタが配された複数の画素がマトリクス状に配置された発光表示装置であって、
   複数の前記画素の各々は、
   データ線とデータ保持部との接続を制御するゲートトランジスタと、
   前記データ保持部と前記駆動トランジスタのゲートとの接続を制御する伝達トランジスタと、
   前記駆動トランジスタのゲートと前記第１の電源線とは異なる電位の第２の電源線との接続を制御するリセットトランジスタとを備え、
   １フレームにおけるデータが全画素の前記データ保持部に書き込まれた後に、前記伝達トランジスタのオンするタイミングが制御されることで、リセットされた前記駆動トランジスタのゲートに対し、前記データ保持部のデータが書き込まれ、
   前記ゲートトランジスタをオンする第１パルスのパルス幅は、前記伝達トランジスタをオンする第２パルスのパルス幅よりも大きく、
   前記第２パルスのパルス幅は、前記リセットトランジスタをオンする第３パルスのパルス幅よりも大きい、発光表示装置。
2. 前記伝達トランジスタのオンするタイミングが全画素において同時であり、
   リセットされた前記駆動トランジスタのゲートは前記第２の電源線の電位であり、
   前記データ保持部のデータは全画素において同時に書き込まれる請求項１に記載の発光表示装置。
3. 前記駆動トランジスタのゲートのリセットは、１フレームにおけるデータが全画素の前記データ保持部に書き込まれた後に行われる請求項１又は２に記載の発光表示装置。
4. 前記駆動トランジスタのゲートのリセットは、１フレームにおけるデータの前記データ保持部への書き込み中に行われる請求項１又は２に記載の発光表示装置。
5. 前記ゲートトランジスタをオンする第１パルス、前記伝達トランジスタをオンする第２パルス及び前記リセットトランジスタをオンする第３パルスは、オン時の電位が前記第１の電源線の電位よりも高く、オフ時の電位が前記第１の電源線の電位よりも低い請求項１から３のいずれか一項に記載の発光表示装置。
6. 前記伝達トランジスタのオンするタイミングがゲート線間で異なるように遅延し、
   リセットされた前記駆動トランジスタのゲートは前記第２の電源線の電位である請求項１に記載の発光表示装置。
7. 前記伝達トランジスタのオンするタイミングが、全画素において同時とする動作モードと、ゲート線毎に制御する動作モードとを切り替え可能であり、
   リセットされた前記駆動トランジスタのゲートは前記第２の電源線の電位である請求項１に記載の発光表示装置。
8. 前記伝達トランジスタのオンするタイミングが、それぞれが複数のゲート線を有するゲート線群毎に異なるように遅延する、請求項１に記載の発光表示装置。

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