JP7264095B2 - 電力変換装置 - Google Patents

Description

本発明は、電力変換装置に関する。

例えば特許文献１には、スイッチング素子としてのＩＧＢＴを駆動させるドライバ回路が記載されている。特許文献１に記載のドライバ回路は、スイッチング損失の低減とサージ電圧又はサージ電流の低減との両立を図るために、エミッタ配線のインダクタンス分にて発生する逆起電力としての誘起電圧をフィードバックさせるアクティブゲート制御を行っている。

特開２００４－４８８４３号公報

ここで、エミッタ配線のインダクタンス分のようなスイッチング素子内の寄生インダクタンスによって生じる逆起電力を検出するためには、通常寄生インダクタンスを無視できるような専用の端子を設ける必要がある。このため、上記のような専用の端子を有さないスイッチング素子に対しては、スイッチング素子内の寄生インダクタンスによって生じる逆起電力を用いたフィードバックを行うことができず、汎用性において不都合が生じ得る場合がある。

本発明は、上述した事情を鑑みてなされたものであり、その目的はスイッチング素子内の寄生インダクタンスによって生じる逆起電力を用いたフィードバックを行う構成において汎用性の向上を図ることができる電力変換装置を提供することである。

上記目的を達成する電力変換装置は、制御端子、及び、印加電流を流すための複数の印加端子を有するスイッチング素子と、前記スイッチング素子を駆動させるドライバ回路と、前記スイッチング素子と前記ドライバ回路とを接続する複数の配線と、を備え、前記ドライバ回路は、外部指令電圧が入力される外部入力端子と、基準電位に接続される基準電位端子と、前記印加電流の変化によって生じる逆起電力が入力されるフィードバック入力端子と、前記外部指令電圧と前記逆起電力とが入力されるものであって、前記外部指令電圧及び前記逆起電力を加算する加算回路と、前記加算回路によって加算された加算電圧が出力される加算出力端子と、を備え、前記複数の配線は、前記制御端子と前記加算出力端子とを接続する制御配線と、前記印加電流が流れるものであって前記フィードバック入力端子に接続されたメイン印加配線と、前記基準電位端子に接続された信号印加配線と、を有し、前記複数の印加端子は、前記メイン印加配線に接続され、前記印加電流が流れるメイン印加端子と、前記メイン印加端子とは異なる前記印加端子であって、前記信号印加配線に接続される信号印加端子と、を有し、前記逆起電力は、前記スイッチング素子内の寄生インダクタンスを含むインダクタンス成分によって生じるものであって、前記フィードバック入力端子に入力される電位と前記基準電位との電位差であることを特徴とする。

かかる構成によれば、逆起電力と外部指令電圧とが加算された加算電圧が加算出力端子を介して制御端子に向けて出力される。これにより、逆起電力がフィードバックされた加算電圧を制御端子に入力させることができるため、損失の低減とサージの低減との両立を図ることができる。

ここで、印加電流を流すための複数の印加端子の一部である信号印加端子は、信号印加配線及び基準電位端子を介して基準電位に接続される。そして、ドライバ回路のフィードバック入力端子には、メイン印加配線を介して、印加電流が流れるメイン印加端子が接続される。これにより、ドライバ回路において、基準電位とフィードバック入力端子に入力される電位との電位差である逆起電力を検出できる。したがって、印加電流を流すための複数の印加端子の一部を用いて、逆起電力を検出できる。よって、専用の端子を設けることなく、逆起電力によるフィードバックを行うことができる。

上記電力変換装置について、前記メイン印加端子の数は前記信号印加端子よりも多いとよい。
かかる構成によれば、メイン印加端子の数が多い分だけ高い印加電流を流すことができる。一方、メイン印加端子には印加電流は流れないため、メイン印加端子の数が少なくても逆起電力を検出できる。

上記電力変換装置について、前記複数の印加端子は一方向に配列されており、前記信号印加端子は、前記複数の印加端子のうち端にある前記印加端子であるとよい。
かかる構成によれば、メイン印加端子に接続されるメイン印加配線が信号印加端子と接触しないように、メイン印加配線を分割したりメイン印加配線の一部を切り欠いたりする必要がないため、配線の簡素化を図ることができる。

上記電力変換装置について、前記制御端子及び前記複数の印加端子は一方向に配列されており、前記信号印加端子は、前記複数の印加端子のうち前記制御端子に最も近い位置に配置されており、前記制御端子と前記メイン印加端子との間に介在しているとよい。

かかる構成によれば、制御端子とメイン印加端子との間に信号印加端子が介在しているため、加算電圧が印加される制御端子と、印加電流が流れるメイン印加端子とが直接接触することを抑制できる。これにより、制御端子とメイン印加端子とが接触することに起因する異常を抑制できる。

上記電力変換装置について、前記メイン印加配線と前記信号印加配線とは絶縁されており、前記スイッチング素子は、前記信号印加端子に入力される前記基準電位と前記制御端子に入力される前記加算電圧との電位差に基づいて駆動するとよい。

かかる構成によれば、基準電位が印加される信号印加配線と、印加電流が流れるメイン印加配線とが絶縁されているため、信号印加配線に印加電流が流れることを抑制できる。したがって、寄生インダクタンスの影響を受けにくい基準電位をスイッチング素子に付与することができ、それを通じて加算電圧に対する寄生インダクタンスの影響を抑制できる。よって、スイッチング素子のスイッチングの更なる高速化を図ることができる。

上記電力変換装置について、前記スイッチング素子はＭＯＳＦＥＴであり、前記制御端子はゲート端子であり、前記印加電流は、前記スイッチング素子のソース－ドレイン間に流れるドレイン電流であり、前記複数の印加端子はそれぞれソース端子であるとよい。

かかる構成によれば、複数のソース端子の一部が基準電位に接続され、印加電流が流れるソース端子がメイン印加配線を介してフィードバック入力端子に接続されることにより、スイッチング素子のソース電位を基準電位にすることができるとともに、ソース端子に含まれる寄生インダクタンスによって生じる逆起電力を検出することができる。これにより、上述した効果を得ることができる。

上記電力変換装置について、前記スイッチング素子はＩＧＢＴであり、前記制御端子はゲート端子であり、前記印加電流は、前記スイッチング素子のコレクタ－エミッタ間に流れるコレクタ電流であり、前記複数の印加端子はそれぞれエミッタ端子であるとよい。

かかる構成によれば、複数のエミッタ端子の一部が基準電位に接続され、印加電流が流れるエミッタ端子がメイン印加配線を介してフィードバック入力端子に接続されることにより、スイッチング素子のエミッタ電位を基準電位にすることができるとともに、エミッタ端子に含まれる寄生インダクタンスによって生じる逆起電力を検出することができる。これにより、上述した効果を得ることができる。

この発明によれば、スイッチング素子内の寄生インダクタンスによって生じる逆起電力を用いたフィードバックを行う構成において汎用性の向上を図ることができる。

電力変換装置の電気的構成の概要を示す回路図。 回路基板上に実装されたスイッチング素子とドライバ回路とを模式的に示す正面図。 ドライバ回路の回路図。 （ａ）パルス電圧の波形、（ｂ）逆起電力の波形、（ｃ）加算電圧の波形、（ｄ）ドレイン電流とソース－ドレイン間電圧とを示す波形。

以下、電力変換装置の一実施形態について説明する。
本実施形態の電力変換装置１０は、例えば車両２００に搭載されており、車両２００に設けられている電動モータ２０１を駆動するのに用いられる。

詳細には、本実施形態の電動モータ２０１は、車両２００の車輪を回転させるための走行用モータである。本実施形態の電動モータ２０１は、３相コイル２０２ｕ，２０２ｖ，２０２ｗを有している。３相コイル２０２ｕ，２０２ｖ，２０２ｗは例えばＹ結線されている。３相コイル２０２ｕ，２０２ｖ，２０２ｗが所定のパターンで通電されることにより、電動モータ２０１が回転する。なお、３相コイル２０２ｕ，２０２ｖ，２０２ｗの結線態様は、Ｙ結線に限られず任意であり、例えばデルタ結線でもよい。

図１に示すように、車両２００は蓄電装置２０３を有している。本実施形態の電力変換装置１０は、蓄電装置２０３の直流電力を電動モータ２０１が駆動可能な交流電力に変換するインバータ装置である。換言すれば、電力変換装置１０は、蓄電装置２０３を用いて電動モータ２０１を駆動させる駆動装置とも言える。

電力変換装置１０は、スイッチング素子１１を有している。本実施形態の電力変換装置１０は、スイッチング素子１１を複数有しており、詳細には、ｕ相コイル２０２ｕに対応するｕ相スイッチング素子１１ｕ１，１１ｕ２と、ｖ相コイル２０２ｖに対応するｖ相スイッチング素子１１ｖ１，１１ｖ２と、ｗ相コイル２０２ｗに対応するｗ相スイッチング素子１１ｗ１，１１ｗ２と、を備えている。

各スイッチング素子１１ｕ１，１１ｕ２，１１ｖ１，１１ｖ２，１１ｗ１，１１ｗ２（以下、「各スイッチング素子１１ｕ１～１１ｗ２」という。）は、例えばパワースイッチング素子であり、一例としてはＭＯＳＦＥＴである。各スイッチング素子１１ｕ１～１１ｗ２が「スイッチング素子」に対応する。スイッチング素子１１ｕ１～１１ｗ２は、還流ダイオード（ボディダイオード）Ｄｕ１～Ｄｗ２を有している。

各ｕ相スイッチング素子１１ｕ１，１１ｕ２は接続線を介して互いに直列に接続されている。詳細には、上アームｕ相スイッチング素子１１ｕ１と下アームｕ相スイッチング素子１１ｕ２とが接続線を介して接続されており、その接続線はｕ相コイル２０２ｕに接続されている。上アームｕ相スイッチング素子１１ｕ１は、蓄電装置２０３の高圧側である正極端子（＋端子）に接続されている。下アームｕ相スイッチング素子１１ｕ２は、蓄電装置２０３の低圧側である負極端子（－端子）に接続されている。

なお、他のスイッチング素子１１ｖ１，１１ｖ２，１１ｗ１，１１ｗ２の接続態様は、対応するコイルが異なる点を除いて、ｕ相スイッチング素子１１ｕ１，１１ｕ２と同様である。

図１及び図２に示すように、電力変換装置１０は、スイッチング素子１１を駆動させるドライバ回路１２と、スイッチング素子１１及びドライバ回路１２が実装される回路基板１３と、を備えている。

本実施形態のドライバ回路１２は所謂ゲートドライバ回路である。本実施形態の電力変換装置１０は、複数のスイッチング素子１１に対応させてドライバ回路１２を複数有している。詳細には、電力変換装置１０は、複数のスイッチング素子１１ｕ１～１１ｗ２に対応させて複数のドライバ回路１２ｕ１～１２ｗ２を有している。ドライバ回路１２ｕ１～１２ｗ２は、スイッチング素子１１ｕ１～１１ｗ２のゲートに接続されており、ゲート電圧を制御することによりスイッチング素子１１ｕ１～１１ｗ２をＯＮ／ＯＦＦさせる。

図１に示すように、車両２００は、電力変換装置１０を制御する変換制御装置１４を備えている。本実施形態の変換制御装置１４はインバータ制御装置である。変換制御装置１４は、外部からの指令（例えば要求回転速度）に基づいて、電動モータ２０１に流れる目標電流を決定し、その目標電流が流れるためのパルス電圧Ｖｐを導出する。そして、変換制御装置１４は、パルス電圧Ｖｐをドライバ回路１２に向けて出力する。

本実施形態では、変換制御装置１４は、スイッチング素子１１ｕ１～１１ｗ２ごとにパルス電圧Ｖｐを導出し、各ドライバ回路１２ｕ１～１２ｗ２にパルス電圧Ｖｐを出力する。これにより、各スイッチング素子１１ｕ１～１１ｗ２が個別に制御される。

なお、本実施形態の変換制御装置１４は、回路基板１３に実装されている。ただし、これに限られず、変換制御装置１４は、回路基板１３とは別の基板に実装されていてもよい。

ドライバ回路１２ｕ１～１２ｗ２は、それぞれ個別に入力されるパルス電圧Ｖｐに基づいて、スイッチング素子１１ｕ１～１１ｗ２に対してゲート電圧を印加する。これにより、各スイッチング素子１１ｕ１～１１ｗ２が周期的にＯＮ／ＯＦＦし、蓄電装置２０３の直流電力が３相の交流電力に変換されて電動モータ２０１に供給される。すなわち、変換制御装置１４は、電力変換装置１０をＰＷＭ制御するものである。

次にドライバ回路１２ｕ１～１２ｗ２及びスイッチング素子１１ｕ１～１１ｗ２について詳細に説明する。ここで、各スイッチング素子１１ｕ１～１１ｗ２は基本的に同一構成であり、各ドライバ回路１２ｕ１～１２ｗ２は基本的に同一の構成である。このため、以下では、各スイッチング素子１１ｕ１～１１ｗ２のうち１つのスイッチング素子１１（下アームｕ相スイッチング素子１１ｕ２）と、それに対応するドライバ回路１２（下アームｕ相ドライバ回路１２ｕ２）とについて詳細に説明する。

図２に示すように、スイッチング素子１１は、例えば直方体状に形成されている。スイッチング素子１１は、制御端子としてのゲート端子２１と、印加電流としてのドレイン電流Ｉｄを流すためのドレイン端子２２及び複数のソース端子２３と、を有している。ドレイン電流Ｉｄは、スイッチング素子１１のソース－ドレイン間に流れる電流である。

本実施形態では、ドレイン端子２２は１つであり、スイッチング素子１１の一辺に亘ってタブ状に形成されている。
ゲート端子２１と複数のソース端子２３とは、スイッチング素子１１におけるドレイン端子２２とは反対側の部分に設けられている。ゲート端子２１と複数のソース端子２３とは、スイッチング素子１１の側面から突出している。ゲート端子２１と複数のソース端子２３とは、所定のピッチで一方向に配列されている。本実施形態では、ゲート端子２１は、並設された複数の端子２１，２３のうち最も端に設けられている端子である。ゲート端子２１は、スイッチング素子１１の側面のうち端子２１，２３の並設方向の端に設けられている。なお、ソース端子２３の数は２つ以上であれば任意である。

複数の印加端子としての複数のソース端子２３は、それぞれ同一形状であり、同一仕様である。例えば、複数のソース端子２３は、同一幅及び同一厚さを有するリードによって構成されている。換言すれば、複数のソース端子２３の電気的特性（例えば寄生インダクタンスの大きさ）は同一となっている。

ちなみに、ゲート端子２１と複数のソース端子２３とは、形状及び電気的特性の少なくとも一方が異なっていてもよい。例えば、高い電流を流すことができるようにソース端子２３の方がゲート端子２１よりも太く形成されていてもよい。また、例えばソース端子２３に含まれる寄生インダクタンスがゲート端子２１の寄生インダクタンスよりも高くてもよい。

図２に示すように、電力変換装置１０は、スイッチング素子１１とドライバ回路１２とを接続する複数の配線パターン３０を備えている。本実施形態では、複数の配線パターン３０が「複数の配線」に対応する。

複数の配線パターン３０は、回路基板１３に形成されている。複数の配線パターン３０によってスイッチング素子１１とドライバ回路１２及び蓄電装置２０３とが電気的に接続されているとともに、スイッチング素子１１と負荷としての電動モータ２０１とが電気的に接続されている。

本実施形態では、複数の配線パターン３０は、ドレインパターン３１と、メインソースパターン３２とを含む。
ドレインパターン３１は、ドレイン端子２２と、電動モータ２０１（詳細にはｕ相コイル２０２ｕ）及び上アームｕ相スイッチング素子１１ｕ１とを電気的に接続する配線パターン３０である。

メインソースパターン３２は、印加電流としてのドレイン電流Ｉｄが流れる配線パターン３０である。メインソースパターン３２は、複数のソース端子２３の一部と蓄電装置２０３の低圧側である負極端子（－端子）とを電気的に接続する。この点の詳細については後述する。

ちなみに、説明の便宜上、複数のソース端子２３のうちメインソースパターン３２に接続されるものをメインソース端子２３ａとする。メインソース端子２３ａは、ドレイン電流Ｉｄが流れる端子である。本実施形態では、メインソース端子２３ａが「メイン印加端子」に対応する。

電力変換装置１０は、ドレイン電流Ｉｄが変化することによって逆起電力Ｖｂを生じるインダクタンス成分Ｌ１を有している。インダクタンス成分Ｌ１は、スイッチング素子１１内の寄生インダクタンスＬｓを含む。寄生インダクタンスＬｓは、例えばスイッチング素子１１内の配線パターンやワイヤーなどによって構成されている。寄生インダクタンスＬｓは、ソース端子２３の寄生インダクタンスを含む。

また、インダクタンス成分Ｌ１は、メインソースパターン３２に含まれる寄生インダクタンス等の他のインダクタンスを含んでいてもよいし、含まなくてもよい。なお、ドレイン電流Ｉｄの変化とは、ドレイン電流Ｉｄが流れ始める場合と、ドレイン電流Ｉｄが停止する場合とを含む。

次にドライバ回路１２及びドライバ回路１２とスイッチング素子１１との接続について説明する。
図２及び図３に示すように、ドライバ回路１２は、外部入力端子４１と、加算出力端子４２と、基準電位端子４３と、フィードバック入力端子４４と、フィルタ回路５０と、加算回路６０と、電流増幅回路８０と、を備えている。

外部入力端子４１は、変換制御装置１４と電気的に接続されている。外部入力端子４１には、変換制御装置１４から外部指令電圧としてのパルス電圧Ｖｐが入力される。
加算出力端子４２は、ドライバ回路１２からゲート電圧（換言すればゲート電流）を出力するための端子である。図３に示すように、基準電位端子４３は、ドライバ回路１２内において基準電位Ｖ０に接続されている。

図２に示すように、複数の配線パターン３０は、加算出力端子４２とゲート端子２１とを電気的に接続するゲートパターン３３を含む。加算出力端子４２から出力されるゲート電圧は、ゲートパターン３３を介してゲート端子２１に入力される。本実施形態では、ゲートパターン３３が「制御配線」に対応する。

複数の配線パターン３０は、基準電位端子４３に接続されている信号ソースパターン３４を含む。信号ソースパターン３４は、基準電位端子４３と、複数のソース端子２３のうちメインソース端子２３ａ以外の少なくとも１つの端子とを接続するものである。本実施形態の信号ソースパターン３４は、メインソースパターン３２よりも幅狭に形成されている。信号ソースパターン３４とメインソースパターン３２とは互いに離間することにより絶縁されている。本実施形態では、信号ソースパターン３４が「信号印加配線」に対応する。

ここで、説明の便宜上、信号ソースパターン３４（換言すれば基準電位端子４３）に接続されるソース端子２３を信号ソース端子２３ｂという。本実施形態では、信号ソース端子２３ｂが「信号印加端子」に対応する。

すなわち、本実施形態の複数のソース端子２３は、メインソースパターン３２に接続されるメインソース端子２３ａと、メインソース端子２３ａとは異なるソース端子２３であって、信号ソースパターン３４に接続される信号ソース端子２３ｂと、を有している。

本実施形態では、メインソース端子２３ａの数は信号ソース端子２３ｂよりも多い。例えば、信号ソース端子２３ｂは１つであるのに対して、メインソース端子２３ａは２つ以上（一例としては４つ）である。

上記のように基準電位端子４３と信号ソース端子２３ｂとが信号ソースパターン３４を介して電気的に接続されることにより、スイッチング素子１１のソース電位が基準電位Ｖ０となる。そして、スイッチング素子１１は、信号ソース端子２３ｂに入力される基準電位Ｖ０とゲート端子２１に入力されるゲート電圧（本実施形態では加算電圧Ｖａｄ）との電位差に基づいて駆動（換言すればスイッチング動作）する。

かかる構成においては、信号ソース端子２３ｂ及び信号ソースパターン３４には、印加電流としてのドレイン電流Ｉｄが流れない。これにより、信号ソース端子２３ｂ及び信号ソースパターン３４を介する経路上には寄生インダクタンスＬｓ（逆起電力Ｖｂ）は存在しないとみなすことができる。よって、ゲート端子２１に入力されるゲート電圧が寄生インダクタンスＬｓの影響を受けにくい。

すなわち、ドレイン電流Ｉｄを流すために設けられている複数のソース端子２３のうち一部のソース端子２３（すなわち信号ソース端子２３ｂ）は、実際にドレイン電流Ｉｄを流すために用いられるのではなく、スイッチング素子１１のソース電位を基準電位Ｖ０にするために用いられている。

また、配線パターン３０は、複数のソース端子２３の一部である信号ソース端子２３ｂと接続される信号ソースパターン３４と、複数のソース端子２３のうちの信号ソース端子２３ｂ以外のソース端子２３であるメインソース端子２３ａと接続されるメインソースパターン３２と、を含むともいえる。

メインソースパターン３２の一部は分岐しており、その分岐部分はフィードバック入力端子４４に接続されている。つまり、メインソースパターン３２は、蓄電装置２０３の負極端子とフィードバック入力端子４４との双方に接続されている。

フィードバック入力端子４４には、ドレイン電流Ｉｄが変化することによりインダクタンス成分Ｌ１によって発生する逆起電力Ｖｂが入力される。詳細には、基準電位Ｖ０とフィードバック入力端子４４に入力される電位との電位差が逆起電力Ｖｂとなる。これにより、ドライバ回路１２において逆起電力Ｖｂを検出することができる。この点に着目すれば、基準電位端子４３及び信号ソース端子２３ｂは、逆起電力Ｖｂを検出するための端子であるとも言える。

すなわち、本実施形態では、ドレイン電流Ｉｄを流すためのソース端子２３のうち一部（詳細には信号ソース端子２３ｂ）については、ドレイン電流Ｉｄを流すためではなく、寄生インダクタンスＬｓの影響を受けないように基準電位Ｖ０に設定するために用いられる。そして、ドレイン電流Ｉｄが流れるソース端子２３（メインソース端子２３ａ）の電位をフィードバック入力端子４４に印加させることにより、逆起電力Ｖｂを検出することが可能となっている。

なお、詳細は後述するが、フィードバック入力端子４４にはフィードバックオペアンプ１０５の入力端子が接続されている。このため、フィードバック入力端子４４は高インピーダンス状態となっているため、メインソースパターン３２の分岐部分にドレイン電流Ｉｄが流れ込むことは生じにくくなっている。

ここで、図２に示すように、本実施形態では、信号ソース端子２３ｂは、複数のメインソース端子２３ａのうち最も端に配置されている。信号ソース端子２３ｂは、複数のソース端子２３のうちゲート端子２１に最も近い位置に配置されているソース端子２３であり、ゲート端子２１とメインソース端子２３ａとの間に介在している。本実施形態では、ゲート端子２１、信号ソース端子２３ｂ、メインソース端子２３ａの順に並んでいる。これに対応させて、本実施形態では、ゲートパターン３３、信号ソースパターン３４及びメインソースパターン３２が、交差することなく互いに離間して順に並んでいる。

なお、念の為に説明すると、上アームｕ相スイッチング素子１１ｕ１に接続されるメインソースパターン３２は、下アームｕ相スイッチング素子１１ｕ２のドレイン端子２２と負荷としての電動モータ（詳細にはｕ相コイル２０２ｕ）との双方に接続されている。なお、上アームｕ相スイッチング素子１１ｕ１に接続されるメインソースパターン３２と、下アームｕ相スイッチング素子１１ｕ２に接続されるドレインパターン３１とは同一である。また、上アームｕ相スイッチング素子１１ｕ１に接続されるドレインパターン３１は、蓄電装置２０３の正極端子に接続されている。

図３に示すように、ドライバ回路１２は、外部入力端子４１から入力されるパルス電圧Ｖｐと、基準電位端子４３から入力される逆起電力Ｖｂとに基づいて加算電圧Ｖａｄを生成し、その加算電圧Ｖａｄをゲート電圧として加算出力端子４２から出力するように構成されている。

フィルタ回路５０は、外部入力端子４１から入力されたパルス電圧Ｖｐに含まれるノイズを低減させるものである。フィルタ回路５０は、例えばローパスフィルタ回路である。
一例として、フィルタ回路５０は、フィルタオペアンプ５１と、第１フィルタ抵抗５２と、第２フィルタ抵抗５３と、フィルタコンデンサ５４と、を備えている。

外部入力端子４１は、フィルタオペアンプ５１の＋端子（非反転入力端子）に接続されている。
フィルタオペアンプ５１における－端子（反転入力端子）及び出力端子は、第１フィルタ抵抗５２を介して接続されており、第１フィルタ抵抗５２に対して並列にフィルタコンデンサ５４が接続されている。第２フィルタ抵抗５３は、第１フィルタ抵抗５２及びフィルタコンデンサ５４に対して直列となるように接続されているとともに基準電位Ｖ０に接続されている。

かかる構成によれば、フィルタ回路５０、詳細にはフィルタオペアンプ５１の出力端子から、パルス電圧Ｖｐが出力される。当該パルス電圧Ｖｐは、第１フィルタ抵抗５２及びフィルタコンデンサ５４によって構成されるＲＣ回路によってカットオフ周波数以上のノイズが低減（換言すれば除去）され且つ両フィルタ抵抗５２，５３の抵抗値の比率に対応した増幅率で増幅されている。ただし、フィルタ回路５０の具体的な構成は任意である。

図３に示すように、加算回路６０は、フィルタ回路５０から出力されたパルス電圧Ｖｐと、逆起電力Ｖｂとが入力されるように構成されている。加算回路６０は、パルス電圧Ｖｐと逆起電力Ｖｂとを加算し、その加算された加算電圧Ｖａｄをゲート端子２１に向けて出力するように構成されている。

詳細には、本実施形態の加算回路６０は、例えば加算オペアンプ６１と、第１加算抵抗６２と、第２加算抵抗６３と、加算コンデンサ６４と、を備えている。
ドライバ回路１２は、フィルタ回路５０と加算回路６０とを接続するパルス入力ライン７１と、フィードバック入力端子４４と加算回路６０とを接続するものであって逆起電力Ｖｂが伝送されるフィードバックライン７２と、を備えている。

本実施形態のパルス入力ライン７１は、フィルタオペアンプ５１の出力端子と加算オペアンプ６１の＋端子（非反転入力端子）とを接続している。
本実施形態のフィードバックライン７２は、フィードバック入力端子４４とパルス入力ライン７１とを接続している。これにより、加算オペアンプ６１の＋端子には、パルス電圧Ｖｐと逆起電力Ｖｂとを合わせた電圧が入力される。

加算オペアンプ６１における－端子（反転入力端子）及び出力端子は、第１加算抵抗６２を介して接続されており、第１加算抵抗６２に対して並列に加算コンデンサ６４が接続されている。第２加算抵抗６３は、第１加算抵抗６２及び加算コンデンサ６４に対して直列となるように接続されているとともに基準電位Ｖ０に接続されている。

かかる構成によれば、加算オペアンプ６１の出力端子から、パルス電圧Ｖｐと逆起電力Ｖｂとが加算された加算電圧Ｖａｄが出力される。当該加算電圧Ｖａｄは、第１加算抵抗６２及び加算コンデンサ６４によって構成されるＲＣ回路によってカットオフ周波数以上のノイズが低減（換言すれば除去）され且つ両加算抵抗６２，６３の抵抗値の比率に対応した増幅率で増幅されている。ただし、加算回路６０の具体的な構成は任意である。

なお、本実施形態では、加算回路６０は、パルス入力ライン７１上に設けられた第３加算抵抗６５と、フィードバックライン７２上に設けられた第４加算抵抗６６と、を備えている。第３加算抵抗６５によってパルス入力ライン７１に流れる電流が制限されている。第４加算抵抗６６によって、フィードバックライン７２（特にフィードバック出力ライン７２ｂ）に流れる電流が制限されている。なお、第３加算抵抗６５と第４加算抵抗６６の抵抗値は任意であり、同一でもよいし、異なっていてもよい。

電流増幅回路８０は、加算電圧Ｖａｄの波形を維持しつつ、スイッチング素子１１を駆動させるのに必要な電流を供給するための回路である。
図３に示すように、本実施形態の電流増幅回路８０は、例えば第１増幅スイッチング素子８１及び第２増幅スイッチング素子８２を備えている。第１増幅スイッチング素子８１及び第２増幅スイッチング素子８２は例えばｎ型のＭＯＳＦＥＴである。

第１増幅スイッチング素子８１のドレインは、第１供給電圧Ｖ１を印加する第１供給源Ｅ１に接続されている。第２増幅スイッチング素子８２のソースは、第２供給電圧Ｖ２を印加する第２供給源Ｅ２に接続されている。第１供給電圧Ｖ１は例えば正の電圧であり、第２供給電圧Ｖ２は例えば負の電圧である。第１増幅スイッチング素子８１のソースと第２増幅スイッチング素子８２のドレインとは、接続線８５を介して接続されている。また、接続線８５上には、互いに逆接続された両ダイオード８３，８４が設けられている。

両増幅スイッチング素子８１，８２のゲートと加算回路６０（詳細には加算オペアンプ６１の出力端子）とが接続されている。第１増幅スイッチング素子８１のゲートと加算回路６０との間には第１ツェナーダイオード８６が設けられている。第１ツェナーダイオード８６のアノードは加算回路６０に接続されており、第１ツェナーダイオード８６のカソードが第１増幅スイッチング素子８１のゲートに接続されている。

第２増幅スイッチング素子８２のゲートと加算回路６０との間には第２ツェナーダイオード８７が設けられている。第２ツェナーダイオード８７のカソードは加算回路６０に接続されており、第２ツェナーダイオード８７のアノードが第２増幅スイッチング素子８２のゲートに接続されている。加算回路６０から出力された加算電圧Ｖａｄは、第２ツェナーダイオード８７を介して第２増幅スイッチング素子８２のゲートに入力される。

かかる構成によれば、両ダイオード８３，８４を接続する接続線８５から加算電圧Ｖａｄが出力され、両供給源Ｅ１，Ｅ２から、スイッチング素子１１を駆動させるのに必要なゲート電流が供給される。

電流増幅回路８０の出力（詳細には接続線８５）は加算出力端子４２に接続されている。これにより、加算電圧Ｖａｄは、加算出力端子４２から出力され、ゲートパターン３３を介してゲート端子２１に入力される。すなわち、本実施形態では加算電圧Ｖａｄがゲート電圧となっている。なお、電流増幅回路８０の具体的な構成は任意である。

図３に示すように、ドライバ回路１２は、電流増幅回路８０と加算出力端子４２とをつなぐライン上に設けられたゲート抵抗９０を備えている。ゲート抵抗９０によってゲート電流が調整される。

ドライバ回路１２は、フィードバック入力端子４４と加算回路６０とを接続するフィードバックライン７２上に設けられたフィードバック増幅回路１００を備えている。
フィードバック増幅回路１００は、例えば逆起電力Ｖｂを分圧するフィードバック抵抗１０１，１０２と、第１フィードバック抵抗１０１に対して並列に接続された第３フィードバック抵抗１０３及びフィードバックコンデンサ１０４と、を備えている。第３フィードバック抵抗１０３及びフィードバックコンデンサ１０４は、逆起電力Ｖｂに含まれるノイズを低減するフィルタ回路を構成している。

フィードバック増幅回路１００は、フィードバックオペアンプ１０５を備えている。フィードバックオペアンプ１０５の＋端子には、両フィードバック抵抗１０１，１０２によって分圧された逆起電力Ｖｂが入力される。

フィードバックオペアンプ１０５における出力端子は、フィードバックライン７２を介して加算回路６０（詳細にはパルス入力ライン７１）に接続されている。すなわち、フィードバックライン７２は、フィードバック入力端子４４とフィードバックオペアンプ１０５の入力端子とを接続しているフィードバック入力ライン７２ａと、フィードバックオペアンプ１０５の出力端子と加算回路６０（詳細にはパルス入力ライン７１）とを接続しているフィードバック出力ライン７２ｂとから構成されている。

また、フィードバックオペアンプ１０５の出力端子は、第４フィードバック抵抗１０６を介してフィードバックオペアンプ１０５の－端子（反転入力端子）と接続されている。更に、フィードバック増幅回路１００は、第４フィードバック抵抗１０６とフィードバックオペアンプ１０５の－端子との接続線に接続され且つ基準電位Ｖ０に接続された第５フィードバック抵抗１０７を有している。

かかる構成によれば、寄生インダクタンスＬｓを含むインダクタンス成分Ｌ１によって生じた逆起電力Ｖｂは、当該逆起電力Ｖｂに含まれるノイズが低減され且つ増幅された状態で、フィードバックオペアンプ１０５の出力端子から出力される。そして、逆起電力Ｖｂは加算回路６０に入力される。

ここで、本実施形態ではフィードバック増幅回路１００によってインピーダンス変換が行われている。詳細には、フィードバックオペアンプ１０５の入力側（換言すればフィードバック入力ライン７２ａ）の方が、フィードバックオペアンプ１０５の出力側（換言すればフィードバック出力ライン７２ｂ）よりもインピーダンスが高くなる。これにより、フィードバック入力端子４４及びフィードバック入力ライン７２ａ上にドレイン電流Ｉｄの一部が流れ込むことを抑制しつつ、加算回路６０にパルス電圧Ｖｐに対応する大きさの逆起電力Ｖｂを入力させることができる。

次に図４を用いて本実施形態の作用について説明する。
図４（ａ）に示すように、ドライバ回路１２の外部入力端子４１には矩形状のパルス電圧Ｖｐが入力される。これにより、スイッチング素子１１がＯＮ／ＯＦＦする。

ここで、パルス電圧Ｖｐが立ち上がる場合、パルス電圧Ｖｐが立ち上がることに伴ってドレイン電流Ｉｄが流れ始める。これにより、図４（ｂ）に示すように、インダクタンス成分Ｌ１によってドレイン電流Ｉｄを打ち消す向きの逆起電力Ｖｂが生じ、当該逆起電力Ｖｂが加算回路６０に入力される。その結果、図４（ｃ）に示すように、加算電圧Ｖａｄは、２段階で立ち上がる波形となる。換言すれば、加算電圧Ｖａｄは、第１立ち上がり部Ｖｕｐ１と、第１立ち上がり部Ｖｕｐ１よりも立ち上がり角度が緩やかな第２立ち上がり部Ｖｕｐ２を有する。これにより、図４（ｄ）に示すように、スイッチング素子１１のソース－ドレイン間電圧ＶｄｓがＨＩからＬＯＷに切り替わり且つドレイン電流ＩｄがＬＯＷからＨＩに切り替わる期間が短くなることによって損失が小さくなりつつ、ドレイン電流Ｉｄが立ち上がる際のサージが抑制されている。

なお、ソース－ドレイン間電圧Ｖｄｓは、スイッチング素子１１にドレイン電流Ｉｄを流すために当該スイッチング素子１１に印加される電圧であるともいえる。また、ＨＩ状態のソース－ドレイン間電圧Ｖｄｓは、例えば蓄電装置２０３の電圧である。

同様に、パルス電圧Ｖｐが立ち下がる場合、パルス電圧Ｖｐが立ち下がることに伴ってドレイン電流Ｉｄが小さくなり始める。これにより、図４（ｂ）に示すように、インダクタンス成分Ｌ１によってドレイン電流Ｉｄが大きくなる向きの逆起電力Ｖｂが生じ、当該逆起電力Ｖｂが加算回路６０に入力される。その結果、図４（ｃ）に示すように、加算電圧Ｖａｄは、２段階で立ち下がる波形となる。換言すれば、加算電圧Ｖａｄは、第１立ち下がり部Ｖｄｎ１と、第１立ち下がり部Ｖｄｎ１よりも立ち下がり角度が緩やかな第２立ち下がり部Ｖｄｎ２を有する。これにより、図４（ｄ）に示すように、スイッチング素子１１のソース－ドレイン間電圧ＶｄｓがＬＯＷからＨＩに切り替わり且つドレイン電流ＩｄがＨＩからＬＯＷに切り替わる期間が短くなることによって損失が小さくなりつつ、ソース－ドレイン間電圧Ｖｄｓが立ち上がる際のサージが抑制されている。

以上詳述した本実施形態によれば以下の効果を奏する。
（１）電力変換装置１０は、スイッチング素子１１と、スイッチング素子１１を駆動させるドライバ回路１２と、スイッチング素子１１とドライバ回路１２とを接続する複数の配線としての複数の配線パターン３０と、を備えている。スイッチング素子１１は、制御端子としてのゲート端子２１と、印加電流としてのドレイン電流Ｉｄを流すための複数のソース端子２３と、を有している。

ドライバ回路１２は、外部指令電圧としてのパルス電圧Ｖｐが入力される外部入力端子４１と、基準電位Ｖ０に接続される基準電位端子４３と、ドレイン電流Ｉｄが変化することにより生じる逆起電力Ｖｂが入力されるフィードバック入力端子４４と、を備えている。また、ドライバ回路１２は、パルス電圧Ｖｐ及び逆起電力Ｖｂが入力され、両者を加算する加算回路６０と、加算回路６０によって加算された加算電圧Ｖａｄが出力される加算出力端子４２と、を備えている。

そして、複数の配線パターン３０は、ゲート端子２１と加算出力端子４２とを接続する制御配線としてのゲートパターン３３と、ドレイン電流Ｉｄが流れるものであってフィードバック入力端子４４に接続されたメインソースパターン３２と、基準電位端子４３に接続された信号ソースパターン３４と、を有している。複数のソース端子２３は、メインソースパターン３２に接続されるメインソース端子２３ａと、メインソース端子２３ａとは異なるソース端子２３であって信号ソースパターン３４に接続される信号ソース端子２３ｂと、を備えている。逆起電力Ｖｂは、スイッチング素子１１内の寄生インダクタンスＬｓを含むインダクタンス成分Ｌ１によって生じるものであって、フィードバック入力端子４４に入力される電位と基準電位Ｖ０との電位差である。

かかる構成によれば、逆起電力Ｖｂとパルス電圧Ｖｐとが加算された加算電圧Ｖａｄが加算出力端子４２を介してゲート端子２１に向けて出力される。これにより、逆起電力Ｖｂがフィードバックされた加算電圧Ｖａｄをゲート端子２１に入力させることができるため、損失の低減とサージの低減との両立を図ることができる。

ここで、ドレイン電流Ｉｄを流すための複数のソース端子２３の一部である信号ソース端子２３ｂは、信号ソースパターン３４及び基準電位端子４３を介して基準電位Ｖ０に接続される。そして、ドライバ回路１２のフィードバック入力端子４４には、メインソースパターン３２を介して、ドレイン電流Ｉｄが流れるメインソース端子２３ａが接続される。これにより、ドライバ回路１２において、フィードバック入力端子４４に入力される電位と基準電位Ｖ０との電位差である逆起電力Ｖｂを検出できる。したがって、ドレイン電流Ｉｄを流すための複数のソース端子２３の一部を用いて、逆起電力Ｖｂを検出できる。よって、専用の端子を設けることなく、逆起電力Ｖｂによるフィードバックを行うことができるため、汎用性の向上を図ることができる。

（２）メインソース端子２３ａの数は、信号ソース端子２３ｂの数よりも多い。かかる構成によれば、メインソース端子２３ａの数が多い分だけ高いドレイン電流Ｉｄを流すことができる。一方、メインソース端子２３ａにはドレイン電流Ｉｄは流れないため、メインソース端子２３ａの数が少なくても逆起電力Ｖｂを検出できる。

（３）信号ソース端子２３ｂは、配列されている複数のソース端子２３のうち端にあるソース端子２３である。
かかる構成によれば、メインソース端子２３ａに接続されるメインソースパターン３２と、信号ソース端子２３ｂとが接触しないように、メインソースパターン３２を分割したり一部を切り欠いたりする必要がないため、配線パターン３０の簡素化を図ることができる。

（４）ゲート端子２１及び複数のソース端子２３は一方向に配列されている。信号ソース端子２３ｂは、複数のソース端子２３のうちゲート端子２１に最も近い位置に配置されており、ゲート端子２１とメインソース端子２３ａとの間に介在している。

かかる構成によれば、ゲート端子２１とメインソース端子２３ａとの間に信号ソース端子２３ｂが介在しているため、ゲート電圧が印加されるゲート端子２１と、ドレイン電流Ｉｄが流れるメインソース端子２３ａとが直接接触することを抑制できる。これにより、ゲート端子２１とメインソース端子２３ａとが接触することに起因する異常を抑制できる。

ちなみに、仮に信号ソース端子２３ｂとメインソース端子２３ａとが接触した場合、逆起電力Ｖｂによるフィードバックが行われなくなる。この場合、損失が大きくなるなどといった異常は生じ得るが、スイッチング素子１１において直ちに重大な異常が発生するとは限らない。一方、ゲート端子２１とメインソース端子２３ａとが接触した場合、スイッチング素子１１の故障などといった重大な異常が生じ得るおそれがある。

この点、本構成によれば、信号ソース端子２３ｂがゲート端子２１とメインソース端子２３ａとの間に介在しているため、ゲート端子２１とメインソース端子２３ａとの直接接触を抑制でき、スイッチング素子１１において重大な異常を抑制できる。

（５）メインソースパターン３２と信号ソースパターン３４とは絶縁されている。スイッチング素子１１は、信号ソース端子２３ｂに入力される基準電位Ｖ０とゲート端子２１に入力される加算電圧Ｖａｄとの電位差に基づいて駆動する。

かかる構成によれば、基準電位Ｖ０が印加される信号ソースパターン３４と、ドレイン電流Ｉｄが流れるメインソースパターン３２とが絶縁されているため、信号ソースパターン３４にドレイン電流Ｉｄが流れることを抑制できる。したがって、寄生インダクタンスＬｓの影響を受けにくい基準電位Ｖ０をスイッチング素子１１に付与することができ、それを通じて加算電圧Ｖａｄに対する寄生インダクタンスＬｓの影響を抑制できる。よって、スイッチング素子１１のスイッチングの更なる高速化を図ることができる。

（６）スイッチング素子１１としてＭＯＳＦＥＴが用いられており、複数の印加端子として複数のソース端子２３が用いられている。
かかる構成によれば、複数のソース端子２３の一部が基準電位Ｖ０に接続され、ドレイン電流Ｉｄが流れるものがメインソースパターン３２を介してフィードバック入力端子４４に接続される。これにより、スイッチング素子１１のソース電位を基準電位Ｖ０にすることができるとともに、ソース端子２３に含まれる寄生インダクタンスによって生じる逆起電力Ｖｂを検出することができる。これにより、（１）などの効果を得ることができる。

なお、上記実施形態は以下のように変更してもよい。また、技術的に矛盾が生じない範囲内で、上記各実施形態と下記別例とを適宜組み合わせてもよい。
○ 信号ソース端子２３ｂは複数本あってもよい。この場合、仮に複数の信号ソース端子２３ｂのうち１つに異常が生じた場合であっても逆起電力Ｖｂを検出できる。

○ ソース端子２３の数は複数であれば任意であり、例えば２本でもよい。この場合、メインソース端子２３ａと信号ソース端子２３ｂとは１本ずつでもよい。すなわち、メインソース端子２３ａの数と信号ソース端子２３ｂの数は同じでもよい。

○ 信号ソース端子２３ｂは、複数のソース端子２３のうち端に配置されているもの限られず、任意であり、中央に配置されているものでもよい。換言すれば、ゲート端子２１と信号ソース端子２３ｂとは隣り合わせである必要はない。

○ ゲート端子２１と複数のソース端子２３との位置関係は任意である。例えば、ゲート端子２１は、複数のソース端子２３が設けられている側面とは別の側面に設けられていてもよい。つまり、ゲート端子２１と複数のソース端子２３とが一方向に配列されていなくてもよい。

○ スイッチング素子１１は、ＭＯＳＦＥＴに限られず任意であり、例えば複数のエミッタ端子を有するＩＧＢＴでもよい。この場合、複数の印加端子はそれぞれエミッタ端子でもよい。すなわち、複数のエミッタ端子の一部が基準電位Ｖ０に接続され、コレクタ電流が流れるエミッタ端子がメイン印加配線としてのメインエミッタパターンを介してフィードバック入力端子４４に接続されることにより、スイッチング素子１１のエミッタ電位を基準電位Ｖ０にすることができる。また、エミッタ端子に含まれる寄生インダクタンスＬｓによって生じる逆起電力Ｖｂを検出することができる。これにより、（１）などの効果を得ることができる。本別例においては、スイッチング素子１１のゲート端子が「制御端子」に対応し、スイッチング素子１１のコレクタ－エミッタ間を流れるコレクタ電流が「印加電流」に対応し、複数のエミッタ端子が「複数の印加端子」に対応する。

○ インダクタンス成分Ｌ１は、例えば、寄生インダクタンスＬｓと他のインダクタンス成分を含んでいてもよい。例えば、スイッチング素子１１と蓄電装置２０３とを接続する配線上に、他のインダクタンス成分としてのフィードバック用のコイルを別途設けてもよい。

○ 電流増幅回路８０を省略してもよい。
○ 実施形態では、逆起電力Ｖｂは、フィードバック増幅回路１００によって増幅された状態で加算回路６０に入力されていたが、これに限られず、増幅されることなく加算回路６０に入力される構成でもよい。すなわち、ドライバ回路１２は、逆起電力Ｖｂを増幅させることなく加算回路６０に入力させてもよいし、逆起電力Ｖｂに対して増幅処理又は補正処理をした状態で加算回路６０に入力させてもよい。

○ フィルタ回路５０を省略してもよい。
○ スイッチング素子１１とドライバ回路１２とを接続する配線は、回路基板１３に形成された配線パターン３０に限られず、任意であり、例えばケーブルやバスバーなどでもよい。

○ 各スイッチング素子１１ｕ１～１１ｗ２はインバータを構成していたが、これに限られず、任意であり、例えば蓄電装置２０３の直流電力を異なる電圧の直流電力に変換するＤＣ／ＤＣコンバータを構成してもよい。すなわち、電力変換装置１０は、インバータ装置に限られず、ＤＣ／ＤＣコンバータ、ＡＣ／ＡＣコンバータ、ＡＣ／ＤＣインバータ等任意である。

○ 負荷は電動モータ２０１に限られず任意である。
○ 電力変換装置１０は、車両２００以外に搭載されてもよい。すなわち、電力変換装置１０は、車両２００に設けられた負荷以外の負荷を駆動させるものでもよい。

次に、上記実施形態及び別例から把握できる好適な一例について以下に記載する。
（イ）信号印加端子は複数であるとよい。
（ロ）スイッチング素子及びドライバ回路が実装される回路基板を備え、配線は、回路基板に形成された配線パターンであるとよい。

（ハ）電力変換装置は、蓄電装置の直流電力を交流電力に変換するインバータ装置であるとよい。
（ニ）電力変換装置は、蓄電装置の直流電力を、電圧の異なる直流電力に変換するＤＣ／ＤＣコンバータであるとよい。

１０…電力変換装置、１１（１１ｕ１～１１ｗ２）…スイッチング素子、１２（１２ｕ１～１２ｗ２）…ドライバ回路、１３…回路基板、２１…ゲート端子（制御端子）、２３…ソース端子（印加端子）、２３ａ…メインソース端子（メイン印加端子）、２３ｂ…信号ソース端子（信号印加端子）、３２…メインソースパターン（メイン印加配線）、３３…ゲートパターン、３４…信号ソースパターン（信号印加配線）、４１…外部入力端子、４２…加算出力端子、４３…基準電位端子、４４…フィードバック入力端子、６０…加算回路、７１…パルス入力ライン、７２…フィードバックライン、２００…車両、２０１…電動モータ（負荷）、２０３…蓄電装置、Ｖｐ…パルス電圧、Ｖｂ…逆起電力、Ｖａｄ…加算電圧、Ｖ０…基準電位、Ｌ１…インダクタンス成分、Ｌｓ…寄生インダクタンス、Ｉｄ…ドレイン電流（印加電流）。

Claims (7)

1. 制御端子、及び、印加電流を流すための複数の印加端子を有するスイッチング素子と、
   前記スイッチング素子を駆動させるドライバ回路と、
   前記スイッチング素子と前記ドライバ回路とを接続する複数の配線と、
   を備え、
   前記ドライバ回路は、
   外部指令電圧が入力される外部入力端子と、
   基準電位に接続される基準電位端子と、
   前記印加電流の変化によって生じる逆起電力が入力されるフィードバック入力端子と、
   前記外部指令電圧と前記逆起電力とが入力されるものであって、前記外部指令電圧及び前記逆起電力を加算する加算回路と、
   前記加算回路によって加算された加算電圧が出力される加算出力端子と、
   を備え、
   前記複数の配線は、
   前記制御端子と前記加算出力端子とを接続する制御配線と、
   前記印加電流が流れるものであって前記フィードバック入力端子に接続されたメイン印加配線と、
   前記基準電位端子に接続された信号印加配線と、
   を有し、
   前記複数の印加端子は、
   前記メイン印加配線に接続され、前記印加電流が流れるメイン印加端子と、
   前記メイン印加端子とは異なる前記印加端子であって、前記信号印加配線に接続される信号印加端子と、
   を有し、
   前記逆起電力は、前記スイッチング素子内の寄生インダクタンスを含むインダクタンス成分によって生じるものであって、前記フィードバック入力端子に入力される電位と前記基準電位との電位差であることを特徴とする電力変換装置。
2. 前記メイン印加端子の数は前記信号印加端子よりも多い請求項１に記載の電力変換装置。
3. 前記複数の印加端子は一方向に配列されており、
   前記信号印加端子は、前記複数の印加端子のうち端にある前記印加端子である請求項１又は請求項２に記載の電力変換装置。
4. 前記制御端子及び前記複数の印加端子は一方向に配列されており、
   前記信号印加端子は、前記複数の印加端子のうち前記制御端子に最も近い位置に配置されており、前記制御端子と前記メイン印加端子との間に介在している請求項１～３のうちいずれか一項に記載の電力変換装置。
5. 前記メイン印加配線と前記信号印加配線とは絶縁されており、
   前記スイッチング素子は、前記信号印加端子に入力される前記基準電位と前記制御端子に入力される前記加算電圧との電位差に基づいて駆動する請求項１～４のうちいずれか一項に記載の電力変換装置。
6. 前記スイッチング素子はＭＯＳＦＥＴであり、
   前記制御端子はゲート端子であり、
   前記印加電流は、前記スイッチング素子のソース－ドレイン間に流れるドレイン電流であり、
   前記複数の印加端子はそれぞれソース端子である請求項１～５のうちいずれか一項に記載の電力変換装置。
7. 前記スイッチング素子はＩＧＢＴであり、
   前記制御端子はゲート端子であり、
   前記印加電流は、前記スイッチング素子のコレクタ－エミッタ間に流れるコレクタ電流であり、
   前記複数の印加端子はそれぞれエミッタ端子である請求項１～５のうちいずれか一項に記載の電力変換装置。

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